CN112511116B - 一种可重构级间匹配的宽带cmos功率放大器 - Google Patents

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Abstract

本发明公开了一种可重构级间匹配的宽带CMOS功率放大器，属于集成电路技术领域。本发明接收的射频输入信号经驱动级放大器放大后，经可重构级间匹配网络输出给功率级放大器放大后输出；可重构级间匹配网络包括C‑L‑C匹配网络、可重构匹配电容、可重构匹配电感以及两组开关；两组开关分别与可重构匹配电容、可重构匹配电感串联；根据不同工作频段，通过开的导通和关断，改变C‑L‑C网络中并联电感及可重构匹配器件的等效电感值，实现匹配网络的可重构。本发明结构简单可靠、不影响输出功率和效率、不增加功耗，可以实现较高增益，能够保证多频段均满足高输出功率和高效率，从而克服高Q值级间阻抗匹配网络的带宽限制，实现宽带应用。

Description

一种可重构级间匹配的宽带CMOS功率放大器
技术领域
本发明属于集成电路技术领域，具体涉及一种可重构级间匹配的宽带CMOS功率放大器。
背景技术
功率级放大器作为无线发射机的核心模块之一，在移动通信系统中有着广泛的应用。移动通信终端中，射频功率级放大器的设计挑战主要是一路功率级放大器覆盖多频段的应用需求。可行的解决方案是设计宽带功率级放大器，然后通过分布式开关切换到特定的频率段。现阶段宽带功率级放大器的研究重点主要是单级功放宽带负载匹配网络的设计，然而单级功放的增益难以满足移动通信终端高增益的要求。虽然多级功放的设计实现了高增益，但是多级功放的级间匹配往往是窄带特性的高Q值匹配网络，限制功率级放大器的带宽。
发明内容
本发明目的是提供一种结构简单可靠、不影响输出功率和效率、不增加功耗的的可重构级间匹配的宽带CMOS功率放大器。
具体地说，本发明提供了一种可重构级间匹配的宽带CMOS功率放大器，依次包括驱动级放大器、可重构级间匹配网络和功率级放大器；
可重构级间匹配的宽带CMOS功率放大器接收的射频输入信号经所述驱动级放大器放大后，经可重构级间匹配网络输出给功率级放大器放大后输出；
所述可重构级间匹配网络，包括C-L-C匹配网络，可重构匹配电容、可重构匹配电感，以及两组开关；所述开关采用相同电路结构，其中第一组开关与可重构匹配电容串联，第二组开关与可重构匹配电感串联；当所述可重构级间匹配的宽带CMOS功率放大器工作在中频段时，所述两组开关都保持关断状态；当所述可重构级间匹配的宽带CMOS功率放大器工作在低频段时，第一组开关导通，第二组开关关断；当所述可重构级间匹配的宽带CMOS功率放大器工作在高频段时，第一组开关关断，第二组开关导通。
进一步的，所述每组开关包括两个开关，所述开关包括两个堆叠的N型金属氧化物晶体管、两个栅极串接电阻和两个漏源并接电阻，每个所述栅极串接电阻一端接N型金属氧化物晶体管的栅极，一端接开关工作状态信号电平，每个漏源并接电阻两端分别与N型金属氧化物晶体管的源极和漏极连接；由开关工作状态信号电平控制该开关的导通与关断。
进一步的，所述功率级放大器的增益大于驱动级放大器的增益。
进一步的，所述驱动级放大器和功率级放大器均采用晶体管的差分结构。
进一步的，所述可重构级间匹配的宽带CMOS功率放大器采用SOI-CMOS工艺；驱动级放大器和功率级放大器均通过晶体管堆叠，包括一个共源输入的晶体管和多个串联的堆叠晶体管组成，堆叠晶体管的栅极通过电容接地；每一个晶体管的漏源、漏栅和栅源间保持相同的电压摆幅。
进一步的，所述功率级放大器中堆叠晶体管的层级数大于驱动级放大器中堆叠晶体管的层级数。
进一步的，所述功率级放大器中堆叠晶体管的输出功率大于驱动级放大器中堆叠晶体管的输出功率。
进一步的，所述功率级放大器还包括双转单变压器，射频信号经功率级放大器放大后经双转单变压器输出。
进一步的，所述C-L-C匹配网络包括电容C5、电容C6、电容C7、电容C8、电容Cs、电感Ls、电感Lint、开关SW1、开关SW2、开关SW3、开关SW4；
所述电容C5的上极板接驱动级放大器输出负极电感的负端，下极板与电感Lint的正端、电容C7的下极板相连，电容C7的上极板接功率级放大器输入负极晶体管的栅级；电容C6的上极板接驱动级放大器输出正极电感的负端，下极板与电感Lint的负端、电容C8的下极板相连，电容C8的上极板接功率级放大器输入正极晶体管的栅级；开关SW1的D端接电容C5 的下极板，S端接电容Cs的上极板，电容Cs的下极板接开关SW2的S端，SW2的D端接电容C6的下极板；开关SW3的D端接电容C7的下极板，S端接电感Ls的正端，电感Ls的负端接开关SW4的S端，SW2的D端接电容C8的下极板。
进一步的，所述驱动级放大器包括晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、电容Cg1、电容Cg2、电容Cg3、电容Cg4、电容C1、电容C2、电阻R1、电阻R2、驱动级放大器输出正极电感Ld1、驱动级放大器输出负极电感Ld2；所述功率级放大器包括功率级放大器输入负极晶体管M7、功率级放大器输入正极晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管M12、晶体管M13、晶体管M14、双转单变压器T0、电容Cg5、电容Cg6、电容Cg7、电容Cg8、电容Cg9、电容Cg10、电容C3、电容C4、电阻R3、电阻R4；
所述射频输入正极连到晶体管M1的栅极，晶体管M1的源极接地，晶体管M1的漏极接晶体管M3的源级；射频输入负极连到晶体管M2的栅极，晶体管M2的源极接地，晶体管M2的漏极接晶体管M4的源级；晶体管M3的漏极接晶体管M5的源级，晶体管M5的漏极接驱动级放大器输出正极电感Ld1的负端，驱动级放大器输出正极电感Ld1的正端接电源；晶体管M4 的漏极接晶体管M6的源级，晶体管M6的漏极接驱动级放大器输出负极电感Ld2的负端，驱动级放大器输出负极电感Ld2的正端接电源；电容Cg1的上极板接晶体管M3的栅极，下极板接地，电容Cg2的上极板接晶体管M4的栅极，下极板接地，电容Cg3的上极板接晶体管M5 的栅极，下极板接地，电容Cg4的上极板接晶体管M6的栅极，下极板接地；电容C1的上极板接晶体管M5的漏极，下极板接电阻R1的正端，电阻R1的负端接晶体管M1的栅极；电容 C2的上极板接晶体管M6的漏极，下极板接电阻R2的正端，电阻R2的负端接晶体管M2的栅极；
所述功率级放大器输入负极晶体管M7的源极接地，功率级放大器输入负极晶体管M7的漏极接晶体管M9的源级，晶体管M9的漏极接晶体管M11的源级，晶体管M11的漏极接晶体管M13的源级，晶体管M13的漏极接双转单变压器T0平衡正端；功率级放大器输入正极晶体管M8的源极接地，功率级放大器输入正极晶体管M8的漏极接晶体管M10的源级，晶体管M10 的漏极接晶体管M12的源级，晶体管M12的漏极接晶体管M14的源级，晶体管M14的漏极接双转单变压器T0平衡负端；电容Cg5的上极板接晶体管M9的栅极，下极板接地，电容Cg6的上极板接晶体管M10的栅极，下极板接地，电容Cg7的上极板接晶体管M11的栅极，下极板接地，电容Cg8的上极板接晶体管M12的栅极，下极板接地，电容Cg9的上极板接晶体管 M13的栅极，下极板接地，电容Cg10的上极板接晶体管M14的栅极，下极板接地；电容C3 的上极板接晶体管M13的漏极，下极板接电阻R3的正端，电阻R3的负端接功率级放大器输入负极晶体管M7的栅极；电容C4的上极板接晶体管M14的漏极，下极板接电阻R4的正端，电阻R4的负端接功率级放大器输入负极晶体管M8的栅极；双转单变压器T0非平衡负端接地，非平衡正端接射频输出。
本发明的可重构级间匹配的宽带CMOS功率放大器的有益效果如下：
本发明可重构级间匹配的宽带CMOS功率放大器，通过驱动级和功率级两级放大，可以实现较高增益；级间匹配网络在C-L-C结构基础上,通过两组SOI-CMOS开关的切换实现三种频率段的级间匹配，能够保证多频段均满足高输出功率和高效率，从而克服高Q值级间阻抗匹配网络的带宽限制，实现宽带应用；开关切换不增加功耗；本发明可重构级间匹配的宽带CMOS 功率放大器不影响偏置和输入阻抗。
本发明的可重构级间匹配的宽带CMOS功率放大器，采用SOI-CMOS工艺，驱动级放大器和功率级放大器均通过晶体管的堆叠，实现高功率输出。
附图说明
图1是本发明实施例的功能模块示意图。
图2是本发明实施例的电路结构示意图。
具体实施方式
下面结合实施例并参照附图对本发明作进一步详细描述。
本发明的一个实施例，为一种可重构级间匹配的宽带CMOS功率放大器，包括驱动级放大器、可重构级间匹配和功率级放大器，如图1所示。本实施例的级间匹配网络电路采用 SOI-CMOS工艺，在C-L-C结构基础上,通过两组SOI-CMOS开关的切换实现三种频率段的工作模式，克服高Q值级间阻抗匹配网络的带宽限制，实现宽带应用。
CMOS工艺，即互补金属氧化物半导体工艺，SOI，即绝缘衬底上的硅，SOI-CMOS工艺，即在传统CMOS工艺的衬底中引入一层埋氧化层。
本发明的可重构级间匹配网络是通过两组SOI-CMOS开关的切换实现的。如图2所示，所述可重构级间匹配网络包括C-L-C匹配网络C5、C6、C7、C8、并联电感Lint，可重构匹配器件(可重构匹配电容Cs和可重构匹配电感Ls)，开关SW1、SW2、SW3、SW4，其中SW1、SW2、SW3、SW4均采用由Ms1、Ms1、Rg1、Rg2、Rs1、Rs2组成的相同电路结构。SOI-CMOS开关单元包括两个堆叠的N型金属氧化物晶体管Ms1、Ms2，栅极串接电阻Rg1、Rg2，漏源并接电阻 Rs1、Rs2，每个栅极串接电阻一端接N型金属氧化物晶体管的栅极，一端接开关工作状态信号电平Vg，每个漏源并接电阻两端分别与N型金属氧化物晶体管的源极和漏极连接，由开关工作状态信号电平Vg控制该开关的导通与关断。开关SW1和SW2构成一组，与电容Cs串联，开关SW3和SW4构成一组，与电感Ls串联。可重构级间匹配网络的主体部分是由串联电容 C5、C6，并联电感Lint，和串联电容C7、C8组成的C-L-C网络。根据不同工作频段，通过开关SW1、SW2、SW3、SW4的导通和关断，改变C-L-C网络中并联电感及可重构匹配器件Cs、 Ls的等效电感值，实现匹配网络的可重构。具体而言，当功率级放大器工作在中频段时，两组开关都保持关断状态，等效电感值是Lint，此时匹配网络给驱动级提供在中频段的最佳负载阻抗；功放效率和输出功率在中频段边缘恶化，因此当功率级放大器工作在低频段时，开关SW1和SW2导通，开关SW3和SW4关断，可重构级间匹配网络在C-L-C网络基础上增加并联电容Cs，并联电感的等效电感值是Lint/(1-ω2·Lint·CS)，此时可重构级间匹配网络给驱动级提供低频段的最佳负载阻抗；当功率级放大器工作在高频段时，开关SW1和SW2关断，开关SW3和SW4导通，可重构级间匹配网络在C-L-C网络基础上增加并联电感Ls，并联电感的等效电感值是Lint·LS/(Lint+LS)，此时可重构级间匹配网络给驱动级提供高频段的最佳负载阻抗。
本发明的可重构级间匹配的宽带CMOS功率放大器中，可重构级间匹配网络前后分别采用驱动级放大器和功率级放大器。通过驱动级和功率级两级放大，可以实现较高增益。进一步的，在另一个实施例中，驱动级放大器和功率级放大器均采用晶体管的差分结构。采用差分结构，可以提高放大器的输出电压摆幅，降低功率级放大器对封装寄生效应的灵敏度，还可以降低对其他电路的干扰。进一步的，在另一个实施例中，本发明的可重构级间匹配的宽带 CMOS功率放大器采用SOI-CMOS工艺，驱动级放大器和功率级放大器均通过晶体管的堆叠，可以提高功率级放大器的输出电压摆幅，实现高功率输出。如图2所示，堆叠晶体管结构的放大器由一个共源输入的晶体管和多个串联的堆叠晶体管组成，堆叠晶体管的栅极通过电容接地，该电容与堆叠晶体管的栅源电容Cgs构成了电容分压器，这样，堆叠晶体管的栅极能跟随漏极适当的电压波动，从而减小了漏栅和漏源的电压摆幅。多个晶体管串联共同分担电压摆幅，设置好堆叠晶体管栅极电容的值，使得每一个晶体管的漏源、漏栅和栅源都保持相同的电压摆幅，从而提高功率级放大器的输出电压摆幅。
驱动级放大器包括用作射频跨导管的N型金属氧化物晶体管M1、M2，堆叠晶体管M3、M4、 M5、M6，栅极电容Cg1、Cg2、Cg3、Cg4，用于提高稳定性的RC反馈R1、R2、C1、C2，驱动级放大器输出正极电感Ld1、驱动级放大器输出负极电感Ld2。功率级放大器包括用作射频跨导管的N型金属氧化物晶体管(功率级放大器输入负极晶体管M7、功率级放大器输入正负极晶体管M8)，堆叠晶体管M9、M10、M11、M12、M13、M14，栅极电容Cg5、Cg6、Cg7、Cg8、 Cg9、Cg10，用于提高稳定性的RC反馈R3、R4、C3、C4。可以理解，功率级放大器的增益大于驱动级放大器的增益，可以采用功率级放大器中堆叠晶体管的层级数大于驱动级放大器中堆叠晶体管的层级数的方式实现，也可以采用功率级放大器中堆叠晶体管的输出功率大于驱动级放大器中堆叠晶体管的输出功率实现。优选的，在另一个实施例中，功率级放大器还包括双转单变压器T0，功率级放大器的后续电路不需要再设置双转单变压器，从而简化后续电路的结构。具体连接关系如下：
射频输入正极连到晶体管M1的栅极，晶体管M1的源极接地，晶体管M1的漏极接晶体管 M3的源级；射频输入负极连到晶体管M2的栅极，晶体管M2的源极接地，晶体管M2的漏极接晶体管M4的源级；晶体管M3的漏极接晶体管M5的源级，晶体管M5的漏极接驱动级放大器输出正极电感Ld1的负端，驱动级放大器输出正极电感Ld1的正端接电源；晶体管M4的漏极接晶体管M6的源级，晶体管M6的漏极接驱动级放大器输出负极电感Ld2的负端，驱动级放大器输出负极电感Ld2的正端接电源；电容Cg1的上极板接晶体管M3的栅极，下极板接地，电容Cg2的上极板接晶体管M4的栅极，下极板接地，电容Cg3的上极板接晶体管M5的栅极，下极板接地，电容Cg4的上极板接晶体管M6的栅极，下极板接地；电容C1的上极板接晶体管M5的漏极，下极板接电阻R1的正端，电阻R1的负端接晶体管M1的栅极；电容C2的上极板接晶体管M6的漏极，下极板接电阻R2的正端，电阻R2的负端接晶体管M2的栅极。
电容C5的上极板接驱动级放大器输出负极电感Ld2的负端，下极板与并联电感Lint的正端、电容C7的下极板相连，电容C7的上极板接功率级放大器输入负极晶体管M7的栅级；电容C6的上极板接驱动级放大器输出正极电感Ld1的负端，下极板与电感Lint的负端、电容C8的下极板相连，电容C8的上极板接功率级放大器输入正极晶体管M8的栅级；开关SW1 的D端接电容C5的下极板，S端接电容Cs的上极板，电容Cs的下极板接开关SW2的S端，SW2的D端接电容C6的下极板；开关SW3的D端接电容C7的下极板，S端接电感Ls的正端，电感Ls的负端接开关SW4的S端，SW2的D端接电容C8的下极板。
功率级放大器输入负极晶体管M7的源极接地，功率级放大器输入负极晶体管M7的漏极接晶体管M9的源级，晶体管M9的漏极接晶体管M11的源级，晶体管M11的漏极接晶体管M13 的源级，晶体管M13的漏极接双转单变压器T0平衡正端；功率级放大器输入正极晶体管M8 的源极接地，功率级放大器输入正极晶体管M8的漏极接晶体管M10的源级，晶体管M10的漏极接晶体管M12的源级，晶体管M12的漏极接晶体管M14的源级，晶体管M14的漏极接双转单变压器T0平衡负端；电容Cg5的上极板接晶体管M9的栅极，下极板接地，电容Cg6的上极板接晶体管M10的栅极，下极板接地，电容Cg7的上极板接晶体管M11的栅极，下极板接地，电容Cg8的上极板接晶体管M12的栅极，下极板接地，电容Cg9的上极板接晶体管M13 的栅极，下极板接地，电容Cg10的上极板接晶体管M14的栅极，下极板接地；电容C3的上极板接晶体管M13的漏极，下极板接电阻R3的正端，电阻R3的负端接功率级放大器输入负极晶体管M7的栅极；电容C4的上极板接晶体管M14的漏极，下极板接电阻R4的正端，电阻 R4的负端接功率级放大器输入正极晶体管M8的栅极；双转单变压器T0非平衡负端接地，非平衡正端接射频输出。
虽然本发明已以较佳实施例公开如上，但实施例并不是用来限定本发明的。在不脱离本发明之精神和范围内，所做的任何等效变化或润饰，同样属于本发明之保护范围。因此本发明的保护范围应当以本申请的权利要求所界定的内容为标准。

Claims (10)

1.一种可重构级间匹配的宽带CMOS功率放大器，其特征在于，依次包括驱动级放大器、可重构级间匹配网络和功率级放大器；
可重构级间匹配的宽带CMOS功率放大器接收的射频输入信号经所述驱动级放大器放大后，经可重构级间匹配网络输出给功率级放大器放大后输出；
所述可重构级间匹配网络，包括C-L-C匹配网络，可重构匹配电容、可重构匹配电感，以及两组开关；所述开关采用相同电路结构，其中第一组开关与可重构匹配电容串联，第二组开关与可重构匹配电感串联；当所述可重构级间匹配的宽带CMOS功率放大器工作在中频段时，所述两组开关都保持关断状态；当所述可重构级间匹配的宽带CMOS功率放大器工作在低频段时，第一组开关导通，第二组开关关断；当所述可重构级间匹配的宽带CMOS功率放大器工作在高频段时，第一组开关关断，第二组开关导通。
2.根据权利要求1所述的可重构级间匹配的宽带CMOS功率放大器，其特征在于，所述每组开关包括两个开关，所述开关包括两个堆叠的N型金属氧化物晶体管、两个栅极串接电阻和两个漏源并接电阻，每个所述栅极串接电阻一端接N型金属氧化物晶体管的栅极，一端接开关工作状态信号电平，每个漏源并接电阻两端分别与N型金属氧化物晶体管的源极和漏极连接；由开关工作状态信号电平控制该开关的导通与关断。
3.根据权利要求1所述的可重构级间匹配的宽带CMOS功率放大器，其特征在于，所述功率级放大器的增益大于驱动级放大器的增益。
4.根据权利要求3所述的可重构级间匹配的宽带CMOS功率放大器，其特征在于，所述驱动级放大器和功率级放大器均采用晶体管的差分结构。
5.根据权利要求1所述的可重构级间匹配的宽带CMOS功率放大器，其特征在于，所述可重构级间匹配的宽带CMOS功率放大器采用SOI-CMOS工艺；驱动级放大器和功率级放大器均通过晶体管堆叠，包括一个共源输入的晶体管和多个串联的堆叠晶体管组成，堆叠晶体管的栅极通过电容接地；每一个晶体管的漏源、漏栅和栅源间保持相同的电压摆幅。
6.根据权利要求5所述的可重构级间匹配的宽带CMOS功率放大器，其特征在于，所述功率级放大器中堆叠晶体管的层级数大于驱动级放大器中堆叠晶体管的层级数。
7.根据权利要求5所述的可重构级间匹配的宽带CMOS功率放大器，其特征在于，所述功率级放大器中堆叠晶体管的输出功率大于驱动级放大器中堆叠晶体管的输出功率。
8.根据权利要求1所述的可重构级间匹配的宽带CMOS功率放大器，其特征在于，所述功率级放大器还包括双转单变压器，射频信号经功率级放大器放大后经双转单变压器输出。
9.根据权利要求1所述的可重构级间匹配的宽带CMOS功率放大器，其特征在于，所述C-L-C匹配网络包括电容C5、电容C6、电容C7、电容C8、电容Cs、电感Ls、电感Lint、开关SW1、开关SW2、开关SW3、开关SW4；
所述电容C5的上极板接驱动级放大器输出负极电感的负端，下极板与电感Lint的正端、电容C7的下极板相连，电容C7的上极板接功率级放大器输入负极晶体管的栅级；电容C6的上极板接驱动级放大器输出正极电感的负端，下极板与电感Lint的负端、电容C8的下极板相连，电容C8的上极板接功率级放大器输入正极晶体管的栅级；开关SW1的D端接电容C5的下极板，S端接电容Cs的上极板，电容Cs的下极板接开关SW2的S端，SW2的D端接电容C6的下极板；开关SW3的D端接电容C7的下极板，S端接电感Ls的正端，电感Ls的负端接开关SW4的S端，SW2的D端接电容C8的下极板。
10.根据权利要求1所述的可重构级间匹配的宽带CMOS功率放大器，其特征在于，所述驱动级放大器包括晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、电容Cg1、电容Cg2、电容Cg3、电容Cg4、电容C1、电容C2、电阻R1、电阻R2、驱动级放大器输出正极电感Ld1、驱动级放大器输出负极电感Ld2；所述功率级放大器包括功率级放大器输入负极晶体管M7、功率级放大器输入正极晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管M12、晶体管M13、晶体管M14、双转单变压器T0、电容Cg5、电容Cg6、电容Cg7、电容Cg8、电容Cg9、电容Cg10、电容C3、电容C4、电阻R3、电阻R4；
所述射频输入正极连到晶体管M1的栅极，晶体管M1的源极接地，晶体管M1的漏极接晶体管M3的源级；射频输入负极连到晶体管M2的栅极，晶体管M2的源极接地，晶体管M2的漏极接晶体管M4的源级；晶体管M3的漏极接晶体管M5的源级，晶体管M5的漏极接驱动级放大器输出正极电感Ld1的负端，驱动级放大器输出正极电感Ld1的正端接电源；晶体管M4的漏极接晶体管M6的源级，晶体管M6的漏极接驱动级放大器输出负极电感Ld2的负端，驱动级放大器输出负极电感Ld2的正端接电源；电容Cg1的上极板接晶体管M3的栅极，下极板接地，电容Cg2的上极板接晶体管M4的栅极，下极板接地，电容Cg3的上极板接晶体管M5的栅极，下极板接地，电容Cg4的上极板接晶体管M6的栅极，下极板接地；电容C1的上极板接晶体管M5的漏极，下极板接电阻R1的正端，电阻R1的负端接晶体管M1的栅极；电容C2的上极板接晶体管M6的漏极，下极板接电阻R2的正端，电阻R2的负端接晶体管M2的栅极；
所述功率级放大器输入负极晶体管M7的源极接地，功率级放大器输入负极晶体管M7的漏极接晶体管M9的源级，晶体管M9的漏极接晶体管M11的源级，晶体管M11的漏极接晶体管M13的源级，晶体管M13的漏极接双转单变压器T0平衡正端；功率级放大器输入正极晶体管M8的源极接地，功率级放大器输入正极晶体管M8的漏极接晶体管M10的源级，晶体管M10的漏极接晶体管M12的源级，晶体管M12的漏极接晶体管M14的源级，晶体管M14的漏极接双转单变压器T0平衡负端；电容Cg5的上极板接晶体管M9的栅极，下极板接地，电容Cg6的上极板接晶体管M10的栅极，下极板接地，电容Cg7的上极板接晶体管M11的栅极，下极板接地，电容Cg8的上极板接晶体管M12的栅极，下极板接地，电容Cg9的上极板接晶体管M13的栅极，下极板接地，电容Cg10的上极板接晶体管M14的栅极，下极板接地；电容C3的上极板接晶体管M13的漏极，下极板接电阻R3的正端，电阻R3的负端接功率级放大器输入负极晶体管M7的栅极；电容C4的上极板接晶体管M14的漏极，下极板接电阻R4的正端，电阻R4的负端接功率级放大器输入负极晶体管M8的栅极；双转单变压器T0非平衡负端接地，非平衡正端接射频输出。
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