JP2011211535A - 固体撮像素子およびカメラシステム - Google Patents
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Abstract
【課題】高速で高解像度のＡＤ変換が可能となり、適切に縦筋がキャンセルされた良質の撮像データを得ることが可能で、しかも水平転送量の増加を防ぎ、フレームレートの低下を抑えることが可能な固体撮像素子およびカメラシステムを提供する。
【解決手段】画素回路ＰＸ１１１と、読み出し部１３２と、を有し、読み出し部１３２は、画素の撮像信号のＡＤ変換として、第１のスロープによる第１のＡＤ変換と、第２のスロープによる第２のＡＤ変換を各々実行する機能と、ゼロ信号のＡＤ変換として、第１のスロープによる第３のＡＤ変換と第２のスロープによる第４のＡＤ変換をさらに実行する機能と、を含み、第１のＡＤ変換結果から第３のＡＤ変換結果を減算したデジタルデータと、第２のＡＤ変換結果から第４のＡＤ変換結果を減算したデジタルデータのいずれかを画素ごとに選択したデジタルデータに基づいて撮像データを生成する。
【選択図】図８
【解決手段】画素回路ＰＸ１１１と、読み出し部１３２と、を有し、読み出し部１３２は、画素の撮像信号のＡＤ変換として、第１のスロープによる第１のＡＤ変換と、第２のスロープによる第２のＡＤ変換を各々実行する機能と、ゼロ信号のＡＤ変換として、第１のスロープによる第３のＡＤ変換と第２のスロープによる第４のＡＤ変換をさらに実行する機能と、を含み、第１のＡＤ変換結果から第３のＡＤ変換結果を減算したデジタルデータと、第２のＡＤ変換結果から第４のＡＤ変換結果を減算したデジタルデータのいずれかを画素ごとに選択したデジタルデータに基づいて撮像データを生成する。
【選択図】図８
Description
本発明は、ＣＭＯＳイメージセンサーに代表される固体撮像素子およびカメラシステムに関するものである。
近年デジタルスチルカメラやカムコーダ、監視カメラ等の用途に、ＣＭＯＳイメージャーが広く使われるようになり、市場も拡大している。
ＣＭＯＳイメージャーは、各画素に入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をデジタル化して外部に出力する。
ＣＭＯＳイメージャーは、各画素に入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をデジタル化して外部に出力する。
一般に、ＣＭＯＳイメージャーの画素回路は、フォトダイオードからの電荷信号を、画素回路に内蔵したソースフォロワーによって垂直信号線の電位信号に変換して出力する。
読み出し時の画素の選択は行単位で順次実行され、選択行における各列の画素信号は順次あるいは並列的にアナログデジタル（ＡＤ）変換されて、撮像データとして出力される。
特に近年、高速化のために列ごとにＡＤ変換器を備え、一斉に変換が行われるケースが増えている。特許文献１にはその一例が記載されている。
読み出し時の画素の選択は行単位で順次実行され、選択行における各列の画素信号は順次あるいは並列的にアナログデジタル（ＡＤ）変換されて、撮像データとして出力される。
特に近年、高速化のために列ごとにＡＤ変換器を備え、一斉に変換が行われるケースが増えている。特許文献１にはその一例が記載されている。
このように、各列で一斉に実行されるＡＤ変換には、一般に次のような手法が使用されている。
すなわち、各列における信号線の出力は、一定のスロープで変位する共通した参照信号と、列ごとに設けられた比較判定器で一斉に比較判定される。
そして、出力信号と参照信号とが既定の関係に達した時期に基づいて、各出力信号はデジタルデータに変換される。
たとえば、デジタル化には、上記参照電位の変位と同期して保持値がカウントアップされるカウンタ回路が使用され、上記参照電位と信号電位が既定の関係に達した際のカウンタ値が列ごとにラッチされて、デジタル化信号として採用される。
すなわち、各列における信号線の出力は、一定のスロープで変位する共通した参照信号と、列ごとに設けられた比較判定器で一斉に比較判定される。
そして、出力信号と参照信号とが既定の関係に達した時期に基づいて、各出力信号はデジタルデータに変換される。
たとえば、デジタル化には、上記参照電位の変位と同期して保持値がカウントアップされるカウンタ回路が使用され、上記参照電位と信号電位が既定の関係に達した際のカウンタ値が列ごとにラッチされて、デジタル化信号として採用される。
上述のようなＡＤ変換手法においては、参照信号の変位スロープを緩やかにするほど変換の解像度が向上する。
すなわち、１カウント当たりの変位幅が小さくなることで量子化誤差が縮小し、特に低照度においてはより高精度な撮像が可能になる。
すなわち、１カウント当たりの変位幅が小さくなることで量子化誤差が縮小し、特に低照度においてはより高精度な撮像が可能になる。
一方その場合、カウント数を一定とすれば、参照信号の最大変位量も小さくなってしまい、高照度の撮像部は飽和しやすくなる。すなわち、撮像のダイナミックレンジが狭くなる。
単純にカウント数を増加させると、その分ＡＤ変換に要する時間が長くなり、フレームレートの低下につながる。
単純にカウント数を増加させると、その分ＡＤ変換に要する時間が長くなり、フレームレートの低下につながる。
このような問題に対処するため、特許文献２には、参照電位に２種類のスロープを用いたＡＤ変換方法が提案されている。
このＡＤ変換は傾斜の緩いスロープと傾斜が急なスロープとを用いて２回実施され、たとえば低照度部の撮像データには傾斜の緩いスロープによる変換結果が、高照度部の撮像データには傾斜の急なスロープによる変換結果が使用される。
その結果、低照度部は緩いスロープを用いて高い解像度でＡＤ変換が行われる一方、高照度部は急なスロープを用いて階調データを取得でき、ダイナミックレンジと撮像精度の双方の要求を満たすことが可能になる。
このＡＤ変換は傾斜の緩いスロープと傾斜が急なスロープとを用いて２回実施され、たとえば低照度部の撮像データには傾斜の緩いスロープによる変換結果が、高照度部の撮像データには傾斜の急なスロープによる変換結果が使用される。
その結果、低照度部は緩いスロープを用いて高い解像度でＡＤ変換が行われる一方、高照度部は急なスロープを用いて階調データを取得でき、ダイナミックレンジと撮像精度の双方の要求を満たすことが可能になる。
しかし、上記手法は以下の課題を有している。
一般的に、共通の参照信号と多数列の画素信号を一斉に比較する並列ＡＤ変換処理においては、複数の比較判定器の特性ばらつきが縦筋を発生させる。
これは主として比較回路のオフセットばらつきによるものであるが、さらに高速に参照電位が変位していく場合には、全ての列に全く同じ参照信号を同時並列的に供給することは困難となり、列ごとに参照信号のディレイに伴って参照レベルのバラツキが発生する。
さらに比較回路からの判定出力の反転遅延やカウンタクロックのスキューによって、変換値を確定するラッチのタイミングも列ごとにばらつくので、両者の組み合わせから、縦筋の発生度合いは参照電位の変位のスロープに複雑に依存するようになる。
すなわち、参照信号の変位スロープが異なれば、それに伴って異なった縦筋が発生する。
一般的に、共通の参照信号と多数列の画素信号を一斉に比較する並列ＡＤ変換処理においては、複数の比較判定器の特性ばらつきが縦筋を発生させる。
これは主として比較回路のオフセットばらつきによるものであるが、さらに高速に参照電位が変位していく場合には、全ての列に全く同じ参照信号を同時並列的に供給することは困難となり、列ごとに参照信号のディレイに伴って参照レベルのバラツキが発生する。
さらに比較回路からの判定出力の反転遅延やカウンタクロックのスキューによって、変換値を確定するラッチのタイミングも列ごとにばらつくので、両者の組み合わせから、縦筋の発生度合いは参照電位の変位のスロープに複雑に依存するようになる。
すなわち、参照信号の変位スロープが異なれば、それに伴って異なった縦筋が発生する。
たとえば、完全な暗信号（ゼロデータ）とＡＤ変換した場合、比較回路のオフセットによるカウント値のずれ量は、スロープにほぼ反比例となり、ゲイン調整後はスロープによらないほぼ一定の縦筋になる。
一方、判定出力の反転遅延によるカウント値のずれ量はほとんどスロープによらず、これをゲイン調整するとスロープが急なものほど大きな縦筋に変わる。
一方、判定出力の反転遅延によるカウント値のずれ量はほとんどスロープによらず、これをゲイン調整するとスロープが急なものほど大きな縦筋に変わる。
このような状況において、２種類のスロープによりＡＤ変換結果の選択を、撮像素子の内部で画素ごとに変えてしまうと、結果として発生する縦筋は被写体によって変化する全く不規則なものとなってしまう。これでは、後段処理においてそれを補正することは困難である。
このような問題を回避するには、ＡＤ変換にかかわる全ての信号線が、１カウントごとにセトリングするのを待つしかないが、その場合変換の処理時間が致命的に長くなる。
さらに、特許文献２におけるもう一つの課題は、２回のＡＤ変換の結果をともに水平転送する必要があるため、通常の２倍の水平転送量を必要とすることである。
この水平転送はフレームレートを律速する主要因であるため、このままではフレームレートを半分にせざるを得ない。
この水平転送はフレームレートを律速する主要因であるため、このままではフレームレートを半分にせざるを得ない。
本発明は、高速で高解像度のＡＤ変換が可能となり、適切に縦筋がキャンセルされた良質の撮像データを得ることが可能で、しかも水平転送量の増加を防ぎ、フレームレートの低下を抑えることが可能な固体撮像素子およびカメラシステムを提供することにある。
本発明の第１の観点の固体撮像素子は、光電変換素子と、当該光電変換素子で光電変換された電荷を出力信号線の電位変調として出力するアンプ素子を含む画素回路と、上記信号線の出力レベルを一定のスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタル化するアナログデジタル（ＡＤ）変換回路を含む読み出し部と、を有し、上記読み出し部は、画素の撮像信号のＡＤ変換として、第１のスロープによる第１のＡＤ変換と、第２のスロープによる第２のＡＤ変換を各々実行する機能と、ゼロ信号のＡＤ変換として、第１のスロープによる第３のＡＤ変換と第２のスロープによる第４のＡＤ変換をさらに実行する機能と、を含み、上記第１のＡＤ変換結果から上記第３のＡＤ変換結果を減算したデジタルデータと、上記第２のＡＤ変換結果から上記第４のＡＤ変換結果を減算したデジタルデータのいずれかを画素ごとに選択し、当該選択したデジタルデータに基づいて撮像データを生成する。
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光電変換素子と、当該光電変換素子で光電変換された電荷を出力信号線の電位変調として出力するアンプ素子を含む画素回路と、上記信号線の出力レベルを一定のスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタル化するアナログデジタル（ＡＤ）変換回路を含む読み出し部と、を有し、上記読み出し部は、画素の撮像信号のＡＤ変換として、第１のスロープによる第１のＡＤ変換と、第２のスロープによる第２のＡＤ変換を各々実行する機能と、ゼロ信号のＡＤ変換として、第１のスロープによる第３のＡＤ変換と第２のスロープによる第４のＡＤ変換をさらに実行する機能と、を含み、上記第１のＡＤ変換結果から上記第３のＡＤ変換結果を減算したデジタルデータと、上記第２のＡＤ変換結果から上記第４のＡＤ変換結果を減算したデジタルデータのいずれかを画素ごとに選択し、当該選択したデジタルデータに基づいて撮像データを生成する。
本発明によれば、高速で高解像度のＡＤ変換が可能となり、適切に縦筋がキャンセルされた良質の撮像データを得ることができ、しかも水平転送量の増加を防ぎ、フレームレートの低下を抑えることができる。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（読み出し回路の第１の構成例）
２．第２の実施形態（読み出し回路の第２の構成例）
３．第３の実施形態（読み出し回路の第３の構成例）
４．第４の実施形態（カメラシステム）
なお、説明は以下の順序で行う。
１．第１の実施形態（読み出し回路の第１の構成例）
２．第２の実施形態（読み出し回路の第２の構成例）
３．第３の実施形態（読み出し回路の第３の構成例）
４．第４の実施形態（カメラシステム）
図１は、本発明の実施形態に係る画素回路を採用したＣＭＯＳイメージセンサー（固体撮像素子）の構成例を示す図である。
本ＣＭＯＳイメージセンサー１００は、画素アレイ部１１０、画素駆動部としての行選択回路（Ｖｄｅｃ）１２０、およびカラム読み出し回路（ＡＦＥ）１３０を有する。
画素アレイ部１１０は、複数の画素回路がＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
本実施形態に係る画素回路１１０Ａは、基本的に、光電変換素子、転送トランジスタ、リセットトランジスタ、アンプトランジスタ、選択トランジスタ、蓄積ノード、およびＦＤ（フローティングディフュージョン)を含んで構成される。
この画素回路１１０Ａの具体的な構成については、後で詳述する。
本実施形態に係る画素回路１１０Ａは、基本的に、光電変換素子、転送トランジスタ、リセットトランジスタ、アンプトランジスタ、選択トランジスタ、蓄積ノード、およびＦＤ（フローティングディフュージョン)を含んで構成される。
この画素回路１１０Ａの具体的な構成については、後で詳述する。
画素アレイ部１１０に配線されている転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＥＬ）が一組として画素配列の各行単位で配線されている。
転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＬ）の各制御線はそれぞれＭ本ずつ設けられている。
これらの転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＬ）は、行選択回路１２０により駆動される。
転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＬ）の各制御線はそれぞれＭ本ずつ設けられている。
これらの転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＬ）は、行選択回路１２０により駆動される。
行選択回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素の動作を制御する。行選択回路１２０は、転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＬ）を通して画素回路を制御する。
カラム読み出し回路１３０は、行選択回路１２０により読み出し制御された画素行のデータを、垂直信号線(ＬＳＧＮ)１７０を介して受け取り、後段の信号処理回路に転送する。
垂直信号線１７０には、定電流回路や読み出し回路１３０が接続される。
カラム読み出し回路１３０は、各列に対応して配置されるＡＤ変換回路を含む読み出し回路、ランプ信号生成回路、ＣＤＳ回路等を含んで構成される。
なお、ランプ信号生成回路は、後述する傾きの異なる参照信号である第１のスロープ信号および第２の参照信号を生成する機能を有する。
垂直信号線１７０には、定電流回路や読み出し回路１３０が接続される。
カラム読み出し回路１３０は、各列に対応して配置されるＡＤ変換回路を含む読み出し回路、ランプ信号生成回路、ＣＤＳ回路等を含んで構成される。
なお、ランプ信号生成回路は、後述する傾きの異なる参照信号である第１のスロープ信号および第２の参照信号を生成する機能を有する。
本ＣＭＯＳイメージセンサー１００は、参照電位の複数の変位スロープによるＡＤ変換結果に対して、各々のスロープを用いてゼロ信号の採取を別途行い、撮像チップ内で変換時のスロープに応じたデジタルデータの補正を実施する機能を有する。
さらに、本ＣＭＯＳイメージセンサー１００は、複数回のＡＤ変換結果からの画素ごとの選択は、水平転送前に列ごとに実施する。
本ＣＭＯＳイメージセンサー１００は、これによって水平転送量の増加を防ぎ、フレームレートの低下を抑えることが可能となるように構成されている。
そして、ＣＭＯＳイメージセンサーにおいて高速で高解像度のＡＤ変換が可能になるとともに、適切に縦筋がキャンセルされた良質の撮像データを得ることが可能になるよう構成される。
さらに、本ＣＭＯＳイメージセンサー１００は、複数回のＡＤ変換結果からの画素ごとの選択は、水平転送前に列ごとに実施する。
本ＣＭＯＳイメージセンサー１００は、これによって水平転送量の増加を防ぎ、フレームレートの低下を抑えることが可能となるように構成されている。
そして、ＣＭＯＳイメージセンサーにおいて高速で高解像度のＡＤ変換が可能になるとともに、適切に縦筋がキャンセルされた良質の撮像データを得ることが可能になるよう構成される。
以下に、上記したような構成を有するＣＭＯＳイメージセンサー１００における画素回路の具体的な構成例について説明する。
図２は、本発明の実施形態に係るＣＭＯＳイメージセンサーの画素回路を示す図である。
図２の画素回路１１０Ａにおいて、破線で示す構成部が１単位の画素回路ＰＸ１１１である。
単位画素回路ＰＸ１１１は、光電変換素子としてのフォトダイオード１１１、転送トランジスタ１１２、リセットトランジスタ１１３、増幅（アンプ）トランジスタ１１４、および選択トランジスタ１１５を有する。
単位画素回路ＰＸ１１１は、蓄積ノード１１６、およびフローティングディフュージョン（ＦＤ：Floating Diffusion、浮遊拡散層）ノード１１７を有する。
なお、アンプトランジスタ１１４によりアンプ素子（増幅素子）１１８が形成され、ＦＤノード１１７によりアンプ素子１１８の入力ノードが形成される。
単位画素回路ＰＸ１１１は、光電変換素子としてのフォトダイオード１１１、転送トランジスタ１１２、リセットトランジスタ１１３、増幅（アンプ）トランジスタ１１４、および選択トランジスタ１１５を有する。
単位画素回路ＰＸ１１１は、蓄積ノード１１６、およびフローティングディフュージョン（ＦＤ：Floating Diffusion、浮遊拡散層）ノード１１７を有する。
なお、アンプトランジスタ１１４によりアンプ素子（増幅素子）１１８が形成され、ＦＤノード１１７によりアンプ素子１１８の入力ノードが形成される。
本第１の実施形態の転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのＦＤノード１１７との間に接続されている。転送トランジスタ１１２のゲート電極が転送線１４０に共通に接続されている。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとＦＤノード１１７との間に接続され、ゲート電極がリセット線１５０に接続されている。
ＦＤノード１１７には、アンプトランジスタ１１４のゲートが接続されている。アンプトランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１７０に接続され、単位画素部外の定電流回路１３１とソースフォロアーを構成している。
選択トランジスタ１１５のゲート電極が行選択線１６０に接続されている。そして、選択トランジスタ１１５のソースが垂直信号線１７０に接続されている。
垂直信号線１７０には、定電流回路１３１および読み出し回路１３２が接続されている。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとＦＤノード１１７との間に接続され、ゲート電極がリセット線１５０に接続されている。
ＦＤノード１１７には、アンプトランジスタ１１４のゲートが接続されている。アンプトランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１７０に接続され、単位画素部外の定電流回路１３１とソースフォロアーを構成している。
選択トランジスタ１１５のゲート電極が行選択線１６０に接続されている。そして、選択トランジスタ１１５のソースが垂直信号線１７０に接続されている。
垂直信号線１７０には、定電流回路１３１および読み出し回路１３２が接続されている。
読み出し系は、たとえば垂直信号線１７０、定電流回路１３１、読み出し回路１３２等を含んで構成される。
このような構成を有する画素回路１１０Ａの単位画素回路ＰＸ１１１では、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子がフォトダイオード１１１によって、蓄積ノード１１６に収集、蓄積される。
その電子が最終的には垂直信号線１７０への信号となって読み出される。
ＣＭＯＳイメージャーではこのような画素がマトリクス状に配置されており、垂直信号線１７０は列方向の複数画素で、各トランジスタをオン／オフするゲート制御線である転送線１４０、リセット線１５０、行選択線１６０は行方向の複数画素で共有されている。
画素アクセスはゲート制御線である転送線１４０、リセット線１５０、行選択線１６０の駆動により、行単位で一括して実施される。
各垂直信号線１７０に読み出されたアナログ信号は、読み出し回路１３２によってセンシングされ、ＡＤ変換されて出力される。
その電子が最終的には垂直信号線１７０への信号となって読み出される。
ＣＭＯＳイメージャーではこのような画素がマトリクス状に配置されており、垂直信号線１７０は列方向の複数画素で、各トランジスタをオン／オフするゲート制御線である転送線１４０、リセット線１５０、行選択線１６０は行方向の複数画素で共有されている。
画素アクセスはゲート制御線である転送線１４０、リセット線１５０、行選択線１６０の駆動により、行単位で一括して実施される。
各垂直信号線１７０に読み出されたアナログ信号は、読み出し回路１３２によってセンシングされ、ＡＤ変換されて出力される。
以下に、電荷蓄積と読み出しの具体的動作を図２に関連付けて説明する。
図３（Ａ）〜（Ｄ）は、図２の画素回路のタイミングチャートを示す図である。
図３（Ａ）はリセット線１５０のレベルを、図３（Ｂ）は転送線１４０のレベルを、図３（Ｃ）は行選択線１６０のレベルを、図３（Ｄ）は垂直信号線１７０のレベルを、それぞれ表している。
図３（Ａ）〜（Ｄ）は、図２の画素回路のタイミングチャートを示す図である。
図３（Ａ）はリセット線１５０のレベルを、図３（Ｂ）は転送線１４０のレベルを、図３（Ｃ）は行選択線１６０のレベルを、図３（Ｄ）は垂直信号線１７０のレベルを、それぞれ表している。
電荷蓄積に先立って、まず画素のリセットを行う。これはリセット線１５０および転送線１４０をハイレベルにして、リセットトランジスタ１１３と転送トランジスタ１１２をオン状態にする。これはたとえば３Ｖの電源電圧をフォトダイオード１１１の蓄積ノード１１６に伝達させる操作である。
これによって、蓄積ノード１１６のポテンシャルは上昇し、そこに蓄積された電子の引き抜きが行われる。
近年主流のＨＡＤ(Hole-Accumulation Diode)構造においては、蓄積ノード１１６はｐ型層に挟まれたｎ型の埋め込み拡散層で形成されており、その電子は全て排出されて完全空乏状態となる。
その後、転送線１４０をローレベルにして、転送トランジスタ１１２をオフすることで、蓄積ノード１１６は浮遊状態となって、新たな電荷蓄積が開始される。電荷蓄積中はリセットトランジスタ１１３も通常オフにしておく。
一般にこのような画素のリセット動作は、ＣＭＯＳイメージセンサーの電子シャッター動作として利用される。
これによって、蓄積ノード１１６のポテンシャルは上昇し、そこに蓄積された電子の引き抜きが行われる。
近年主流のＨＡＤ(Hole-Accumulation Diode)構造においては、蓄積ノード１１６はｐ型層に挟まれたｎ型の埋め込み拡散層で形成されており、その電子は全て排出されて完全空乏状態となる。
その後、転送線１４０をローレベルにして、転送トランジスタ１１２をオフすることで、蓄積ノード１１６は浮遊状態となって、新たな電荷蓄積が開始される。電荷蓄積中はリセットトランジスタ１１３も通常オフにしておく。
一般にこのような画素のリセット動作は、ＣＭＯＳイメージセンサーの電子シャッター動作として利用される。
次に、蓄積された電荷の読み出し動作について説明する。
まず、行選択線１６０がハイレベルとなり、選択トランジスタ１１５がオンして、垂直信号線１７０に画素のアンプトランジスタ１１４が接続される。
ここでアンプトランジスタ１１４と定電流回路１３１に接続された垂直信号線１７０はソースフォロアー回路を形成している。そして、その入力であるＦＤノード１１７のポテンシャルＶｆｄと、出力である垂直信号線１７０の電位Ｖｓｌは、変動比が１に近いリニアな関係となる。
すなわち定電流回路１３１の電流値をｉとすると、理想的には次式が成立する。
ここでアンプトランジスタ１１４と定電流回路１３１に接続された垂直信号線１７０はソースフォロアー回路を形成している。そして、その入力であるＦＤノード１１７のポテンシャルＶｆｄと、出力である垂直信号線１７０の電位Ｖｓｌは、変動比が１に近いリニアな関係となる。
すなわち定電流回路１３１の電流値をｉとすると、理想的には次式が成立する。
［数１］
ｉ＝（１／２）＊β＊（Ｖｆｄ−Ｖｔｈ−Ｖｓｌ）２ ／／βは定数
ｉ＝（１／２）＊β＊（Ｖｆｄ−Ｖｔｈ−Ｖｓｌ）２ ／／βは定数
ここで、（Ｖｆｄ−Ｖｔｈ−Ｖｓｌ）は一定となって、Ｖｆｄの変動はリニアにＶｓｌに反映される。
ここで、リセット線１５０をハイレベルにしてリセットトランジスタ１１３をオンすることで、ＦＤノード１１７に電源電圧３Ｖが伝達される。
さらに、リセット線１５０をローレベルにしてリセットトランジスタ１１３をオフにし、ＡＤ変換回路を含む読み出し回路１３２によって、垂直信号線１７０の電位Ｖｓｌの感知を行う。これによって、リセット時の信号レベルに関連した電荷を読み出し回路内部に保持する。
さらに、リセット線１５０をローレベルにしてリセットトランジスタ１１３をオフにし、ＡＤ変換回路を含む読み出し回路１３２によって、垂直信号線１７０の電位Ｖｓｌの感知を行う。これによって、リセット時の信号レベルに関連した電荷を読み出し回路内部に保持する。
次に、転送線１４０をハイレベルにして転送トランジスタ１１２をオンすることで、蓄積ノード１１６に蓄積された電子が、ソースフォロアーの入力ノードであるＦＤノード１１７に流れ込む。
この際、ＦＤノード１１７のポテンシャルが十分高ければ、蓄積ノード１１６に蓄積されていた電子は全てＦＤノード１１７に流出し、蓄積ノード１１６は完全空乏状態になる。
ここで転送線１４０をローレベルにして転送トランジスタ１１２をオフし、読み出し回路１３２によって、垂直信号線１７０の電位の２回目の感知を行う。これは蓄積信号の読み出しである。
この際、ＦＤノード１１７のポテンシャルが十分高ければ、蓄積ノード１１６に蓄積されていた電子は全てＦＤノード１１７に流出し、蓄積ノード１１６は完全空乏状態になる。
ここで転送線１４０をローレベルにして転送トランジスタ１１２をオフし、読み出し回路１３２によって、垂直信号線１７０の電位の２回目の感知を行う。これは蓄積信号の読み出しである。
上記１回目の感知と２回目の感知の差分は、フォトダイオード１１１の露光によって蓄積ノード１１６に蓄積された電荷量を正確に反映している。
ＣＭＯＳイメージャーはこの差分をデジタル化し、画素の信号値として外部に出力する。各画素の電子蓄積時間は、上記リセット動作と読み出し動作との間の期間であり、正確には転送トランジスタ１１２がリセット後オフしてから、読み出しでオフするまでの期間Ｔ１である。
ＣＭＯＳイメージャーはこの差分をデジタル化し、画素の信号値として外部に出力する。各画素の電子蓄積時間は、上記リセット動作と読み出し動作との間の期間であり、正確には転送トランジスタ１１２がリセット後オフしてから、読み出しでオフするまでの期間Ｔ１である。
ところで、通常のＣＭＯＳイメージャーの画素アレイにおいては、上述したように、リセット線１５０、転送線１４０、行選択線１６０が、行ごとに画素間で共有されている。すなわち画素のリセットや読み出しは行単位で一括して行われる。
また、垂直信号線１７０は列ごとに画素間で共有されており、選択トランジスタ１１５により、選択行の画素に接続される。
また、垂直信号線１７０は列ごとに画素間で共有されており、選択トランジスタ１１５により、選択行の画素に接続される。
したがって、全画素（１フレーム分）のデータを読み出そうとすれば、画素アレイ中の先頭行から末尾行までを順次選択し、行ごとに画素からデータを読み出し、かつ出力していく必要がある。
一般に、ＣＭＯＳイメージャーでは、リセットと読み出しを、ともに行ごとに同じ順番で実行する。これにより、全ての画素に対して上記電子蓄積時間を等しくする。
このような電子シャッターの機構はローリングシャッターと呼ばれ、ＣＭＯＳイメージャーでは一般的なものとなっている。
一般に、ＣＭＯＳイメージャーでは、リセットと読み出しを、ともに行ごとに同じ順番で実行する。これにより、全ての画素に対して上記電子蓄積時間を等しくする。
このような電子シャッターの機構はローリングシャッターと呼ばれ、ＣＭＯＳイメージャーでは一般的なものとなっている。
図４は、ローリングシャッターの概念図である。
図４は縦軸が画素アレイ内の各行のアドレスを、横軸が時間の経過を示している。
図４は縦軸が画素アレイ内の各行のアドレスを、横軸が時間の経過を示している。
図４において、破線Ｌ１１は、行アドレスに沿って順次リセットが実施される様子を示している。
一方、実線Ｌ１２は行アドレスに沿って順次読み出しが実施される様子を示している。 破線Ｌ１１と実線Ｌ１２との間の期間Ｔ１１が電子蓄積期間であり、これはどの行も同じである。
このようにして、ＣＭＯＳイメージャーの電子蓄積時間は、上記リセットと読み出しのタイミング設定により決定される。
たとえば、ビデオ撮影では読み出し周期は１フレーム期間に固定されるので、リセットタイミングを変えることによって、１フレーム期間未満の範囲で、露光時間を任意に設定することが可能である。
一方、実線Ｌ１２は行アドレスに沿って順次読み出しが実施される様子を示している。 破線Ｌ１１と実線Ｌ１２との間の期間Ｔ１１が電子蓄積期間であり、これはどの行も同じである。
このようにして、ＣＭＯＳイメージャーの電子蓄積時間は、上記リセットと読み出しのタイミング設定により決定される。
たとえば、ビデオ撮影では読み出し周期は１フレーム期間に固定されるので、リセットタイミングを変えることによって、１フレーム期間未満の範囲で、露光時間を任意に設定することが可能である。
ところで、ビデオ撮像等におけるフレームレートは、１フレーム分のデータ読み出し時間によって制限される。
この限界を決めるのは、図３のように行選択線１６０にて各行の選択を行い、リセット信号と蓄積信号の読み出しを実施して、次の行の読み出しに遷移するまでの総読み出し時間である。
この読み出し時間を決定する最大の要因が、ＡＤ変換に要する時間である。これらが一行分の読み出し時間を構成し、それを全行に対して順次実施させた合計が１フレーム分の読み出し時間である。
この限界を決めるのは、図３のように行選択線１６０にて各行の選択を行い、リセット信号と蓄積信号の読み出しを実施して、次の行の読み出しに遷移するまでの総読み出し時間である。
この読み出し時間を決定する最大の要因が、ＡＤ変換に要する時間である。これらが一行分の読み出し時間を構成し、それを全行に対して順次実施させた合計が１フレーム分の読み出し時間である。
＜１．イメージセンサの一般的回路動作＞
図５は、イメージセンサ一般における各列対応の読み出し回路の構成の概要を示す図である。
なお、図５において、読み出し回路は符号２００をもって表す。
図５は、イメージセンサ一般における各列対応の読み出し回路の構成の概要を示す図である。
なお、図５において、読み出し回路は符号２００をもって表す。
図５の読み出し回路２００は、ＡＤ変換回路２１０、ラッチ２２０、転送スイッチ２３０、転送バス２４０、出力回路２５０を有している。
ＡＤ変換回路２１０は、比較判定器２１１、クロックゲート２１２、カウンタ２１３を含んで構成されている。
また、図５の読み出し回路２００は、ランプ信号生成回路２６０を含んで示されている。
ランプ信号生成回路２６０は、ランプ信号２６１、およびクロック信号２６２を生成する機能を有し、ランプ信号２６１はランプ線Ｌ２６１に、クロック信号２６２はクロック線Ｌ２６２に出力する。
ＡＤ変換回路２１０は、比較判定器２１１、クロックゲート２１２、カウンタ２１３を含んで構成されている。
また、図５の読み出し回路２００は、ランプ信号生成回路２６０を含んで示されている。
ランプ信号生成回路２６０は、ランプ信号２６１、およびクロック信号２６２を生成する機能を有し、ランプ信号２６１はランプ線Ｌ２６１に、クロック信号２６２はクロック線Ｌ２６２に出力する。
画素ＰＸ１１１から読み出されたリセット信号および蓄積信号は、ＡＤ変換回路２１０で各々デジタル信号に変換され、リセット信号と蓄積信号との差分のデジタル値が正味の蓄積信号値としてラッチ２２０に出力され、ラッチされる。
ラッチされた１行分の出力信号値は、転送スイッチ２３０によって順次水平方向の転送バス２４０に転送され、出力回路２５０を介してチップの外に出力される。
上記行データの出力中、次の行の画素アクセスとＡＤ変換が同時並列で実行される。
すなわち、画素アクセスとＡＤ変換よりなる行読み出し工程は、データ出力工程とパイプライン動作を構成している。
ラッチされた１行分の出力信号値は、転送スイッチ２３０によって順次水平方向の転送バス２４０に転送され、出力回路２５０を介してチップの外に出力される。
上記行データの出力中、次の行の画素アクセスとＡＤ変換が同時並列で実行される。
すなわち、画素アクセスとＡＤ変換よりなる行読み出し工程は、データ出力工程とパイプライン動作を構成している。
上述したように、ＡＤ変換回路２１０は、比較判定器２１１、クロックゲート２１２、カウンタ２１３により構成されている。
画素から垂直信号線１７０に読み出されたアナログ信号Ｖｓｌは、比較判定器２１１に入力され、ランプ線Ｌ２６１を伝搬されたランプ信号２６１とレベル比較される。
ランプ信号２６１の電位はクロック線Ｌ２６２に伝搬されたクロック信号２６２に同期して一定幅で低下していく。
一方、同じクロック信号２６２は、クロックゲート２１２をスルーしてカウンタ２１３のカウントを進行させる。
ここで、ランプ信号２６１が垂直信号線１７０のアナログ信号Ｖｓｌに対して既定の関係に達すると、比較判定器２１１の出力は反転してクロックゲート２１２を閉鎖し、カウンタ２１３のカウントを停止させる。
このカウンタ２１３のカウント値から出力反転時のランプ信号２６１の電位が導出され、ランプ信号２６１の電位から垂直信号線１７０の電位が導出される。この関係からアナログ信号ＳＩＧのＡＤ変換が実現される。
画素から垂直信号線１７０に読み出されたアナログ信号Ｖｓｌは、比較判定器２１１に入力され、ランプ線Ｌ２６１を伝搬されたランプ信号２６１とレベル比較される。
ランプ信号２６１の電位はクロック線Ｌ２６２に伝搬されたクロック信号２６２に同期して一定幅で低下していく。
一方、同じクロック信号２６２は、クロックゲート２１２をスルーしてカウンタ２１３のカウントを進行させる。
ここで、ランプ信号２６１が垂直信号線１７０のアナログ信号Ｖｓｌに対して既定の関係に達すると、比較判定器２１１の出力は反転してクロックゲート２１２を閉鎖し、カウンタ２１３のカウントを停止させる。
このカウンタ２１３のカウント値から出力反転時のランプ信号２６１の電位が導出され、ランプ信号２６１の電位から垂直信号線１７０の電位が導出される。この関係からアナログ信号ＳＩＧのＡＤ変換が実現される。
なお、画素信号の変換に際しては、まず画素回路ＰＸ１１１からリセット信号を読み出し、ランプ信号２６１とリセット出力がバランスするように比較判定器２１１内に配置された保持容量の電荷を調整する。
しかる後に、画素信号の読み出しを実施し、続いてランプ線Ｌ２６１を駆動して、比較判定器２１１の出力反転タイミングから、画素信号とリセット信号との差分をデジタル信号として取得する。
これによって、いわゆるＣＤＳ（相間二重サンプリング）を実現し、画素ごとおよび読み出しごとに発生するリセットレベルのバラツキをキャンセルする。
しかる後に、画素信号の読み出しを実施し、続いてランプ線Ｌ２６１を駆動して、比較判定器２１１の出力反転タイミングから、画素信号とリセット信号との差分をデジタル信号として取得する。
これによって、いわゆるＣＤＳ（相間二重サンプリング）を実現し、画素ごとおよび読み出しごとに発生するリセットレベルのバラツキをキャンセルする。
図６は、図５のＡＤ変換回路における比較判定器の最も単純な一例を示す図である。
図６の比較判定器２１１は、スイッチＳＷ２１１，ＳＷ２１２、キャパシタＣ２１１，Ｃ２１２、インバータＩＶ２１１、および参照電圧ＲＥＦ２１１の供給ラインＬ２１１を有する。
スイッチＳＷ２１１は、端子ａがキャパシタＣ１２１の第１端子およびキャパシタＣ１２２の第１端子に接続され、端子ｂが垂直信号線１７０を転送させる信号ＳＩＧの入力ラインに接続されている。
キャパシタＣ２１１の第２端子が、インバータＩＶ２１１の入力端子、スイッチＳＷ２１２の端子ａに接続されている。
インバータＩＶ２１１の出力端子は、スイッチＳＷ２１２の端子ｂに接続されている。
インバータＩＶ２１１の出力端子は、クロックゲート２１２の一入力端子に接続される。
キャパシタＣ２１１の第２端子が、インバータＩＶ２１１の入力端子、スイッチＳＷ２１２の端子ａに接続されている。
インバータＩＶ２１１の出力端子は、スイッチＳＷ２１２の端子ｂに接続されている。
インバータＩＶ２１１の出力端子は、クロックゲート２１２の一入力端子に接続される。
ここで、図６の比較判定器の動作例について説明する。
図７（Ａ）〜（Ｄ）は、図６の比較判定器の動作例を説明するためのタイミングチャートである。
図７（Ａ）は垂直信号線１７０に接続される端子ＳＩＧの信号電位を、図７（Ｂ）はスイッチＳＷ２１１のＯＮ／ＯＦＦ状態を、図７（Ｃ）はスイッチＳＷ２１２のＯＮ／ＯＦＦ状態を、図１２（Ｄ）は参照電圧ＲＥＦ２１１を、それぞれ示している。
図７（Ａ）〜（Ｄ）は、図６の比較判定器の動作例を説明するためのタイミングチャートである。
図７（Ａ）は垂直信号線１７０に接続される端子ＳＩＧの信号電位を、図７（Ｂ）はスイッチＳＷ２１１のＯＮ／ＯＦＦ状態を、図７（Ｃ）はスイッチＳＷ２１２のＯＮ／ＯＦＦ状態を、図１２（Ｄ）は参照電圧ＲＥＦ２１１を、それぞれ示している。
まず、信号ＳＩＧとしてリセット信号ＲＳＴが入力されている間、スイッチＳＷ２１２をオンさせて（閉じて）インバータＩＶ２１１の入出力をショートさせ、その入力を反転閾値のレベルにしてスイッチＳＷ２１２を閉じる。
このとき、保持容量であるキャパシタＣ２１１にはリセット信号ＲＳＴに対応した電荷が保持される。
次に、信号ＳＩＧとして画素の読み出し信号が入力されると、ノードＮＤ２１１のレベルが低下して、インバータＩＶ２１１の出力は論理“１”になる。
ここで、スイッチＳＷ２１１をオンさせて（閉じて）参照電圧ＲＥＦ２１１（２６１）を上昇させていくと、キャパシタＣ２１２とのカップリングにより、その変位量が一定比率αをもってノードＮＤ２１１のレベルを引き上げる。
ノードＮＤ２１１がリセット信号のレベルに戻るとインバータＩＶ２１１の出力は論理“０”に反転する。
この出力反転は、画素の読み出し信号とリセット信号との差分ΔＶＳＩＧが参照電圧ＲＥＦ２１１の電圧変位量ΔＶＲＥＦにαを乗じた値に等しくなった際に発生する。
なお、参照電圧ＲＥＦ２１１を上昇の前に一旦低下させているのは、ランピング開始時に確実にインバータＩＶ２１１の出力を論理“１”にセットするためオフセットをかけている。これによって、暗状態や信号がゼロ、あるいはノイズを含めてマイナスになる場合でも、確実な検出が保証される。
このとき、保持容量であるキャパシタＣ２１１にはリセット信号ＲＳＴに対応した電荷が保持される。
次に、信号ＳＩＧとして画素の読み出し信号が入力されると、ノードＮＤ２１１のレベルが低下して、インバータＩＶ２１１の出力は論理“１”になる。
ここで、スイッチＳＷ２１１をオンさせて（閉じて）参照電圧ＲＥＦ２１１（２６１）を上昇させていくと、キャパシタＣ２１２とのカップリングにより、その変位量が一定比率αをもってノードＮＤ２１１のレベルを引き上げる。
ノードＮＤ２１１がリセット信号のレベルに戻るとインバータＩＶ２１１の出力は論理“０”に反転する。
この出力反転は、画素の読み出し信号とリセット信号との差分ΔＶＳＩＧが参照電圧ＲＥＦ２１１の電圧変位量ΔＶＲＥＦにαを乗じた値に等しくなった際に発生する。
なお、参照電圧ＲＥＦ２１１を上昇の前に一旦低下させているのは、ランピング開始時に確実にインバータＩＶ２１１の出力を論理“１”にセットするためオフセットをかけている。これによって、暗状態や信号がゼロ、あるいはノイズを含めてマイナスになる場合でも、確実な検出が保証される。
なお、比較判定器の回路構成については、様々なバリエーションが存在し得る。たとえば前述の特許文献１では、２入力のコンパレータを用いた比較判定器が使用されている。
この場合コンパレータのリセット動作で、画素のリセット信号に対応した電荷が、垂直信号線とコンパレータ間に介在する保持キャパシタに蓄積される。
このような回路では参照線の変位は信号線の変位方向と同じになり、αは１である。すなわち画素の読み出し信号とリセット信号との差分が参照線の電圧変位量と等しくなった際に、比較判定器の出力が反転する。
また、カウンタは列ごとに設けるのではなく、共通カウンタの保持値を列ごとに設けられたラッチにコピー転送する場合もある。また比較判定器の入力部にカラムアンプを設け、画素信号を増幅してから比較反転を行っても良い。
この場合コンパレータのリセット動作で、画素のリセット信号に対応した電荷が、垂直信号線とコンパレータ間に介在する保持キャパシタに蓄積される。
このような回路では参照線の変位は信号線の変位方向と同じになり、αは１である。すなわち画素の読み出し信号とリセット信号との差分が参照線の電圧変位量と等しくなった際に、比較判定器の出力が反転する。
また、カウンタは列ごとに設けるのではなく、共通カウンタの保持値を列ごとに設けられたラッチにコピー転送する場合もある。また比較判定器の入力部にカラムアンプを設け、画素信号を増幅してから比較反転を行っても良い。
以上は、列ごとにＡＤ変換回路を設けた一般的なイメージセンサーの回路構成の一例であるが、本発明の実施形態においてはこれらの回路を踏襲しつつ、そこに新たな機能を追加することが可能である。
＜２．第１の実施形態＞
図８は、本発明の第１の実施形態に係る各列対応の読み出し回路の構成の概要を示す図である。
図８は、本発明の第１の実施形態に係る各列対応の読み出し回路の構成の概要を示す図である。
図８の読み出し回路２００Ａにおいて、ＡＤ変換回路２１０Ａは、比較判定器２１１Ａ、クロックゲート２１２Ａ、およびカウンタ２１３Ａを有している。
比較判定器２１１Ａについては、たとえば２入力コンパレータ型のものが採用され、列ごとにカウンタ２１３が設けられている。
さらに、クロックゲート２１２Ａにはラッチ回路２１４が付加されており、比較判定器２１１Ａからのクロック禁止信号をラッチして、以降比較判定器２１１Ａの出力に関わらず、カウンタ２１３Ａを選択的にクロックの供給ラインから切断することができる。
さらにこのラッチ２１４の格納値に従って、図に記載されないカウンタのリセット信号も選択的に切断する。
このような、回路を付加したＡＤ変換回路２１０Ａは、一旦比較判定が行われて値が確定した列のカウンタ値を選択的に保存する機能を持つことになる。
また、カウンタ２１３Ａには、１ビットのフラグ用ラッチ２１５が追加されており、上述のラッチ回路２１４の格納値に従ってフラグが生成される。
このフラグはＡＤ変換後の画素データとともにラッチ２２０を介して出力演算回路に転送される。
比較判定器２１１Ａについては、たとえば２入力コンパレータ型のものが採用され、列ごとにカウンタ２１３が設けられている。
さらに、クロックゲート２１２Ａにはラッチ回路２１４が付加されており、比較判定器２１１Ａからのクロック禁止信号をラッチして、以降比較判定器２１１Ａの出力に関わらず、カウンタ２１３Ａを選択的にクロックの供給ラインから切断することができる。
さらにこのラッチ２１４の格納値に従って、図に記載されないカウンタのリセット信号も選択的に切断する。
このような、回路を付加したＡＤ変換回路２１０Ａは、一旦比較判定が行われて値が確定した列のカウンタ値を選択的に保存する機能を持つことになる。
また、カウンタ２１３Ａには、１ビットのフラグ用ラッチ２１５が追加されており、上述のラッチ回路２１４の格納値に従ってフラグが生成される。
このフラグはＡＤ変換後の画素データとともにラッチ２２０を介して出力演算回路に転送される。
図９（Ａ）〜（Ｅ）は、図８の読み出し回路のＡＤ変換回路を用いた、行読み出し工程の動作シーケンスを示す図である。
図９（Ａ）は行選択線１６０のレベルを、図９（Ｂ）はリセット線１５０のレベルを、図９（Ｃ）は転送線１４０のレベルを、それぞれ表している。
図９（Ｄ）はランプ線Ｌ２６１のランプ信号２６１のレベルを、図９（Ｅ）は垂直信号線１７０の信号ＳＩＧのレベルを、それぞれ表している。
図９（Ａ）は行選択線１６０のレベルを、図９（Ｂ）はリセット線１５０のレベルを、図９（Ｃ）は転送線１４０のレベルを、それぞれ表している。
図９（Ｄ）はランプ線Ｌ２６１のランプ信号２６１のレベルを、図９（Ｅ）は垂直信号線１７０の信号ＳＩＧのレベルを、それぞれ表している。
前述したように、行選択線１６０で、特定行の画素のソースフォロアー出力を垂直信号線１７０に接続する。
リセット線１５０で、パルス印加により画素ソースフォロアーの入力部であるＦＤノード１１７がリセットされ、垂直信号線１７０にはリセットレベルが出力される。
転送線１４０で、パルス印加により画素のフォトダイオード１１１に蓄積された電荷がＦＤノード１１７に転送され、画素信号がソースフォロアーを介して垂直信号線１７０に出力される。
ランプ線Ｌ２６１は比較判定器２１１Ａに参照電位を与える参照線と機能し、２種類のスロープで各２回、合計４回のスイープが行われている。
リセット線１５０で、パルス印加により画素ソースフォロアーの入力部であるＦＤノード１１７がリセットされ、垂直信号線１７０にはリセットレベルが出力される。
転送線１４０で、パルス印加により画素のフォトダイオード１１１に蓄積された電荷がＦＤノード１１７に転送され、画素信号がソースフォロアーを介して垂直信号線１７０に出力される。
ランプ線Ｌ２６１は比較判定器２１１Ａに参照電位を与える参照線と機能し、２種類のスロープで各２回、合計４回のスイープが行われている。
図９において、工程ＲＳＴ１は上述の画素ＦＤノード１１７のリセット工程である。このリセット行程ＲＳＴ１によって垂直信号線１７０には選択画素のリセット信号ＶＲＳＴ１が出力される。
工程ＲＨ１は、垂直信号線に画素のリセット信号ＶＲＳＴ１が乗った状態で、比較判定器２１１Ａのコンパレータをリセットし、画素のリセット信号に対応した電荷を比較判定器２１１Ａ内の保持キャパシタＣ２１１に保存する工程である。
工程ＺＤ１は、一定のオフセットをかけたところから、ランプ線（参照線）Ｌ２６１を第１の緩い傾斜でスイープし、ゼロ信号を取得する工程である。
垂直信号線１７０は工程ＲＨ１の処理からリセット信号ＶＲＳＴ１のまま変化しておらず、ここで採取されるのはゼロ信号であって、比較判定器２１１Ａ内のコンパレータのオフセットや、判定出力の遅延等に依存した縦筋データが採取される。
この際にカウンタ２１３Ａではダウンカウントが実行されている。
工程ＲＨ１は、垂直信号線に画素のリセット信号ＶＲＳＴ１が乗った状態で、比較判定器２１１Ａのコンパレータをリセットし、画素のリセット信号に対応した電荷を比較判定器２１１Ａ内の保持キャパシタＣ２１１に保存する工程である。
工程ＺＤ１は、一定のオフセットをかけたところから、ランプ線（参照線）Ｌ２６１を第１の緩い傾斜でスイープし、ゼロ信号を取得する工程である。
垂直信号線１７０は工程ＲＨ１の処理からリセット信号ＶＲＳＴ１のまま変化しておらず、ここで採取されるのはゼロ信号であって、比較判定器２１１Ａ内のコンパレータのオフセットや、判定出力の遅延等に依存した縦筋データが採取される。
この際にカウンタ２１３Ａではダウンカウントが実行されている。
工程ＲＥＡＤは上述の画素信号の読み出し工程である。ここでは低照度画素の出力ＶＬＬと高照度画素の出力ＶＬＨが各々記載されている。
工程ＳＤ１は、工程ＺＤ１と同じオフセット位置から、ランプ線（参照線）Ｌ２６１を第１の緩い傾斜でスイープし、画素信号を取得する工程である。
ここで取得されるのは、信号ＶＬＬとＶＲＳＴ１との差分であって、ＣＤＳのかかった正味の画素信号となる。
この際に、カウンタ２１３Ａはアップカウントされる。その結果、カウンタの保持値は、工程ＳＤ１で取得した画素信号から工程ＺＤ１で取得したゼロ信号を減算した値となる。
工程ＳＤ１は、工程ＺＤ１と同じオフセット位置から、ランプ線（参照線）Ｌ２６１を第１の緩い傾斜でスイープし、画素信号を取得する工程である。
ここで取得されるのは、信号ＶＬＬとＶＲＳＴ１との差分であって、ＣＤＳのかかった正味の画素信号となる。
この際に、カウンタ２１３Ａはアップカウントされる。その結果、カウンタの保持値は、工程ＳＤ１で取得した画素信号から工程ＺＤ１で取得したゼロ信号を減算した値となる。
工程ＣＲＳＴはカウンタ２１３Ａのリセット工程である。工程ＳＤ１の完了の時点で低照度画素の値は確定したが、高照度画素は飽和しており未確定となっている。
ここでまず、図８に示すラッチ回路２１４がセットされ、低照度画素に対応し、値が確定した列のＡＤ変換回路２１０Ａにおいては、カウンタ２１３Ａからクロック線Ｌ２６２やリセット線が切断されて、カウンタ２１３Ａの保持値は固定的に保存される。
また、カウンタ２１３Ａに追加されたフラグ用ラッチ２１５には、この時点で値が確定したことを示すフラグがセットされる。
一方、高照度画素に対応するカウンタ２１３Ａは初期値にリセットされ、新たにＡＤ変換が開始される。
ここでまず、図８に示すラッチ回路２１４がセットされ、低照度画素に対応し、値が確定した列のＡＤ変換回路２１０Ａにおいては、カウンタ２１３Ａからクロック線Ｌ２６２やリセット線が切断されて、カウンタ２１３Ａの保持値は固定的に保存される。
また、カウンタ２１３Ａに追加されたフラグ用ラッチ２１５には、この時点で値が確定したことを示すフラグがセットされる。
一方、高照度画素に対応するカウンタ２１３Ａは初期値にリセットされ、新たにＡＤ変換が開始される。
工程ＳＤ２は一定のオフセット位置から、ランプ線（参照線）Ｌ２６１を第２の急峻な傾斜でスイープし、画素信号を取得する工程である。
ここで取得されるのは、信号ＶＨＬとＶＲＳＴ１との差分であって、ＣＤＳのかかった正味の画素信号となる。この際にカウンタ２１３Ａはアップカウントされる。
工程ＲＳＴ２は、上述の画素ＦＤノード１１７を再度リセットする工程である。これによって、垂直信号線１７０には選択画素のリセット信号ＶＲＳＴ２が出力される。
工程ＲＨ２は、垂直信号線１７０に画素のリセット信号ＶＲＳＴ２が転送された状態で、比較判定器２１１Ａのコンパレータを再度リセットし、画素のリセット信号に対応した電荷を比較判定器２１１Ａ内の保持キャパシタＣ２１１に保存する工程である。
工程ＺＤ２は、工程ＳＤ２と同じオフセットをかけたところから、ランプ線（参照線）Ｌ２６１を第２の急峻な傾斜でスイープし、ゼロ信号を取得する工程である。
垂直信号線１７０は工程ＲＨ２の処理からＶＲＳＴ２のまま変化しておらず、ここで採取されるのはゼロ信号であって、比較判定器２１１Ａ内のコンパレータのオフセットや、判定出力の遅延等に依存した縦筋データが採取される。
この際にカウンタ２１３Ａではダウンカウントが実行され、その結果カウンタ２１３Ａの保持値は、工程ＳＤ２で取得した画素信号から工程ＺＤ２で取得したゼロ信号を減算した値となる。
ここで取得されるのは、信号ＶＨＬとＶＲＳＴ１との差分であって、ＣＤＳのかかった正味の画素信号となる。この際にカウンタ２１３Ａはアップカウントされる。
工程ＲＳＴ２は、上述の画素ＦＤノード１１７を再度リセットする工程である。これによって、垂直信号線１７０には選択画素のリセット信号ＶＲＳＴ２が出力される。
工程ＲＨ２は、垂直信号線１７０に画素のリセット信号ＶＲＳＴ２が転送された状態で、比較判定器２１１Ａのコンパレータを再度リセットし、画素のリセット信号に対応した電荷を比較判定器２１１Ａ内の保持キャパシタＣ２１１に保存する工程である。
工程ＺＤ２は、工程ＳＤ２と同じオフセットをかけたところから、ランプ線（参照線）Ｌ２６１を第２の急峻な傾斜でスイープし、ゼロ信号を取得する工程である。
垂直信号線１７０は工程ＲＨ２の処理からＶＲＳＴ２のまま変化しておらず、ここで採取されるのはゼロ信号であって、比較判定器２１１Ａ内のコンパレータのオフセットや、判定出力の遅延等に依存した縦筋データが採取される。
この際にカウンタ２１３Ａではダウンカウントが実行され、その結果カウンタ２１３Ａの保持値は、工程ＳＤ２で取得した画素信号から工程ＺＤ２で取得したゼロ信号を減算した値となる。
なお、工程ＲＨ２以下の処理はゼロ信号の取得であって、縦筋を検出するものである。
したがって、この際の垂直信号線１７０のレベルは必ずしもリセットレベルである必要はない。
ここでは、回路の安定動作を重視して敢えて工程ＲＳＴ２の操作を行っているが、工程ＲＳＴ２の操作は省略可能であり、省略した方がより正確に縦筋成分を検出できる場合もある。あるいは工程ＲＳＴ２の処理の替わりに、垂直信号線１７０を強制的に一定レベルに固定しても良い。
したがって、この際の垂直信号線１７０のレベルは必ずしもリセットレベルである必要はない。
ここでは、回路の安定動作を重視して敢えて工程ＲＳＴ２の操作を行っているが、工程ＲＳＴ２の操作は省略可能であり、省略した方がより正確に縦筋成分を検出できる場合もある。あるいは工程ＲＳＴ２の処理の替わりに、垂直信号線１７０を強制的に一定レベルに固定しても良い。
このような読み出しシーケンスの結果、低照度の画素に対応するカウンタ２１３Ａには工程ＳＤ１と工程ＺＤ１の差分が保持され、フラグがセットされている。
一方、高照度画素に対応するカウンタ２１３Ａには工程ＳＤ２と工程ＺＤ２の差分が保持され、フラグは未セットである。これらのカウンタ値とフラグは次行の読み出しが行われるに先立って次段のラッチに転送され、その後順次出力演算回路に水平転送される。
一方、高照度画素に対応するカウンタ２１３Ａには工程ＳＤ２と工程ＺＤ２の差分が保持され、フラグは未セットである。これらのカウンタ値とフラグは次行の読み出しが行われるに先立って次段のラッチに転送され、その後順次出力演算回路に水平転送される。
出力演算回路ではフラグをもとに出力のゲインを補正する。
たとえば第２の傾斜が第１の傾斜の１６倍の傾きを持つ場合、第２の傾斜を用いて採取したフラグ未セットのデータには４ビットのシフトを施して、１６倍のゲインを付加して出力する。
この場合、各々のＡＤ変換は１０ビット階調で実施されたとしても１４ビット幅の出力が実現され、低照度での高いビット解像度と、高照度にも対応した大きな撮像ダイナミックレンジを同時に得ることが可能になる。
また、本実施形態では、２種類のスロープで得たデジタル値を各々水平転送するのではなく、列ごとにスロープ選択が行われ、そのＡＤ変換値のみが転送されている。したがって、水平転送容量も通常とほぼ同等で良い。
たとえば第２の傾斜が第１の傾斜の１６倍の傾きを持つ場合、第２の傾斜を用いて採取したフラグ未セットのデータには４ビットのシフトを施して、１６倍のゲインを付加して出力する。
この場合、各々のＡＤ変換は１０ビット階調で実施されたとしても１４ビット幅の出力が実現され、低照度での高いビット解像度と、高照度にも対応した大きな撮像ダイナミックレンジを同時に得ることが可能になる。
また、本実施形態では、２種類のスロープで得たデジタル値を各々水平転送するのではなく、列ごとにスロープ選択が行われ、そのＡＤ変換値のみが転送されている。したがって、水平転送容量も通常とほぼ同等で良い。
上述の実施形態ではゼロ信号の取得を行読み出しごとに実施し、画素信号からの減算を行っている。
これは回路規模の増加を殆ど伴わず、かつ電源変動や余分なランダムノイズの影響を受けにくい点で有用である。
しかし、より変換速度を高速化するためには、フレームごとに２種類のゼロ信号を取得して、これをラインメモリに保持して適時減算を行っても良い。
これは回路規模の増加を殆ど伴わず、かつ電源変動や余分なランダムノイズの影響を受けにくい点で有用である。
しかし、より変換速度を高速化するためには、フレームごとに２種類のゼロ信号を取得して、これをラインメモリに保持して適時減算を行っても良い。
＜３．第２の実施形態＞
図１０は、本発明の第２の実施形態に係る各列対応の読み出し回路の構成の概要を示す図である。
図１０は、本発明の第２の実施形態に係る各列対応の読み出し回路の構成の概要を示す図である。
本第２の実施形態においては、各垂直信号線１７０に接続された読み出し回路１３２の構成は第１の実施形態で用いた図８の読み出し回路２００Ａと同様である。
ただし、ゼロ信号の取得は、各フレームのブランキング期間中にダミー画素ＤＰＸを用いて実行される。このダミー画素ＤＰＸは転送線が駆動されず、したがって出力されるのはゼロ信号である。
さらに、本第２の実施形態においては、垂直信号線１７０のイコライズ回路２７０を有している。
イコライズ回路２７０において、ゼロ信号取得時に各垂直信号線１７０をＭＯＳＦＥＴスイッチ２７１でショートして、ダミー画素ＤＰＸのソースフォロアーで発生するランダムノイズを平均化によって消滅させる。
さらに、ゼロ信号取得は各スロープに対して複数回実施するのが望ましく、それを平均化することで、読み出し回路２００Ａで発生するランダムノイズ成分も低減することができる。
ブランキング期間中に２種類のスロープで読み出されたゼロデータは、各々ＳＲＡＭによって構成されたラインメモリ２８１および２８２に格納される。
これらは対応する列の画素データの出力時に出力演算回路２５０Ｂに読み出され、２種類のゼロデータのうちいずれかが選択されて画素データから減算される。
ただし、ゼロ信号の取得は、各フレームのブランキング期間中にダミー画素ＤＰＸを用いて実行される。このダミー画素ＤＰＸは転送線が駆動されず、したがって出力されるのはゼロ信号である。
さらに、本第２の実施形態においては、垂直信号線１７０のイコライズ回路２７０を有している。
イコライズ回路２７０において、ゼロ信号取得時に各垂直信号線１７０をＭＯＳＦＥＴスイッチ２７１でショートして、ダミー画素ＤＰＸのソースフォロアーで発生するランダムノイズを平均化によって消滅させる。
さらに、ゼロ信号取得は各スロープに対して複数回実施するのが望ましく、それを平均化することで、読み出し回路２００Ａで発生するランダムノイズ成分も低減することができる。
ブランキング期間中に２種類のスロープで読み出されたゼロデータは、各々ＳＲＡＭによって構成されたラインメモリ２８１および２８２に格納される。
これらは対応する列の画素データの出力時に出力演算回路２５０Ｂに読み出され、２種類のゼロデータのうちいずれかが選択されて画素データから減算される。
図１１（Ａ）〜（Ｅ）は、図１０の読み出し回路のＡＤ変換回路を用いた、行読み出し工程の動作シーケンスを示す図である。
図１１（Ａ）は行選択線１６０のレベルを、図１１（Ｂ）はリセット線１５０のレベルを、図１１（Ｃ）は転送線１４０のレベルを、それぞれ表している。
図１１（Ｄ）はランプ線Ｌ２６１のランプ信号２６１のレベルを、図１１（Ｅ）は垂直信号線１７０の信号ＳＩＧのレベルを、それぞれ表している。
図１１（Ａ）は行選択線１６０のレベルを、図１１（Ｂ）はリセット線１５０のレベルを、図１１（Ｃ）は転送線１４０のレベルを、それぞれ表している。
図１１（Ｄ）はランプ線Ｌ２６１のランプ信号２６１のレベルを、図１１（Ｅ）は垂直信号線１７０の信号ＳＩＧのレベルを、それぞれ表している。
ここでは第２の実施形態で行読み出しごとに行われていたゼロ信号の取得工程ＺＤ１とＺＤ２が省略されており、リセット信号のホールド工程も工程ＲＳＴから工程ＲＨに至る一回のみである。
したがって、各行のアクセスはより高速に実行でき、その分フレームレートを高めることが可能である。
以下に各工程について説明する。
したがって、各行のアクセスはより高速に実行でき、その分フレームレートを高めることが可能である。
以下に各工程について説明する。
工程ＲＳＴは上述の画素ＦＤノードのリセット工程である。これによって、垂直信号線１７０には選択画素のリセット信号ＶＲＳＴが出力される。
工程ＲＨ１は、垂直信号線１７０に画素のリセット信号ＶＲＳＴが乗った状態で、比較判定器のコンパレータをリセットし、画素のリセット信号に対応した電荷を比較判定器内の保持キャパシタＣ２１１に保存する工程である。
工程ＲＥＡＤは上述の画素信号の読み出し工程である。ここでは低照度画素の出力ＶＬＬと高照度画素の出力ＶＬＨが各々記載されている。
工程ＳＤ１は一定のオフセット位置から、ランプ線（参照線）Ｌ２６１を第１の緩い傾斜でスイープし、画素信号を取得する工程である。ここで取得されるのは、信号ＶＬＬとＶＲＳＴとの差分であって、ＣＤＳのかかった正味の画素信号となる。
工程ＲＨ１は、垂直信号線１７０に画素のリセット信号ＶＲＳＴが乗った状態で、比較判定器のコンパレータをリセットし、画素のリセット信号に対応した電荷を比較判定器内の保持キャパシタＣ２１１に保存する工程である。
工程ＲＥＡＤは上述の画素信号の読み出し工程である。ここでは低照度画素の出力ＶＬＬと高照度画素の出力ＶＬＨが各々記載されている。
工程ＳＤ１は一定のオフセット位置から、ランプ線（参照線）Ｌ２６１を第１の緩い傾斜でスイープし、画素信号を取得する工程である。ここで取得されるのは、信号ＶＬＬとＶＲＳＴとの差分であって、ＣＤＳのかかった正味の画素信号となる。
工程ＣＲＳＴはカウンタのリセット工程である。工程ＳＤ１完了の時点で低照度画素の値は確定したが、高照度画素は飽和しており未確定となっている。
ここで第２の実施形態と同様に、低照度画素に対応し、値が確定した列のＡＤ変換回路においてはカウンタの保持値が固定的に保存される。
また、データ変換データには値が確定したことを示すフラグが追加される。
一方、高照度画素に対応するカウンタは初期値にリセットされ、新たにＡＤ変換が開始される。
ここで第２の実施形態と同様に、低照度画素に対応し、値が確定した列のＡＤ変換回路においてはカウンタの保持値が固定的に保存される。
また、データ変換データには値が確定したことを示すフラグが追加される。
一方、高照度画素に対応するカウンタは初期値にリセットされ、新たにＡＤ変換が開始される。
工程ＳＤ２は一定のオフセット位置から、ランプ線（参照線）Ｌ２６１を第２の急峻な傾斜でスイープし、画素信号を取得する工程である。ここで取得されるのは、信号ＶＨＬとＶＲＳＴとの差分であって、ＣＤＳのかかった正味の画素信号となる。
このような読み出しシーケンスの結果、低照度の画素に対応するカウンタには工程ＳＤ１の変換値が保持され、フラグがセットされている。
一方、高照度画素に対応するカウンタには工程ＳＤ２の変換値が保持され、フラグは未セットである。
これらのカウンタ値とフラグは次行の読み出しが行われるに先立って次段のラッチに転送され、その後順次出力演算回路２５０Ｂに水平転送される。
一方、高照度画素に対応するカウンタには工程ＳＤ２の変換値が保持され、フラグは未セットである。
これらのカウンタ値とフラグは次行の読み出しが行われるに先立って次段のラッチに転送され、その後順次出力演算回路２５０Ｂに水平転送される。
出力演算回路２５０Ｂではフラグをもとにゼロ信号の減算と出力ゲインの補正が実施される。
たとえば、第２の傾斜が第１の傾斜の１６倍の傾きを持つ場合、その工程は以下のように実施される。
まず、第１の傾斜を用いて採取したフラグセット済みのデータからは、第１の傾斜を用いて採取したゼロ信号のデータが減算されて出力される。
一方、第２の傾斜を用いて採取したフラグ未セットのデータからは、第２の傾斜を用いて採取したゼロ信号のデータが減算され、さらに４ビットのシフトが施されて、１６倍のゲインが付加されて出力される。
たとえば、第２の傾斜が第１の傾斜の１６倍の傾きを持つ場合、その工程は以下のように実施される。
まず、第１の傾斜を用いて採取したフラグセット済みのデータからは、第１の傾斜を用いて採取したゼロ信号のデータが減算されて出力される。
一方、第２の傾斜を用いて採取したフラグ未セットのデータからは、第２の傾斜を用いて採取したゼロ信号のデータが減算され、さらに４ビットのシフトが施されて、１６倍のゲインが付加されて出力される。
なお、ゼロ信号取得の際の読み出しシーケンスは、図１１において転送線１４０を駆動しないこと、および工程ＳＤ１、ＳＤ２のいずれか一方のスイープしか行わないことで、各々のスロープに対して容易に実行できる。
この際に選択されたスロープによるスイープを２回行って、カウンタでその値を加算し、出力演算回路２５０Ｂでビットシフトにより平均化してからラインメモリに保存しても良い。
この施策により読み出し回路１３２内のランダムノイズ成分を３ｄＢ低減し、ゼロ信号に付加される不要なノイズを減らすことができる。
この際に選択されたスロープによるスイープを２回行って、カウンタでその値を加算し、出力演算回路２５０Ｂでビットシフトにより平均化してからラインメモリに保存しても良い。
この施策により読み出し回路１３２内のランダムノイズ成分を３ｄＢ低減し、ゼロ信号に付加される不要なノイズを減らすことができる。
また、前述のように各々のスロープに対するゼロ信号を複数回読み出し、それらを出力演算回路２５０Ｂで平均化してからラインメモリに保存しても良い。
この場合は、たとえばラインメモリに加算値を集積していき、最後の読み出しで平均化を実行する。これにより読み出し回路１３２内のランダムノイズ成分は大幅に低減できる。
この場合は、たとえばラインメモリに加算値を集積していき、最後の読み出しで平均化を実行する。これにより読み出し回路１３２内のランダムノイズ成分は大幅に低減できる。
このような実装では画素読み出しにおけるデータ群の水平転送と並列して、ラインメモリ２８１，２８２からデータを転送することになる。
しかし，画素ピッチと画素数によってレイアウトを制約され、長い転送距離が必要となる読み出しデータ群の水平転送に対して、ラインメモリからのデータ転送は高速化が容易であり、フレームレートを律速することなく実行することが可能である。
しかし，画素ピッチと画素数によってレイアウトを制約され、長い転送距離が必要となる読み出しデータ群の水平転送に対して、ラインメモリからのデータ転送は高速化が容易であり、フレームレートを律速することなく実行することが可能である。
なお、第２の実施形態と第３の実施形態を折衷させ、より高い精度が要求される低照度用の緩いスロープのゼロ信号は行読み出しごとに取得し、急峻なスロープのゼロ信号はフレームごとに取得してラインメモリに保存してから使用しても良い。
＜４．第３の実施形態＞
図１２は、本発明の第３の実施形態に係る各列対応の読み出し回路の構成の概要を示す図である。
図１２は、本発明の第３の実施形態に係る各列対応の読み出し回路の構成の概要を示す図である。
本第３の実施形態においては、緩いスロープによるＡＤ変換の工程ＳＤ１が完了した際、カウンタ２１３に保持された変換結果はレジスタ２９１に転送される。
さらに、ＡＤ変換回路２１０Ｃにおいては、比較判定器２１１Ｃの出力をラッチ２１６に保存する。そして全てのカウンタをリセットし、全列において急峻なスロープで再度ＡＤ変換を工程ＳＤ２で実施する。
水平転送用の際には、ラッチ２１６の値を用いて、セレクタ２９２で結果選択が実施される。
そして、工程ＳＤ１で値が確定した画素に対してはレジスタ２９１の保持値が、未確定の画素に対してはカウンタ２１３の保持値が選択されて、水平転送用レジスタであるラッチ２２０Ｃに出力される。
また同時並列的に、ラッチ２１６の値はフラグとしてラッチ２２１に転送され、データとともに出力演算回路２５０Ｂに水平転送される。
さらに、ＡＤ変換回路２１０Ｃにおいては、比較判定器２１１Ｃの出力をラッチ２１６に保存する。そして全てのカウンタをリセットし、全列において急峻なスロープで再度ＡＤ変換を工程ＳＤ２で実施する。
水平転送用の際には、ラッチ２１６の値を用いて、セレクタ２９２で結果選択が実施される。
そして、工程ＳＤ１で値が確定した画素に対してはレジスタ２９１の保持値が、未確定の画素に対してはカウンタ２１３の保持値が選択されて、水平転送用レジスタであるラッチ２２０Ｃに出力される。
また同時並列的に、ラッチ２１６の値はフラグとしてラッチ２２１に転送され、データとともに出力演算回路２５０Ｂに水平転送される。
なお、図８や図１２の実施形態では、緩い傾斜によるＡＤ変換が完了した時点での比較判定器２１１Ａ，２１１Ｃの出力反転の有無をもって、変換値の確定、未確定を判定した。
しかし、上記ＡＤ変換後の値が規定値以上であることをもって飽和と判断し、未確定との判定を行う回路実装も可能である。
しかし、上記ＡＤ変換後の値が規定値以上であることをもって飽和と判断し、未確定との判定を行う回路実装も可能である。
なお、以上説明した第１〜第３の実施形態に係る読み出し回路の構成は、それぞれ個別の構成として説明したが、これらの構成を適宜組み合わせて構成することも可能であることはいうまでもない。
たとえば、第３の実施形態に係るＡＤ変換回路は、他の実施形態と組み合わせて適用することも可能である。
たとえば、第３の実施形態に係るＡＤ変換回路は、他の実施形態と組み合わせて適用することも可能である。
以上説明した第１〜第３の実施形態に係る読み出し回路を含む固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜５．第５の実施形態＞
図１３は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
図１３は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム３００は、図１３に示すように、本実施形態に係るＣＭＯＳイメージセンサー（固体撮像素子）１００が適用可能な撮像デバイス３１０を有する。
カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
さらに、カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
さらに、カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
１００・・・ＣＭＯＳイメージセンサー、１１０・・・画素アレイ部、ＰＸ１１１・・・単位画素、１１０Ａ・・・画素回路、１１１・・・フォトダイオード、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・アンプトランジスタ、１１５・・選択トランジスタ、１１６・・・蓄積ノード、１１７・・ＦＤノード、１１８・・・アンプ素子、１２０・・・行選択回路、１３０・・・カラム読み出し回路（ＡＦＥ）、１３１・・・定電流回路、１３２・・・読み出し回路、１４０・・・転送線、１５０・・・リセット線、１６０・・・行選択線、１７０・・・垂直信号線、１８０・・・クランプ回路、１９０・・・ダミー画素（ＤＭ）、２００・・・読み出し回路、２１０・・・ＡＤ変換回路、２１１・・・比較判定器、２１２・・・クロックゲート、２１３・・・カウンタ、２２０・・・ラッチ、２３０・・・転送スイッチ、２４０・・・転送バス、２５０・・・出力回路、２６０・・・ランプ信号生成回路、３００・・・カメラシステム。
Claims (8)
- 光電変換素子と、当該光電変換素子で光電変換された電荷を出力信号線の電位変調として出力するアンプ素子を含む画素回路と、
上記信号線の出力レベルを一定のスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタル化するアナログデジタル（ＡＤ）変換回路を含む読み出し部と、を有し、
上記読み出し部は、
画素の撮像信号のＡＤ変換として、第１のスロープによる第１のＡＤ変換と、第２のスロープによる第２のＡＤ変換を各々実行する機能と、
ゼロ信号のＡＤ変換として、第１のスロープによる第３のＡＤ変換と第２のスロープによる第４のＡＤ変換をさらに実行する機能と、を含み、
上記第１のＡＤ変換結果から上記第３のＡＤ変換結果を減算したデジタルデータと、上記第２のＡＤ変換結果から上記第４のＡＤ変換結果を減算したデジタルデータのいずれかを画素ごとに選択し、当該選択したデジタルデータに基づいて撮像データを生成する
固体撮像素子。 - 複数の画素回路がマトリクス状に配置され、
上記読み出し部は、
各行ごとに上記画素回路からの出力信号の読み出しを行うに際し、
傾斜の緩い第１のスロープでゼロ信号に対する第３のＡＤ変換を行い、
上記画素回路から撮像信号をＡＤ変換回路に入力し、
上記第１のスロープで撮像信号に対する第１のＡＤ変換を行って第１のＡＤ変換結果と第３のＡＤ変換結果の差分たる第１のデジタルデータを取得し、
傾斜の急な第２のスロープで撮像信号に対する第２のＡＤ変換を行い、
上記第２のスロープで無信号に対する第４のＡＤ変換を行って、第２のＡＤ変換結果と第４のＡＤ変換結果の差分たる第２のデジタルデータを取得し、
上記第１のデジタルデータおよび第２のデジタルデータのいずれかを画素ごとに選択し、選択したデジタルに基づいて各行の撮像データを生成する
請求項１記載の固体撮像素子。 - 上記読み出し部は、
出力演算回路を含み、
上記第１のＡＤ変換で値が確定した画素に対しては第１のデジタルデータを、未確定の画素に対しては第２のデジタルデータを選択し、各画素列にて選択されたデジタルデータ群を上記出力演算回路に水平転送し、必要に応じて演算処理が加えて撮像データとして出力する
請求項１または２記載の固体撮像素子。 - 複数の画素回路はマトリクス状に配置され、
上記読み出し部は、
第１のラインメモリおよび第２のラインメモリを含み、
各フレーム単位での上記画素回路からの出力信号の読み出しを行うに際し、
少なくとも有効画素の読み出し前に、傾斜の緩い第１のスロープでゼロ信号に対する第３のＡＤ変換を行い、傾斜の急な第２のスロープでゼロ信号に対する第４のＡＤ変換を行い、各々の結果を上記第１のラインメモリおよび上記第２のラインメモリに保存し、
有効画素の読み出しにおいては、行ごとの撮像信号に対して第１のスロープで第１のＡＤ変換を実行し、第２のスロープで第２のＡＤ変換を実行し、
第１のＡＤ変換結果から第３のＡＤ変換結果を減算した第１のデジタルデータと、第２のＡＤ変換結果から第４のＡＤ変換結果を減算した第２のデジタルデータのいずれかを画素ごとに選択し、選択したデジタルデータに基づいて各行の出力データを生成する
請求項１記載の固体撮像素子。 - 上記読み出し部は、
上記第１のＡＤ変換で値が確定した画素に対しては第１のデジタルデータを、未確定の画素に対しては第２のデジタルデータを選択し、さらに必要に応じて演算処理を加えて撮像データとして出力する
請求項４記載の固体撮像素子。 - 上記読み出し部は、
出力演算回路を含み、
上記第１のＡＤ変換で値が確定した画素に対しては第１のＡＤ変換結果を、未確定の画素に対しては第２のＡＤ変換結果を選択し、各画素列にて選択されたデジタルデータ群を上記出力演算回路に水平転送し、
上記出力演算回路は、
第１のＡＤ変換結果からは同一列の第３のＡＤ変換結果を、第２のＡＤ変換結果からは同一列の第４のＡＤ変換結果を減算し、さらに必要に応じて演算処理を加えて撮像データとして出力する
請求項４または５記載の固体撮像素子。 - 各列に配置されソースフォロアーを形成し、ゼロ信号を出力可能な複数のダミー画素と、
ゼロ信号取得時に各出力信号線を短絡して上記ダミー画素のソースフォロアーで発生するランダムのノイズを平均化するイコライズ回路と、を含む
請求項１から６のいずれか一に記載の固体撮像素子。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光電変換素子と、当該光電変換素子で光電変換された電荷を出力信号線の電位変調として出力するアンプ素子を含む画素回路と、
上記信号線の出力レベルを一定のスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタル化するアナログデジタル（ＡＤ）変換回路を含む読み出し部と、を有し、
上記読み出し部は、
画素の撮像信号のＡＤ変換として、第１のスロープによる第１のＡＤ変換と、第２のスロープによる第２のＡＤ変換を各々実行する機能と、
ゼロ信号のＡＤ変換として、第１のスロープによる第３のＡＤ変換と第２のスロープによる第４のＡＤ変換をさらに実行する機能と、を含み、
上記第１のＡＤ変換結果から上記第３のＡＤ変換結果を減算したデジタルデータと、上記第２のＡＤ変換結果から上記第４のＡＤ変換結果を減算したデジタルデータのいずれかを画素ごとに選択し、当該選択したデジタルデータに基づいて撮像データを生成する
カメラシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
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| JP2010077929A JP2011211535A (ja) | 2010-03-30 | 2010-03-30 | 固体撮像素子およびカメラシステム |
| US12/929,837 US8643755B2 (en) | 2010-03-30 | 2011-02-18 | Solid-state imaging device and camera system |
| CN2011100706459A CN102209209A (zh) | 2010-03-30 | 2011-03-23 | 固体成像设备和摄像系统 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011211535A true JP2011211535A (ja) | 2011-10-20 |
Family
ID=44697848
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Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8643755B2 (ja) |
| JP (1) | JP2011211535A (ja) |
| CN (1) | CN102209209A (ja) |
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| WO2013175959A1 (ja) * | 2012-05-21 | 2013-11-28 | ソニー株式会社 | Ａ／ｄ変換器、固体撮像装置および電子機器 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20110242385A1 (en) | 2011-10-06 |
| US8643755B2 (en) | 2014-02-04 |
| CN102209209A (zh) | 2011-10-05 |
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