JP6997720B2 - 固体撮像素子、固体撮像装置、および、固体撮像素子の制御方法 - Google Patents
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Description
上記演算回路は、上記リセットデータおよび上記信号データに対してシフト演算を行ってもよい。これにより、リセットデータおよび上記信号データに対してシフト演算が実行されるという作用をもたらす。
1.第1の実施の形態(データの加算値をメモリに保持する例)
2.第2の実施の形態(サブ画素からのデータの加算値をメモリに保持する例)
3.第3の実施の形態(露光時間の異なる複数のデータの加算値をメモリに保持する例)
4.第4の実施の形態(1つのリセットデータと複数の信号データとの加算値をメモリに保持する例)
5.第5の実施の形態(分解能の異なる2つのデータを異なるメモリに保持する例)
6.第6の実施の形態(分解能および感度の異なる2つのデータを異なるメモリに保持する例)
7.第7の実施の形態(積層型の固体撮像素子においてデータの加算値をメモリに保持する例)
8.移動体への応用例
[撮像装置の構成例]
図1は、本技術の第1の実施の形態における撮像装置100の一構成例を示すブロック図である。この撮像装置100は、画像データを撮像するための装置であり、光学部110、固体撮像素子200、DSP(Digital Signal Processing)回路120を備える。さらに撮像装置100は、表示部130、操作部140、バス150、フレームメモリ160、記憶部170および電源部180を備える。撮像装置100としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータが想定される。
図2は、本技術の第1の実施の形態における固体撮像素子200の一構成例を示すブロック図である。この固体撮像素子200は、半導体基板201を備える。この半導体基板201には、DAC(Digital to Analog Converter)210と、複数の時刻コード発生部220とが設けられる。また、半導体基板201には、垂直駆動回路230、画素アレイ部240、画素駆動回路250、タイミング生成回路260および出力部270が設けられる。また、画素アレイ部240には、二次元格子状に複数の画素が配列される。
図3は、本技術の第1の実施の形態における画素アレイ部240の一構成例を示すブロック図である。この画素アレイ部240は、複数の時刻コード転送部241と、複数の画素300とを備える。時刻コード転送部241は、時刻コード発生部220ごとに配置される。また、画素300は、二次元格子状に配列される。
図4は、本技術の第1の実施の形態における画素300の一構成例を示すブロック図である。この画素300は、画素回路310およびADC320を備える。ADC320は、比較回路321およびデータ記憶部360を備える。また、比較回路321は、差動入力回路330、電圧変換回路340および正帰還回路350を備える。
図6は、本技術の第1の実施の形態におけるデータ記憶部360の一構成例を示すブロック図である。このデータ記憶部360は、ラッチ制御回路370と、D相データのビット数D(Dは、整数)と同じ個数のラッチ回路380と、D個の双方向バッファ390と、リピータ361とを備える。ラッチ制御回路370は、垂直駆動回路230からの制御信号xWORDに従って、出力信号VCOの値(論理値「0」または「1」)をラッチ回路380のいずれかに保持させるものである。制御信号xWORDは、制御信号WORDを反転した信号である。
図7は、本技術の第1の実施の形態におけるラッチ制御回路370の一構成例を示すブロック図である。このラッチ制御回路370は、NORゲート371と、インバータ372、373および374とを備える。
図8は、本技術の第1の実施の形態におけるラッチ回路380および双方向バッファ390の一構成例を示すブロック図である。ラッチ回路380は、スイッチ381と、インバータ382および383を備える。
図9は、本技術の第1の実施の形態における出力部270の一構成例を示すブロック図である。この出力部270は、演算部271およびメモリアレイ272を備える。この演算部271には、画素300ごとに演算回路280が配置される。また、メモリアレイ272には、画素300ごとにメモリ273が設けられる。水平方向の画素300の個数をH(Hは2以上の整数)とし、垂直方向の画素300の個数をV(Vは2以上の整数)とすると、演算回路280およびメモリ273のそれぞれの個数はH×Vである。演算回路280のそれぞれは、互いに異なる画素300と1対1で対応付けられる。また、メモリ273も互いに異なる画素300と1対1で対応付けられる。
Cm=ROUNDUP(log2N)+B
上式において、Cmはメモリ容量であり、単位は、例えば、ビットである。Bは、P相データおよびD相データの差分(すなわち、正味の画素データ)のビット数である。Nは、信号レベルのサンプリング回数である。ROUNDUP()は、端数を切り上げて整数値を返す関数である。
図10は、本技術の第1の実施の形態における演算回路280およびメモリ273の一構成例を示すブロック図である。演算回路280は、セレクタ281と、複数段の加算回路282とを備える。サンプリング回数Nが2である場合、加算回路282の段数は、画素データのビット数B(例えば、14)と同数である。メモリ273は、1ビットを保持する複数のメモリセル274を備える。メモリセル274の個数は、B+1個である。なお、サンプリング回数Nが3回以上である場合には、その回数に応じて加算回路282の段数と、メモリ273のメモリ容量とが増加する。
図11は、本技術の第1の実施の形態における加算回路282の一構成例を示す回路図である。この加算回路282は、インバータ283と、セレクタ284および286と、全加算器285とを備える。
図12は、本技術の第1の実施の形態におけるリセットレベルのサンプリング処理の一例を示すタイミングチャートである。1V期間の開始タイミングt10の直後のタイミングt11において、画素駆動回路250は、リセット信号RSTを供給する。これにより、FDが初期化される。ここで、1V期間は、垂直同期信号の周期である。また、この1V期間の直前において、全画素の露光が開始されているものとする。
上述の第1の実施の形態では、フォトダイオードごとにFDを設けていたが、フォトダイオードの個数の増大に伴ってFDの個数も増大する。FD数の増大を抑制するには、例えば、複数のフォトダイオードが1つのFDを共有する構成とすればよい。この第2の実施の形態の固体撮像素子200は、複数のフォトダイオードが1つのFDを共有する点において第1の実施の形態と異なる。
上述の第2の実施の形態では、サブ画素回路313のそれぞれの露光時間を同一としていたが、自然光の下などでは、ダイナミックレンジが不足するおそれがある。ダイナミックレンジを広くするには、例えば、4つのサブ画素回路313を互いに異なる露光時間により露光させて、露光時間の長い画素データと、露光時間の短い画素データとを合成すればよい。このような合成は、ハイダイナミックレンジ合成と呼ばれる。この第3の実施の形態の固体撮像素子200は、ハイダイナミックレンジ合成を行う点において第2の実施の形態と異なる。
Ec=2×Ed
Eb=2×Ec=4×Ed
Ea=2×Eb=8×Rd
上述の第1の実施の形態では、固体撮像素子200が信号レベルのサンプリングの回数と同じ回数に亘ってリセットレベルのサンプリングを行っていた。しかし、この構成では、信号レベルのサンプリング回数の増大に伴ってリセットレベルのサンプリング回数も増大し、消費電力が大きくなってしまう。ここで、2回目以降の信号レベルに対応する露光時間を1回目より長くした場合、その信号レベルは、高照度の光を光電変換した値となり、ショットノイズが支配的になる。このため、2回目以降の信号レベルにおいては、1回目のリセットレベルとの間で固定パターンノイズの相関があるものの、リセットノイズとの相関は乏しい。したがって、リセットレベルのサンプリングを1回としても画質に対する影響は少ない。この第4の実施の形態の固体撮像素子200は、リセットレベルのサンプリングを1回のみ行う点において第1の実施の形態と異なる。
上述の第1の実施の形態では、ADC320は、複数の信号レベルを同一の露光時間によりAD変換していたが、自然光の下などでは、ダイナミックレンジが不足するおそれがある。ダイナミックレンジを拡大するには、一般的に、短時間露光の画素データと長時間露光の画素データとを生成し、それらを合成する方法が用いられる。しかし、この方法では、長時間露光と短時間露光との合計の露光時間が長くなってしまうという問題がある。この第5の実施の形態の固体撮像素子200は、露光時間の増大を抑制しつつ、ダイナミックレンジを拡大した点において第1の実施の形態と異なる。
Ctotal=H×V×B+B
上述の第5の実施の形態では、画素回路310は、FDで生成した電圧を増幅せずに出力していたが、照度が高い場合などに取扱い飽和信号量が不足するおそれがある。取扱い飽和信号量が不足する際は、FDで生成した電圧を低減して低電圧化したデータを出力することが望ましい。この第6の実施の形態の画素回路310は、FDで生成したアナログの電圧を低減する点において第5の実施の形態と異なる。
上述の第1の実施の形態では、1つの半導体基板に、画素回路310、ADC320およびメモリ273を配置していたが、積層した複数の半導体基板に、それらを分散して配置することもできる。この第7の実施の形態の固体撮像素子200は、積層した複数の半導体基板に、画素回路310などを分散して配置した点において第1の実施の形態と異なる。
上述の第7の実施の形態では、メモリ273を下側基板204に配置していたが、上側基板202に配置することもできる。この第7の実施の形態の第1の変形例の固体撮像素子200は、上側基板202にメモリ273を配置した点において第7の実施の形態と異なる。
上述の第7の実施の形態では、積層した2つの半導体基板に、画素回路310、ADC320およびメモリ273を配置していたが、それらを、3つの半導体基板に分散して配置することもできる。この第7の実施の形態の第2の変形例の固体撮像素子200は、積層した3つの半導体基板に、画素回路310などを分散して配置した点において第7の実施の形態と異なる。
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
(1)所定のリセットレベルと露光量に応じた複数の信号レベルとのそれぞれを順に生成する画素回路と、
前記所定のリセットレベルをデジタルデータに変換してリセットデータとして出力した後に前記複数の信号データのそれぞれをデジタルデータに変換して信号データとして出力するアナログデジタル変換器と、
保持データを保持するメモリと、
前記リセットデータと最初に出力された前記信号データとの差分を前記保持データとして前記メモリに保持させた後に当該保持させた保持データと2回目以降に出力された前記信号データとを加算して当該加算したデータを新たな保持データとして前記メモリに保持させる演算回路と
を具備する固体撮像素子。
(2)前記アナログデジタル変換器は、所定数の前記信号レベルのそれぞれを前記信号データに変換し、
前記メモリの容量は、底を2とする前記所定数の対数と前記差分のデータサイズとの和である
前記(1)記載の固体撮像素子。
(3)前記画素回路は、前記複数の信号レベルと同じ個数の前記リセットレベルを生成し、
前記演算回路は、前記リセットデータが出力されるたびに前記リセットデータと前記保持データとを加算して当該加算したデータを新たな保持データとして前記メモリに保持させる
前記(1)または(2)に記載の固体撮像素子。
(4)前記複数の信号レベルのそれぞれに対応する露光時間は異なり、
前記画素回路は、1つの前記リセットレベルを生成する
前記(1)または(2)に記載の固体撮像素子。
(5)前記アナログデジタル変換器は、前記露光時間の比率に応じた動作周波数により前記信号レベルを変換する
前記(4)記載の固体撮像素子。
(6)前記画素回路は、
転送された電荷を蓄積して当該蓄積された電荷量に応じた電圧を生成する電荷蓄積部と、
前記電荷蓄積部を共有する複数のフォトダイオードと
前記複数のフォトダイオードのそれぞれにおいて光電変換により生成された前記電荷を前記電荷蓄積部に転送する転送部と
を備える
前記(1)から(5)のいずれかに記載の固体撮像素子。
(7)前記複数の信号レベルのそれぞれに対応する露光時間は異なり、
前記演算回路は、前記露光時間のそれぞれの比率により前記リセットデータおよび前記信号データを乗算した後に前記差分の演算を行う
前記(1)から(6)のいずれかに記載の固体撮像素子。
(8)前記露光時間のそれぞれの比率は2のべき乗であり、
前記演算回路は、前記リセットデータおよび前記信号データに対してシフト演算を行う
前記(7)記載の固体撮像素子。
(9)前記画素回路は2次元格子状に配列され、
前記アナログデジタル変換器は、前記画素回路ごとに設けられる
前記(1)から(8)のいずれかに記載の固体撮像素子。
(10)積層された2つの半導体基板をさらに具備し、
前記画素回路は、前記2つの半導体基板の一方に配置され、
前記アナログデジタル変換器および前記メモリは、前記2つの半導体基板の他方に配置される
前記(1)から(9)のいずれかに記載の固体撮像素子。
(11)積層された2つの半導体基板をさらに具備し、
前記画素回路および前記メモリは、前記2つの半導体基板の一方に配置され、
前記アナログデジタル変換器は、前記2つの半導体基板の他方に配置される
前記(1)から(9)のいずれかに記載の固体撮像素子。
(12)積層された第1、第2および第3の半導体基板をさらに具備し、
前記画素回路は、前記第1の半導体基板に配置され、
前記アナログデジタル変換器は、前記第2の半導体基板に配置され、
前記メモリは、前記第3の半導体基板に配置される
前記(1)から(9)のいずれかに記載の固体撮像素子。
(13)第1および第2のリセットレベルと露光量に応じた第1および第2の信号レベルとを順に生成する画素回路と、
前記第1のリセットレベルと前記第2の信号レベルとのそれぞれを所定の分解能により第1のリセットデータと第2の信号データとに変換し、前記第2のリセットレベルと前記第1の信号レベルとのそれぞれを前記所定の分解能より高い分解能により第2のリセットデータと第1の信号データとに変換するアナログデジタル変換器と、
前記第1のリセットデータと前記第2の信号データとの差分を第1の画素データとして求め、前記第2のリセットデータと前記第1の信号データとの差分を前記第2の画素データとして求める相関二重サンプリング処理部と、
前記第1の画素データを保持する第1メモリと、
前記第2の画素データを保持する第2メモリと、
前記保持された第2の画素データの値が所定値より高いか否かを判定して前記第2の画素データの値が前記所定値より高い場合には前記保持された第1の画素データを出力させ、前記第2の画素データの値が前記所定値に満たない場合には前記第2の画素データを出力させる判定部と
を具備する固体撮像素子。
(14)前記第1のリセットレベルと前記第2の信号レベルとを所定の感度により前記画素回路に生成させ、前記第2のリセットレベルと前記第1の信号レベルとを所定の感度と異なる感度により前記画素回路に生成させる画素駆動部をさらに具備する
前記(13)記載の固体撮像素子。
(15)前記画素回路は、前記第1および第2のリセットレベルと前記第1および第2の信号レベルとのそれぞれを画素信号として生成し、
前記アナログデジタル変換器は、
スロープを持つ所定の参照信号と前記画素信号とを複数回に亘って比較して当該比較結果を出力する比較部と、
前記比較結果のそれぞれからなるデータを前記第1および第2のリセットデータと前記第1および第2の信号データのいずれかとして記憶するデータ記憶部と
を備え、
前記第2のリセットレベルと前記第1の信号レベルとのそれぞれを比較するときの前記スロープの傾きは、前記第1のリセットレベルと前記第2の信号レベルとのそれぞれを比較するときの傾きより緩やかである
前記(13)または(14)に記載の固体撮像素子。
(16) 前記画素回路は、二次元格子状に配列され、
前記アナログデジタル変換器は、前記画素回路ごとに配置され、
前記第2メモリは、前記画素回路の全てに共有される
前記(13)から(15)のいずれかに記載の固体撮像素子。
(17)所定のリセットレベルと露光量に応じた複数の信号レベルとのそれぞれを順に生成する画素回路と、
前記所定のリセットレベルをデジタルデータに変換してリセットデータとして出力した後に前記複数の信号レベルのそれぞれをデジタルデータに変換して信号データとして出力するアナログデジタル変換器と、
保持データを保持するメモリと、
前記リセットデータと最初に出力された前記信号データとの差分を前記保持データとして前記メモリに保持させた後に当該保持させた保持データと2回目以降に出力された前記信号データとを加算して当該加算したデータを新たな保持データとして前記メモリに保持させる演算回路と、
前記保持された保持データに対して所定の信号処理を実行するデジタル信号処理部と
を具備する固体撮像装置。
(18)第1および第2のリセットレベルと露光量に応じた第1および第2の信号レベルとを順生成する画素回路と、
前記第1のリセットレベルと前記第2の信号レベルとのそれぞれを所定の分解能により第1のリセットデータと第2の信号データとに変換し、前記第2のリセットレベルと前記第1の信号レベルとのそれぞれを前記所定の分解能より高い分解能により第2のリセットデータと第1の信号データとに変換するアナログデジタル変換器と、
前記第1のリセットデータと前記第2の信号データとの差分を第1の画素データとして求め、前記第2のリセットデータと前記第1の信号データとの差分を前記第2の画素データとして求める相関二重サンプリング処理部と、
前記第1の画素データを保持する第1メモリと、
前記第2の画素データを保持する第2メモリと、
前記保持された第2の画素データの値が所定値より高いか否かを判定して前記第2の画素データの値が前記所定値より高い場合には前記保持された第1の画素データを出力させ、前記第2の画素データの値が前記所定値に満たない場合には前記第2の画素データを出力させる判定部と、
前記第1および第2の画素データのうち出力されたデータに対して所定の信号処理を実行するデジタル信号処理部と
を具備する固体撮像装置。
(19)所定のリセットレベルと露光量に応じた複数の信号レベルとのそれぞれを順に生成する生成手順と、
前記所定のリセットレベルをデジタルデータに変換してリセットデータとして出力した後に前記複数の信号データのそれぞれをデジタルデータに変換して信号データとして出力するアナログデジタル変換手順と、
前記リセットデータと最初に出力された前記信号データとの差分を前記保持データとしてメモリに保持させた後に当該保持させた保持データと2回目以降に出力された前記信号データとを加算して当該加算したデータを新たな保持データとして前記メモリに保持させる演算手順と
を具備する固体撮像素子の制御方法。
(20)第1および第2のリセットレベルと露光量に応じた第1および第2の信号レベルとを順に生成する生成手順と、
前記第1のリセットレベルと前記第2の信号レベルとのそれぞれを所定の分解能により第1のリセットデータと第2の信号データとに変換し、前記第2のリセットレベルと前記第1の信号レベルとのそれぞれを前記所定の分解能より高い分解能により第2のリセットデータと第1の信号データとに変換するアナログデジタル変換手順と、
前記第1のリセットデータと前記第2の信号データとの差分を第1の画素データとして求めて第1メモリに保持し、前記第2のリセットデータと前記第1の信号データとの差分を前記第2の画素データとして求めて第2メモリに保持する相関二重サンプリング処理手順と、
前記保持された第2の画素データの値が所定値より高いか否かを判定して前記第2の画素データの値が前記所定値より高い場合には前記保持された第1の画素データを出力させ、前記第2の画素データの値が前記所定値に満たない場合には前記第2の画素データを出力させる判定手順と
を具備する固体撮像素子の制御方法。
110 光学部
120 DSP回路
130 表示部
140 操作部
150 バス
160 フレームメモリ
170 記憶部
180 電源部
200 固体撮像素子
201 半導体基板
202 上側基板
203 中間基板
204 下側基板
210 DAC
220 時刻コード発生部
230 垂直駆動回路
240 画素アレイ部
241 時刻コード転送部
250 画素駆動回路
260 タイミング生成回路
270 出力部
271 演算部
272 メモリアレイ
273 メモリ
274 メモリセル
280 演算回路
281、284、286、291 セレクタ
282 加算回路
283、372、373、374、382、383、392 インバータ
285 全加算器
290 シフタ
292 加算器
293 乗算器
295 共有メモリ
296 CDS処理部
297 飽和判定部
300 画素
310 画素回路
311 リセットトランジスタ
312 FD
313 サブ画素回路
314 転送トランジスタ
315 フォトダイオード
316 排出トランジスタ
317 ゲイン制御トランジスタ
318 容量
320 ADC
321 比較回路
330 差動入力回路
331、334、336、351、352、355、356 PMOSトランジスタ
332、333、335、341、353、354、357、391 NMOSトランジスタ
340 電圧変換回路
350 正帰還回路
360 データ記憶部
361 リピータ
370 ラッチ制御回路
371 NOR(否定論理和)ゲート
380 ラッチ回路
381 スイッチ
390 双方向バッファ
393 バッファ
Claims (17)
- 第1および第2のリセットレベルと露光量に応じた第1および第2の信号レベルとのそれぞれを順に生成する画素回路と、
前記第1および第2のリセットレベルのそれぞれをデジタルデータに変換して第1および第2のリセットデータとして出力した後に前記第1および第2の信号レベルのそれぞれをデジタルデータに変換して第1および第2の信号データとして出力するアナログデジタル変換器と、
保持データを保持するメモリと、
前記第1および第2のリセットデータの加算値と前記第1の信号データとの差分を前記保持データとして前記メモリに保持させた後に当該保持させた保持データと前記第2の信号データとを加算して当該加算したデータを新たな保持データとして前記メモリに保持させる演算回路と
を具備する固体撮像素子。 - 前記アナログデジタル変換器は、前記第1および第2の信号レベルを含む所定数の信号レベルのそれぞれを信号データに変換し、
前記メモリの容量は、底を2とする前記所定数の対数と前記差分のデータサイズとの和である
請求項1記載の固体撮像素子。 - 前記画素回路は、
転送された電荷を蓄積して当該蓄積された電荷量に応じた電圧を生成する電荷蓄積部と、
前記電荷蓄積部を共有する複数のフォトダイオードと
前記複数のフォトダイオードのそれぞれにおいて光電変換により生成された前記電荷を前記電荷蓄積部に転送する転送部と
を備える
請求項1記載の固体撮像素子。 - 前記画素回路は2次元格子状に配列され、
前記アナログデジタル変換器は、前記画素回路ごとに設けられる
請求項1記載の固体撮像素子。 - 積層された2つの半導体基板をさらに具備し、
前記画素回路は、前記2つの半導体基板の一方に配置され、
前記アナログデジタル変換器および前記メモリは、前記2つの半導体基板の他方に配置される
請求項1記載の固体撮像素子。 - 積層された2つの半導体基板をさらに具備し、
前記画素回路および前記メモリは、前記2つの半導体基板の一方に配置され、
前記アナログデジタル変換器は、前記2つの半導体基板の他方に配置される
請求項1記載の固体撮像素子。 - 積層された第1、第2および第3の半導体基板をさらに具備し、
前記画素回路は、前記第1の半導体基板に配置され、
前記アナログデジタル変換器は、前記第2の半導体基板に配置され、
前記メモリは、前記第3の半導体基板に配置される
請求項1記載の固体撮像素子。 - 第1および第2のリセットレベルと対応する露光時間の異なる第1および第2の信号レベルとのそれぞれを順に生成する画素回路と、
前記第1のリセットレベルと前記第1の信号レベルとのそれぞれをデジタルデータに変換して第1リセットデータおよび第1信号データとして出力した後に前記第2のリセットレベルと前記第2の信号レベルとのそれぞれをデジタルデータに変換して第2リセットデータおよび第2信号データとして出力するアナログデジタル変換器と、
保持データを保持するメモリと、
前記露光時間のそれぞれの比率により前記第1リセットデータおよび前記第1信号データのそれぞれを乗算し、乗算後の前記第1リセットデータおよび前記第1信号データの差分を前記保持データとして前記メモリに保持させた後に当該保持させた保持データと前記第2リセットデータおよび前記第2信号データの差分とを加算して当該加算したデータを新たな保持データとして前記メモリに保持させる演算回路と
を具備する固体撮像素子。 - 所定のリセットレベルと対応する露光時間の異なる複数の信号レベルとのそれぞれを順に生成する画素回路と、
前記リセットレベルをデジタルデータに変換してリセットデータとして出力した後に異なる動作周波数により前記複数の信号レベルのそれぞれをデジタルデータに変換して第1および第2の信号データとして出力するアナログデジタル変換器と、
保持データを保持するメモリと、
前記複数の信号レベルの個数により前記リセットデータを乗算し、乗算後の前記リセットデータと最初に出力された信号データとの差分を前記保持データとして前記メモリに保持させた後に2回目以降に出力された信号データをシフトし、当該保持させた保持データとシフト後の前記信号データとを加算して当該加算したデータを新たな保持データとして前記メモリに保持させる演算回路と
を具備する固体撮像素子。 - 第1および第2のリセットレベルと露光量に応じた第1および第2の信号レベルとを順に生成する画素回路と、
前記第1のリセットレベルと前記第2の信号レベルとのそれぞれを所定の分解能により第1のリセットデータと第2の信号データとに変換し、前記第2のリセットレベルと前記第1の信号レベルとのそれぞれを前記所定の分解能より高い分解能により第2のリセットデータと第1の信号データとに変換するアナログデジタル変換器と、
前記第1のリセットデータと前記第2の信号データとの差分を第1の画素データとして求め、前記第2のリセットデータと前記第1の信号データとの差分を前記第2の画素データとして求める相関二重サンプリング処理部と、
前記第1の画素データを保持する第1メモリと、
前記第2の画素データを保持する第2メモリと、
前記保持された第2の画素データの値が所定値より高いか否かを判定して前記第2の画素データの値が前記所定値より高い場合には前記保持された第1の画素データを出力させ、前記第2の画素データの値が前記所定値に満たない場合には前記第2の画素データを出力させる判定部と
を具備する固体撮像素子。 - 前記第1のリセットレベルと前記第2の信号レベルとを所定の感度により前記画素回路に生成させ、前記第2のリセットレベルと前記第1の信号レベルとを所定感度と異なる感度により前記画素回路に生成させる画素駆動部をさらに具備する
請求項10記載の固体撮像素子。 - 前記画素回路は、前記第1および第2のリセットレベルと前記第1および第2の信号レベルとのそれぞれを画素信号として生成し、
前記アナログデジタル変換器は、
スロープを持つ所定の参照信号と前記画素信号とを複数回に亘って比較して当該比較結果を出力する比較部と、
前記比較結果のそれぞれからなるデータを前記第1および第2のリセットデータと前記第1および第2の信号データのいずれかとして記憶するデータ記憶部と
を備え、
前記第2のリセットレベルと前記第1の信号レベルとのそれぞれを比較するときの前記スロープの傾きは、前記第1のリセットレベルと前記第2の信号レベルとのそれぞれを比較するときの傾きより緩やかである
請求項10記載の固体撮像素子。 - 前記画素回路は、二次元格子状に配列され、
前記アナログデジタル変換器は、前記画素回路ごとに配置され、
前記第2メモリは、前記画素回路の全てに共有される
請求項10記載の固体撮像素子。 - 第1および第2のリセットレベルと露光量に応じた第1および第2の信号レベルとのそれぞれを順に生成する画素回路と、
前記第1および第2のリセットレベルのそれぞれをデジタルデータに変換して第1および第2のリセットデータとして出力した後に前記第1および第2の信号レベルのそれぞれをデジタルデータに変換して第1および第2の信号データとして出力するアナログデジタル変換器と、
保持データを保持するメモリと、
前記第1および第2のリセットデータの加算値と前記第1の信号データとの差分を前記保持データとして前記メモリに保持させた後に当該保持させた保持データと前記第2の信号データとを加算して当該加算したデータを新たな保持データとして前記メモリに保持させる演算回路と、
前記保持された保持データに対して所定の信号処理を実行するデジタル信号処理部と
を具備する固体撮像装置。 - 第1および第2のリセットレベルと露光量に応じた第1および第2の信号レベルとを順に生成する画素回路と、
前記第1のリセットレベルと前記第2の信号レベルとのそれぞれを所定の分解能により第1のリセットデータと第2の信号データとに変換し、前記第2のリセットレベルと前記第1の信号レベルとのそれぞれを前記所定の分解能より高い分解能により第2のリセットデータと第1の信号データとに変換するアナログデジタル変換器と、
前記第1のリセットデータと前記第2の信号データとの差分を第1の画素データとして求め、前記第2のリセットデータと前記第1の信号データとの差分を前記第2の画素データとして求める相関二重サンプリング処理部と、
前記第1の画素データを保持する第1メモリと、
前記第2の画素データを保持する第2メモリと、
前記保持された第2の画素データの値が所定値より高いか否かを判定して前記第2の画素データの値が前記所定値より高い場合には前記保持された第1の画素データを出力させ、前記第2の画素データの値が前記所定値に満たない場合には前記第2の画素データを出力させる判定部と、
前記第1および第2の画素データのうち出力されたデータに対して所定の信号処理を実行するデジタル信号処理部と
を具備する固体撮像装置。 - 第1および第2のリセットレベルと露光量に応じた第1および第2の信号レベルとのそれぞれを順に生成する生成手順と、
前記第1および第2のリセットレベルのそれぞれをデジタルデータに変換して第1および第2のリセットデータとして出力した後に前記第1および第2の信号レベルのそれぞれをデジタルデータに変換して第1および第2の信号データとして出力するアナログデジタル変換手順と、
前記第1および第2のリセットデータの加算値と前記第1の信号データとの差分を前記保持データとしてメモリに保持させた後に当該保持させた保持データと前記第2の信号データとを加算して当該加算したデータを新たな保持データとして前記メモリに保持させる演算手順と
を具備する固体撮像素子の制御方法。 - 第1および第2のリセットレベルと露光量に応じた第1および第2の信号レベルとを順に生成する生成手順と、
前記第1のリセットレベルと前記第2の信号レベルとのそれぞれを所定の分解能により第1のリセットデータと第2の信号データとに変換し、前記第2のリセットレベルと前記第1の信号レベルとのそれぞれを前記所定の分解能より高い分解能により第2のリセットデータと第1の信号データとに変換するアナログデジタル変換手順と、
前記第1のリセットデータと前記第2の信号データとの差分を第1の画素データとして求めて第1メモリに保持し、前記第2のリセットデータと前記第1の信号データとの差分を前記第2の画素データとして求めて第2メモリに保持する相関二重サンプリング処理手順と、
前記保持された第2の画素データの値が所定値より高いか否かを判定して前記第2の画素データの値が前記所定値より高い場合には前記保持された第1の画素データを出力させ、前記第2の画素データの値が前記所定値に満たない場合には前記第2の画素データを出力させる判定手順と
を具備する固体撮像素子の制御方法。
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