JP2022123205A - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

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Abstract

【課題】撮像装置において、画像データの画質を向上させるサンプルホールド回路を設けた固体撮像素子を提供する。【解決手段】撮像装置の固体撮像素子において、画素アレイ部のＳＨ共有ブロック３００は、所定の第１リセットレベルと露光量に応じた第１信号レベルとを生成する第１の画素３１０と、所定の第２リセットレベルと露光量に応じた第２信号レベルとを生成する第２の画素３２０と、第１リセットレベルを第１個別容量４５１に保持させ、第２リセットレベルを第２個別容量４５２に保持させるリセットレベルサンプリング処理並びに第１リセットレベル及び第１信号レベルの差分に応じた第１出力レベルを、共通容量４５０及び第１個別容量４５１に保持させ、第２リセットレベル及び第２信号レベルの差分に応じた第２出力レベルを、共通容量４５０及び第２個別容量４５１に保持させる相関二重サンプリング処理を行うサンプルホールド回路４００と、を有する。【選択図】図４

Description

本技術は、固体撮像素子に関する。詳しくは、全画素を同時に露光する固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
従来より、撮像装置などにおいては、ローリングシャッター歪みを回避するために、全画素を同時に露光するグローバルシャッター方式が広く用いられている。このグローバルシャッター方式を用いる際には、チャージドメイン方式またはボルテージドメイン方式により電荷または電圧が保持される。前者は、画素内に容量を設けて電荷を保持させる方式であり、後者は、画素の後段にサンプルホールド回路を設けて電圧を保持させる方式である。後者のボルテージドメイン方式を用いる際に、複数の画素で１つのサンプルホールド回路を共有する固体撮像素子が提案されている（例えば、特許文献１参照。）。
特開２０１３－１８３４４２号公報
上述の従来技術では、複数の画素が１つのサンプルホールド回路を共有することにより、画素ごとにサンプルホールド回路を設ける場合と比較して、画素当たりの素子数の削減を図っている。しかしながら、上述の固体撮像素子では、サンプルホールド回路を共有する複数の画素のそれぞれの露光タイミングを完全に一致させることができない。また、上述の固体撮像素子では、シャッター時と読出し時とで電圧が変動した際にＰＲＮＵ（PhotoResponse NonUniformity）が悪化するおそれがある。これらの露光タイミングの不一致やＰＲＮＵの悪化により、画像データの画質が低下してしまうという問題がある。
本技術はこのような状況に鑑みて生み出されたものであり、サンプルホールド回路を設けた固体撮像素子において、画像データの画質を向上させることを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の第１リセットレベルと露光量に応じた第１信号レベルとを生成する第１の画素と、所定の第２リセットレベルと露光量に応じた第２信号レベルとを生成する第２の画素と、上記第１リセットレベルを第１個別容量に保持させ、上記第２リセットレベルを第２個別容量に保持させるリセットレベルサンプリング処理と、上記第１リセットレベルおよび上記第１信号レベルの差分に応じた第１出力レベルを共通容量および上記第１個別容量に保持させ、上記第２リセットレベルおよび上記第２信号レベルの差分に応じた第２出力レベルを上記共通容量および上記第２個別容量に保持させる相関二重サンプリング処理とを行うサンプルホールド回路とを具備する固体撮像素子、および、その制御方法である。これにより、画像データの画質が向上するという作用をもたらす。
また、この第１の側面において、上記サンプルホールド回路は、上記第１個別容量と、上記第２個別容量と、上記共通容量と、上記リセットレベルサンプリング処理を行うリセットレベルサンプリング回路と、上記相関二重サンプリング処理を行う相関二重サンプリング回路とを備えてもよい。これにより、リセットレベルのサンプリングと相関二重サンプリング処理とが行われるという作用をもたらす。
また、この第１の側面において、上記第１個別容量、上記第２個別容量および上記共通容量の一端は、所定の出力側ノードに共通に接続され、上記共通容量の他端は、上記第１および第２の画素に共通に接続され、上記リセットレベルサンプリング回路は、上記第１個別容量の他端に所定の参照電圧のノードを接続する第１接続トランジスタと、上記第２個別容量の他端に上記参照電圧のノードを接続する第２接続トランジスタと、上記共通容量の両端を短絡する共通短絡トランジスタとを備えてもよい。これにより、第１リセットレベルおよび第２リセットレベルが保持されるという作用をもたらす。
また、この第１の側面において、上記相関二重サンプリング回路は、上記出力側ノードに上記参照電圧のノードを接続する共通接続トランジスタと、上記第１個別容量の他端と上記共通容量の他端との間を短絡する第１短絡トランジスタと、上記第２個別容量の他端と上記共通容量の他端との間を短絡する第２短絡トランジスタとを備えてもよい。これにより、アナログの相関二重サンプリング処理が行われるという作用をもたらす。
また、この第１の側面において、アナログデジタル変換器をさらに具備し、上記サンプルホールド回路は、上記相関二重サンプリング処理後に、上記参照電圧と上記参照電圧および上記第１出力レベルの加算値と上記参照電圧と上記参照電圧および上記第２出力レベルの加算値とを上記アナログデジタル変換器に順に出力する処理をさらに行ってもよい。これにより、信号の読出しが行われるという作用をもたらす。
また、この第１の側面において、上記アナログデジタル変換器は、上記参照電圧と上記参照電圧および上記第１出力レベルの加算値と上記参照電圧と上記参照電圧および上記第２出力レベルの加算値とを順にデジタル信号に変換してもよい。これにより、信号の読出しが行われるという作用をもたらす。
また、この第１の側面において、上記アナログデジタル変換器は、上記参照電圧と上記参照電圧および上記第１出力レベルの加算値と上記参照電圧および上記第２出力レベルの加算値とを順にデジタル信号に変換してもよい。これにより、読出し速度が速くなるという作用をもたらす。
また、この第１の側面において、所定の第３リセットレベルと露光量に応じた第３信号レベルとを生成する第３の画素と、所定の第４リセットレベルと露光量に応じた第４信号レベルとを生成する第４の画素とをさらに具備し、上記サンプルホールド回路は、リセットレベルサンプリング処理内に上記第３リセットレベルを第３個別容量に保持させ、上記第４リセットレベルを第４個別容量に保持させ、相関二重サンプリング処理内に上記第３リセットレベルおよび上記第４信号レベルの差分に応じた第３出力レベルを上記共通容量および上記第３個別容量に保持させ、上記第４リセットレベルおよび上記第４信号レベルの差分に応じた第４出力レベルを上記共通容量および上記第４個別容量に保持させてもよい。これにより、画素当たりの素子数が削減されるという作用をもたらす。
また、本技術の第２の側面は、所定の第１リセットレベルと露光量に応じた第１信号レベルとを生成する第１の画素と、所定の第２リセットレベルと露光量に応じた第２信号レベルとを生成する第２の画素と、上記第１リセットレベルを第１個別容量に保持させ、上記第２リセットレベルを第２個別容量に保持させるリセットレベルサンプリング処理と、上記第１リセットレベルおよび上記第１信号レベルの差分に応じた第１出力レベルを共通容量および上記第１個別容量に保持させ、上記第２リセットレベルおよび上記第２信号レベルの差分に応じた第２出力レベルを上記共通容量および上記第２個別容量に保持させる相関二重サンプリング処理とを行うサンプルホールド回路と、上記サンプルホールド回路から出力されたレベルをデジタル信号に変換するカラム信号処理回路とを具備する撮像装置である。これにより、撮像装置の画像データの画質が向上するという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における積層構造の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＳＨ共有ブロックの一構成例を示す回路図である。 本技術の第１の実施の形態におけるＭＩＭ（Metal Insulator Metal）素子の配置例を示す図である。 本技術の第１の実施の形態におけるカラム信号処理回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における露光からアナログＣＤＳ(Correlated Double Sampling)までの固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における画素信号の変動の一例を示す図である。 本技術の第１の実施の形態におけるサンプルホールド回路の露光終了直前の動作を説明するための図である。 本技術の第１の実施の形態におけるアナログＣＤＳの動作を説明するための図である。 本技術の第１の実施の形態における固体撮像素子の読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における読出しの際のサンプルホールド回路の動作を説明するための図である。 比較例におけるＳＨ共有ブロックの一構成例を示す回路図である。 比較例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における固体撮像素子の読出し動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態におけるカラム信号処理回路の一構成例を示すブロック図である。 本技術の第３の実施の形態におけるＳＨ共有ブロックの一構成例を示す回路図である。 本技術の第３の実施の形態におけるＭＩＭ素子の配置例を示す図である。 比較例と本技術の実施の形態におけるサンプルホールド回路との特徴を説明するための図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（３つの容量にレベルを保持する例）
２．第２の実施の形態（３つの容量にレベルを保持し、参照電圧の読出しを省略する例）
３．第３の実施の形態（３つの容量にレベルを保持するサンプルホールド回路を４画素で共有する例）
４．移動体への応用例
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データ（フレーム）を撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号に同期して、光電変換によりフレームを生成するものである。ここで、垂直同期信号は、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
ＤＳＰ回路１２０は、固体撮像素子２００からのフレームに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後のフレームをバス１５０を介してフレームメモリ１６０などに出力する。
表示部１３０は、フレームを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、フレームなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、Ｃｕ－Ｃｕ接合、ビアやバンプにより接続される。
図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１１、タイミング制御回路２１２、ＤＡＣ（Digital to Analog Converter）２１３、画素アレイ部２１４、カラム信号処理回路２２０、および、水平転送走査回路２１５を備える。
画素アレイ部２１４には、二次元格子状に複数の画素が配列される。また、画素アレイ部２１４において隣接する２画素（例えば、垂直方向に配列された２画素）は、１つのサンプルホールド回路を共有する。サンプルホールド回路は、同図において省略されている。サンプルホールド回路と、その回路を共有する２画素（画素３１０および画素３２０など）とを含む回路をＳＨ共有ブロック３００とする。
画素（画素３１０など）は、入射光を光電変換してアナログの画素信号を生成するものである。
垂直走査回路２１１は、画素を駆動し、画素信号をカラム信号処理回路２２０へ出力させるものである。タイミング制御回路２１２は、垂直同期信号に同期して、垂直走査回路２１１、ＤＡＣ２１３、カラム信号処理回路２２０、および、水平転送走査回路２１５のそれぞれの動作タイミングを制御するものである。
ＤＡＣ２１３は、所定の参照信号を生成してカラム信号処理回路２２０に供給するものである。参照信号として、例えば、のこぎり波状のランプ信号が用いられる。
カラム信号処理回路２２０は、ＳＨ共有ブロック３００の列ごとにＡＤＣを備え、列のそれぞれのアナログ信号に対してＡＤ（Analog to Digital）変換を行うものである。カラム信号処理回路２２０は、水平転送走査回路２１５の制御に従って、ＡＤ変換後のデジタル信号を順にＤＳＰ回路１２０へ出力する。ＳＨ共有ブロック３００の行ごとに、その行内の各列についてＡＤ変換が実行される。全行についてＡＤ変換が実行されることにより、１枚の画像データが生成される。
水平転送走査回路２１５は、カラム信号処理回路２２０を制御してデジタル信号を順にＤＳＰ回路１２０へ出力させるものである。
［ＳＨ共有ブロックの構成例］
図４は、本技術の第１の実施の形態におけるＳＨ共有ブロック３００の一構成例を示す回路図である。このＳＨ共有ブロック３００は、画素３１０および３２０と、接続トランジスタ３５１および負荷ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ３５２と、サンプルホールド回路４００とを備える。また、画素アレイ部２１４には、ＳＨ共有ブロック３００の列毎に垂直信号線３０９が配線されている。接続トランジスタ３５１および負荷ＭＯＳトランジスタ３５２として、例えば、ｎＭＯＳ（n-channel MOS）トランジスタが用いられる。
画素３１０および３２０は、例えば、受光チップ２０１に配置され、その後段の回路（サンプルホールド回路４００など）は、回路チップ２０２に配置される。なお、画素３１０は、特許請求の範囲に記載の第１の画素の一例であり、画素３２０は、特許請求の範囲に記載の第２の画素の一例である。
画素３１０は、電荷排出トランジスタ３１１、光電変換素子３１２、転送トランジスタ３１３、リセットトランジスタ３１４、増幅トランジスタ３１５および選択トランジスタ３１６を備える。画素３２０は、電荷排出トランジスタ３２１、光電変換素子３２２、転送トランジスタ３２３、リセットトランジスタ３２４、増幅トランジスタ３２５および選択トランジスタ３２６を備える。これらの画素内のトランジスタとして、例えば、ｎＭＯＳトランジスタが用いられる。
電荷排出トランジスタ３１１は、垂直走査回路２１１からの排出制御信号ＯＦＧに従って、光電変換素子３１２から溢れた電荷を電源電圧に排出するものである。電荷排出トランジスタ３２１は、排出制御信号ＯＦＧに従って、光電変換素子３２２から溢れた電荷を電源電圧に排出するものである。
光電変換素子３１２は、画素３１０への入射光を電荷に変換するものである。光電変換素子３２２は、画素３２０への入射光を電荷に変換するものである。
転送トランジスタ３１３は、垂直走査回路２１１からの転送信号ＴＲＧに従って、光電変換素子３１２から浮遊拡散層（不図示）へ電荷を転送するものである。転送トランジスタ３２３は、制御信号ＴＲＧに従って、光電変換素子３２２から浮遊拡散層（不図示）へ電荷を転送するものである。
リセットトランジスタ３１４は、垂直走査回路２１１からのリセット信号ＲＳＴ１に従って、浮遊拡散層を初期化するものである。リセットトランジスタ３２４は、垂直走査回路２１１からのリセット信号ＲＳＴ２に従って、浮遊拡散層を初期化するものである。
増幅トランジスタ３１５は、浮遊拡散層の電圧を増幅するものである。増幅トランジスタ３２５は、浮遊拡散層の電圧を増幅するものである。
選択トランジスタ３１６は、垂直走査回路２１１からの選択信号ＳＥＬ１に従って、増幅後の電圧の信号を画素信号ＳＩＧとして入力ノード３５０へ出力するものである。選択トランジスタ３２６は、垂直走査回路２１１からの選択信号ＳＥＬ２に従って、増幅後の電圧の信号を画素信号ＳＩＧとして入力ノード３５０へ出力するものである。
負荷ＭＯＳトランジスタ３５２のゲートには、所定のバイアス電圧ＶＢが印加される。負荷ＭＯＳトランジスタ３５２は、そのバイアス電圧に応じた負荷電流を供給する。
接続トランジスタ３５１は、垂直走査回路２１１からの制御信号ＰＣに従って、負荷ＭＯＳトランジスタ３５２と入力ノード３５０との間の経路を開閉するものである。
サンプルホールド回路４００は、短絡トランジスタ４１１、４２１および４６１と、接続トランジスタ４１２、４２２および４６２と、共通容量４５０と、個別容量４５１および４５２と、増幅トランジスタ４６３と、選択トランジスタ４６４とを備える。サンプルホールド回路４００内のトランジスタとして、例えば、ｎＭＯＳトランジスタが用いられる。
共通容量４５０、個別容量４５１および個別容量４５２として、例えば、ＭＩＭ素子が用いられる。これらの容量の容量値は同一であるものとする。また、これらの３つの容量の一端（同図における右側）は、出力側ノード４０５に接続される。この出力側ノード４０５の電圧をＶＧとする。また、共通容量４５０の他端は、入力ノード３５０に接続される。
短絡トランジスタ４１１は、垂直走査回路２１１からの制御信号Ｓ１ａに従って、個別容量４５１の他端（同図における左側）と入力ノード３５０との間の経路を開閉するものである。短絡トランジスタ４２１は、垂直走査回路２１１からの制御信号Ｓ２ａに従って、個別容量４５２の他端（同図における左側）と入力ノード３５０との間の経路を開閉するものである。
接続トランジスタ４１２は、垂直走査回路２１１からの制御信号Ｓ１ｂに従って参照電圧ＶＲＥＦのノードと、個別容量４５１の他端との間の経路を開閉するものである。接続トランジスタ４２２は、垂直走査回路２１１からの制御信号Ｓ２ｂに従って参照電圧ＶＲＥＦのノードと、個別容量４５２の他端との間の経路を開閉するものである。
短絡トランジスタ４６１は、垂直走査回路２１１からの制御信号Ｓ０に従って、共通容量４５０の一端と、その他端との間の経路を開閉するものである。接続トランジスタ４６２は、垂直走査回路２１１からの制御信号ＲＢに従って、参照電圧ＶＲＥＦのノードと、出力側ノード４０５との間の経路を開閉するものである。
増幅トランジスタ４６３は、出力側ノード４０５の電圧ＶＧを増幅するものである。選択トランジスタ４６４は、垂直走査回路２１１からの制御信号ＳＥＬ０に従って、増幅トランジスタ４６３による増幅後の電圧の信号を垂直信号線３０９に出力するものである。垂直信号線３０９の信号は、アナログの出力信号Ａｏｕｔとしてカラム信号処理回路２２０に供給される。
上述のトランジスタのそれぞれの制御タイミングの詳細については後述する。なお、画素３１０および３２０の電源電圧と、サンプルホールド回路４００の電源電圧とは同一でもよいし、異なっていてもよい。また、サンプルホールド回路４００への制御信号を、垂直走査回路２１１の代わりにタイミング制御回路２１２が供給することもできる。
図５は、本技術の第１の実施の形態におけるＭＩＭ素子の配置例を示す図である。前述したように、ＳＨ共有ブロック３００内には、共通容量４５０、個別容量４５１および個別容量４５２として、例えば、３つのＭＩＭ素子が配置される。回路チップ２０２を下側のチップとして、個別容量４５１は、対応する画素３１０の直下に配置され、個別容量４５２は、対応する画素３２０の直下に配置される。また、共通容量４５０は、個別容量４５１および４５２の間に配置される。
［カラム信号処理回路の構成例］
図６は、本技術の第１の実施の形態におけるカラム信号処理回路２２０の一構成例を示すブロック図である。カラム信号処理回路２２０には、ＳＨ共有ブロック３００の列毎に、ＡＤＣ２２１およびラッチ回路２２４が配置される。
ＡＤＣ２２１は、対応する列からのアナログの出力信号Ａｏｕｔをデジタル信号Ｄｏｕｔに変換するものである。このＡＤ変換は、アナログ信号の「読出し」とも呼ばれる。このＡＤＣ２２１は、例えば、シングルスロープ型のＡＤＣであり、コンパレータ２２２およびカウンタ２２３を備える。なお、ＡＤＣ２２１は、シングルスロープ型に限定されない。例えば、ＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）をＡＤＣ２２１として用いることもできる。
コンパレータ２２２は、ＤＡＣ２１３からの参照信号ＲＭＰと、出力信号Ａｏｕｔとを比較するものである。このコンパレータ２２２は、比較結果ＣＭＰをカウンタ２２３に供給する。
カウンタ２２３は、比較結果ＣＭＰが反転するまでの期間に亘って、計数値を計数するものである。このカウンタ２２３は、計数値を示すデジタル信号Ｄｏｕｔをラッチ回路２２４に出力する。また、カウンタ２２３は、アップカウント、ダウンカウントのいずれも行うことができ、タイミング制御回路２１２の制御に従って、アップカウント、ダウンカウントの一方から他方に切り替えることができるものとする。
ラッチ回路２２４は、デジタル信号Ｄｏｕｔを保持し、水平転送走査回路２１５の制御に従って出力するものである。
［固体撮像素子の動作例］
図７は、本技術の第１の実施の形態における露光からアナログＣＤＳまでの固体撮像素子の動作の一例を示すタイミングチャートである。垂直走査回路２１１は、所定期間に亘って排出制御信号ＯＦＧ、リセット信号ＲＳＴ１およびＲＳＴ２をハイレベルにする。その期間の経過時のタイミングＴ０が露光期間の開始タイミングに該当する。
露光期間の経過前のタイミングＴ１において、垂直走査回路２１１は、制御信号ＰＣをハイレベルにする。
そして、露光期間の終了直前のタイミングＴ２からパルス期間に亘って、垂直走査回路２１１は、リセット信号ＲＳＴ１をハイレベルにする。これにより、画素３１０の浮遊拡散層が初期化される。この初期化時の画素信号ＳＩＧのレベルを以下、「Ｐ相レベル」と称する。Ｐ相レベルは、リセットレベルと呼ぶこともできる。
また、タイミングＴ２からＴ３までの期間に亘って、垂直走査回路２１１は、選択信号ＳＥＬ１、制御信号Ｓ０およびＳ１ｂをハイレベルにする。この期間内に、画素３１０のＰ相レベルがサンプル、ホールドされる。
そして、タイミングＴ３からパルス期間に亘って、垂直走査回路２１１は、リセット信号ＲＳＴ２をハイレベルにする。また、タイミングＴ３からＴ４までの期間に亘って、垂直走査回路２１１は、選択信号ＳＥＬ２、制御信号Ｓ０およびＳ２ｂをハイレベルにする。この期間内に、画素３２０のＰ相レベルがサンプル、ホールドされる。
そして、タイミングＴ５からパルス期間に亘って、垂直走査回路２１１は、転送信号ＴＲＧをハイレベルにする。これにより、露光量に応じた量の電荷が浮遊拡散層に転送される。この転送時の画素信号ＳＩＧのレベルを以下、「Ｄ相レベル」と称する。Ｄ相レベルは、信号レベルと呼ぶこともできる。また、タイミングＴ５が、露光期間の終了タイミングに該当する。
また、タイミングＴ５乃至Ｔ６の期間に亘って垂直走査回路２１１は、選択信号ＳＥＬ１および制御信号ＲＢをハイレベルにする。この期間内に、画素３１０のＤ相レベルがサンプル、ホールドされる。
そして、タイミングＴ６からパルス期間に亘って、垂直走査回路２１１は、制御信号Ｓ１ａをハイレベルにする。この期間内に、画素３１０のＰ相レベルとＤ相レベルとの差分を求めるアナログＣＤＳが行われる。
また、タイミングＴ７乃至Ｔ８の期間に亘って垂直走査回路２１１は、選択信号ＳＥＬ２および制御信号ＲＢをハイレベルにする。この期間内に、画素３２０のＤ相レベルがサンプル、ホールドされる。
そして、タイミングＴ８からパルス期間に亘って、垂直走査回路２１１は、制御信号Ｓ２ａをハイレベルにする。この期間内に、画素３２０のＰ相レベルとＤ相レベルとの差分を求めるアナログＣＤＳが行われる。
そして、タイミングＴ９において、垂直走査回路２１１は、排出制御信号ＯＦＧ、リセット信号ＲＳＴ１およびＲＳＴ２をハイレベルにし、制御信号ＰＣをローレベルにする。
同図に例示した制御は、全画素について同時に行われる。すなわち、グローバルシャッター方式により露光が行われる。このグローバルシャッター方式において、全画素の露光の開始、終了のタイミングが完全に一致する。
図８は、本技術の第１の実施の形態における画素信号ＳＩＧの変動の一例を示す図である。同図の縦軸は、画素信号ＳＩＧのレベルを示し、横軸は時間を示す。露光期間の終了のタイミングＴ５の直前において、画素信号ＳＩＧは、「Ｐ０」となる。サンプルホールド回路４００内の参照電圧ＶＲＥＦは、Ｐ０より低い値に設定される。この参照電圧ＶＲＥＦおよびＰ０の差分を「Ｐ１」とする。このＰ１は、参照電圧ＶＲＥＦを基準とした際のＰ相レベルを表す。また、Ｐ０は、画素内の接地電圧などを基準とした際のＰ相レベルを表す。
タイミングＴ５以降において、露光量に応じて、画素信号ＳＩＧは低下し、「Ｄ０」となる。Ｐ０およびＤ０の差分を「Ｄ１」とする。このＤ１は、アナログＣＤＳにより得られる正味のＤ相レベルである。Ｐ１およびＤ１の差分は、参照電圧ＶＲＥＦを基準とした際のアナログＣＤＳ前のＤ相レベルを表す。また、Ｄ０は、接地電圧などを基準とした際のアナログＣＤＳ前のＤ相レベルを表す。
まとめると、参照電圧ＶＲＥＦを基準とした場合、「Ｐ１」が画素３１０のＰ相レベルに該当し、「Ｐ１－Ｄ１」は、アナログＣＤＳ前のＤ相レベルに該当する。また、「Ｄ１」は、アナログＣＤＳ後の正味のＤ相レベルに該当する。また、画素３２０のＰ相レベル、ＣＤＳ前後のＤ相レベルは、「Ｐ２」、「Ｐ２－Ｄ２」および「Ｄ２」である。
図９は、本技術の第１の実施の形態におけるサンプルホールド回路４００の露光終了直前の動作を説明するための図である。同図において、トランジスタはスイッチの図記号により表され、増幅トランジスタ４６３および選択トランジスタ４６４は省略されている。同図における矢印は、参照電圧ＶＲＥＦを基準とした際の電位の方向を示す。
同図におけるａに例示するように、画素３１０のＰ相レベルが入力ノード３５０に入力された際に、接続トランジスタ４１２は閉状態に移行し、参照電圧ＶＲＥＦが個別容量４５１の入力側の端子に接続される。また、短絡トランジスタ４６１は閉状態に移行し、共通容量４５０の両端が短絡される。この結果、参照電圧ＶＲＥＦを基準とする画素３１０のＰ相レベル「Ｐ１」が個別容量４５１に保持される。
そして、同図におけるｂに例示するように、画素３２０のＰ相レベルが入力ノード３５０に入力された際に、接続トランジスタ４２２は閉状態に移行し、参照電圧ＶＲＥＦが個別容量４５２の入力側の端子に接続される。また、短絡トランジスタ４６１は閉状態に移行し、共通容量４５０の両端が短絡される。この結果、参照電圧ＶＲＥＦを基準とする画素３２０のＰ相レベル「Ｐ２」が個別容量４５２に保持される。
同図に例示したように、サンプルホールド回路４００は、Ｐ相レベル「Ｐ１」を個別容量４５１に保持し、Ｐ相レベル「Ｐ２」を個別容量４５２に保持する。
なお、Ｐ相レベル「Ｐ１」は特許請求の範囲に記載の第１リセットレベルの一例であり、Ｐ相レベル「Ｐ２」は特許請求の範囲に記載の第２リセットレベルの一例である。また、接続トランジスタ４１２および４２２と短絡トランジスタ４６１とからなる回路は、特許請求の範囲に記載のリセットレベルサンプリング回路の一例である。接続トランジスタ４１２は、特許請求の範囲に記載の第１接続トランジスタの一例であり、接続トランジスタ４２２は、特許請求の範囲に記載の第２接続トランジスタの一例である。短絡トランジスタ４６１は、特許請求の範囲に記載の共通短絡トランジスタの一例である。
また、同図に例示した動作は、図７のタイミングＴ２乃至Ｔ４の期間に行われる。
図１０は、本技術の第１の実施の形態におけるアナログＣＤＳの動作を説明するための図である。同図において、トランジスタはスイッチの図記号により表され、増幅トランジスタ４６３および選択トランジスタ４６４は省略されている。同図における矢印は、参照電圧ＶＲＥＦを基準とした際の電位の方向を示す。
同図におけるａに例示するように、画素３１０のＤ相レベルが入力ノード３５０に入力された際に、接続トランジスタ４６２が閉状態に移行し、共通容量４５０の出力側の端子に参照電圧ＶＲＥＦのノードが接続される。この結果、アナログＣＤＳ前のＤ相レベル「Ｐ１－Ｄ１」が共通容量４５０に保持される。
そして、同図におけるｂに例示するように、接続トランジスタ４６２が開状態に移行した後、短絡トランジスタ４１１が閉状態に移行し、個別容量４５１の入力側の端子と共通容量４５０の入力側の端子との間が短絡される。この直前の個別容量４５１と共通容量４５０とのそれぞれに保持される電位は、方向が逆である。このため、「Ｐ１」がキャンセルされ、容量のそれぞれに「－（Ｄ１）／２」が保持される。この「－（Ｄ１）／２」の絶対値は、Ｐ相レベルおよびＤ相レベルの差分「Ｄ１」に応じたレベルである。このように、Ｐ相レベルとＤ相レベルとの差分を求める処理は、アナログＣＤＳと呼ばれる。
次に同図におけるｃに例示するように、画素３２０のＤ相レベルが入力ノード３５０に入力された際に、接続トランジスタ４６２が閉状態に移行し、共通容量４５０の出力側の端子に参照電圧ＶＲＥＦのノードが接続される。この結果、アナログＣＤＳ前のＤ相レベル「Ｐ２－Ｄ２」が共通容量４５０に保持される。
そして、同図におけるｄに例示するように、接続トランジスタ４６２が開状態に移行した後、短絡トランジスタ４２１が閉状態に移行し、個別容量４５２の入力側の端子と共通容量４５０の入力側の端子との間が短絡される。この直前の個別容量４５２と共通容量４５０とのそれぞれに保持される電位は、方向が逆である。このため、「Ｐ２」がキャンセルされ、容量のそれぞれに「－（Ｄ２）／２」が保持される。この「－（Ｄ２）／２」の絶対値は、Ｐ相レベルおよびＤ相レベルの差分「Ｄ２」に応じたレベルである。
同図に例示したように、サンプルホールド回路４００は、画素３１０のＰ相レベルおよびＤ相レベルの差分に応じた「－（Ｄ１）／２」を共通容量４５０および個別容量４５１に保持するアナログＣＤＳ処理を行う。また、サンプルホールド回路４００は、画素３２０のＰ相レベルおよびＤ相レベルの差分に応じた「－（Ｄ２）／２」を共通容量４５０および個別容量４５１に保持するアナログＣＤＳ処理を行う。
なお、Ｄ相レベル「Ｐ１－Ｄ１」は、特許請求の範囲に記載の第１信号レベルの一例であり、Ｄ相レベル「Ｐ２－Ｄ２」は、特許請求の範囲に記載の第２信号レベルの一例である。また、接続トランジスタ４６２と、短絡トランジスタ４１１および４２１とからなる回路は、特許請求の範囲に記載の相関二重サンプリング回路の一例である。また、接続トランジスタ４６２は、特許請求の範囲に記載の共通接続トランジスタの一例である。短絡トランジスタ４１１は、特許請求の範囲に記載の第１短絡トランジスタの一例であり、短絡トランジスタ４２１は、特許請求の範囲に記載の第２短絡トランジスタの一例である。
また、同図に例示した動作は、図７のタイミングＴ５と、タイミングＴ８からパルス期間が経過した時点との間の期間に行われる。
図１１は、本技術の第１の実施の形態における固体撮像素子２００の読出し動作の一例を示すタイミングチャートである。同図の読出し動作は、図７や図１０に例示したアナログＣＤＳの直後に行われる。
読出し期間の開始のタイミングＴ１０において、垂直走査回路２１１は、制御信号ＳＥＬ０をハイレベルにする。そして、タイミングＴ１１乃至Ｔ１２の期間に亘って垂直走査回路２１１は、制御信号ＲＢおよびＳ０をハイレベルにする。この期間内に、サンプルホールド回路４００内の電圧ＶＧは、参照電圧ＶＲＥＦとなり、ＡＤＣ２２１は、ダウンカウントにより、その参照電圧ＶＲＥＦのＡＤ変換（読出し）を行う。この参照電圧ＶＲＥＦは、オフセット電圧として、後段の回路により除去される。
続いてタイミングＴ１２乃至Ｔ１３の期間に亘って垂直走査回路２１１は、制御信号Ｓ１ｂをハイレベルにする。この期間内に電圧ＶＧは、参照電圧ＶＲＥＦに（Ｄ１）／２を加算したレベルとなり、ＡＤＣ２２１は、アップカウントにより、そのレベルのＡＤ変換（読出し）を行う。参照電圧ＶＲＥＦをダウンカウントによりＡＤ変換していたため、その後のアップカウントにより参照電圧ＶＲＥＦがオフセット電圧として除去される。この結果、ＡＤＣ２２１により（Ｄ１）／２が読み出される。このように、デジタル信号のオフセット電圧を除去する処理は、デジタルＣＤＳと呼ぶことができる。
なお、ＡＤＣ２２１がダウンカウントおよびアップカウントにより、参照電圧ＶＲＥＦ（オフセット電圧）を除去しているが、この構成に限定されない。ＡＤＣ２２１がアップカウントあるいはダウンカウントのみを行い、後段の回路（ＤＳＰ回路１２０など）がオフセット電圧を除去することもできる。
そして、タイミングＴ１３乃至Ｔ１４の期間に亘って垂直走査回路２１１は、制御信号ＲＢおよびＳ０をハイレベルにする。この期間内に、サンプルホールド回路４００内の電圧ＶＧは、再度、参照電圧ＶＲＥＦ（オフセット電圧）となり、ＡＤＣ２２１は、ダウンカウントにより、そのオフセット電圧の読出しを行う。
続いてタイミングＴ１４乃至Ｔ１５の期間に亘って垂直走査回路２１１は、制御信号Ｓ２ｂをハイレベルにする。この期間内に電圧ＶＧは、参照電圧ＶＲＥＦに（Ｄ２）／２を加算したレベルとなり、ＡＤＣ２２１は、アップカウントにより、そのレベルの読出しを行う。この結果、（Ｄ２）／２が読み出される。
そして、読出し期間の終了のタイミングＴ１６において、垂直走査回路２１１は、制御信号ＳＥＬ０をローレベルにする。
同図に例示した読出しは、ＳＨ共有ブロック３００の行ごとに順に実行される。全行の読出しにより、１枚の画像データが生成される。
また、「（Ｄ１）／２」や「（Ｄ２）／２」に「２」を乗算してＤ１やＤ２を得る処理は、例えば、後段のＤＳＰ回路１２０やカラム信号処理回路２２０により実行される。カラム信号処理回路２２０が乗算を行う場合、カラム信号処理回路２２０内に乗算回路が追加される。
図１２は、本技術の第１の実施の形態における読出しの際のサンプルホールド回路４００の動作を説明するための図である。同図において、トランジスタはスイッチの図記号により表され、増幅トランジスタ４６３および選択トランジスタ４６４は省略されている。同図における矢印は、参照電圧ＶＲＥＦを基準とした際の電位の方向を示す。
同図におけるａに例示するように、アナログＣＤＳの直後において短絡トランジスタ４６１および接続トランジスタ４６２が閉状態に移行する。これにより、共通容量４５０の出力側のノードの電圧は、参照電圧ＶＲＥＦとなる。なお、読出しにおいて入力ノード３５０は、ハイインピーダンスの状態である。
次に同図におけるｂに例示するように、短絡トランジスタ４６１および接続トランジスタ４６２が開状態に移行した後、接続トランジスタ４１２が閉状態に移行する。これにより、出力側のノードの電圧は、参照電圧ＶＲＥＦに（Ｄ１）／２を加算したレベルとなる。
そして、同図におけるｃに例示するように、短絡トランジスタ４６１および接続トランジスタ４６２が閉状態に移行する。これにより、共通容量４５０の出力側のノードの電圧は、再度、参照電圧ＶＲＥＦとなる。
次に同図におけるｄに例示するように、短絡トランジスタ４６１および接続トランジスタ４６２が開状態に移行した後、接続トランジスタ４２２が閉状態に移行する。これにより、出力側のノードの電圧は、参照電圧ＶＲＥＦに（Ｄ２）／２を加算したレベルとなる。
ここで、特許文献１の図３に記載の回路を比較例として想定する。
図１３は、比較例におけるＳＨ共有ブロックの一構成例を示す回路図である。比較例のＳＨ共有ブロックでは、画素ＡおよびＢで１つのサンプルホールド回路を共有する。画素Ａには、リセット信号ＲＳＴ１および転送信号ＴＸ１が入力され、画素Ｂには、リセット信号ＲＳＴ２および転送信号ＴＸ２が入力される。すなわち、図４に例示した回路と異なり、画素ごとに個別のリセット信号および転送信号が入力される。
また、比較例のサンプルホールド回路は、容量１１３、１１０Ａおよび１１０Ｂと、トランジスタ１０８Ａ、１０９Ａ、１１１Ａ、１０７Ａ、１０８Ｂ、１０９Ｂ、１１１Ｂ、および、１０７Ｂとを備える。
容量１１３の入力側の端子は、画素ＡおよびＢに共通に接続される。トランジスタ１０８Ａは、容量１１３の出力側の端子と、容量１１０Ａの一端との間の経路を開閉する。トランジスタ１０９Ａは、参照電圧ＶＲＥＦのノードと、容量１１０Ａの一端との間の経路を開閉する。トランジスタ１１１Ａは、容量１１０Ａの一端の電圧を増幅し、トランジスタ１０７Ａは、増幅後の電圧を垂直信号線に出力する。
トランジスタ１０８Ｂは、容量１１３の出力側の端子と、容量１１０Ｂの一端との間の経路を開閉する。トランジスタ１０９Ｂは、参照電圧ＶＲＥＦのノードと、容量１１０Ｂの一端との間の経路を開閉する。トランジスタ１１１Ｂは、容量１１０Ｂの一端の電圧を増幅し、トランジスタ１０７Ｂは、増幅後の電圧を垂直信号線に出力する。
図１４は、比較例における固体撮像素子の動作の一例を示すタイミングチャートである。同図は、特許文献１の図４のタイミングチャートを簡易化したものである。
比較例では、画素ＡのＰ相レベルのサンプル、ホールドの後に画素ＡのＤ相レベルのサンプル、ホールドが行われる。次に、画素ＢのＰ相レベルのサンプル、ホールドが行われ、その後に画素ＢのＤ相レベルのサンプル、ホールドが行われる。このように、比較例では、画素ＡのＰ相レベル、画素ＢのＰ相レベル、画素ＡのＤ相レベル、画素ＢのＤ相レベルの順でサンプルを行うことができない。これは、図１３に例示した回路構成では、共通の容量１１３が、画素ＡおよびＢの両方のＰ相レベルのサンプルで用いられるからである。
そして、比較例では、画素ＡのＰ相レベル、画素ＡのＤ相レベル、画素ＢのＰ相レベル、画素ＢのＤ相レベルの順でサンプルを行う必要があるため、画素ＡおよびＢのそれぞれの露光の開始、終了のタイミングをずらす必要がある。例えば、タイミングＴ０で画素Ａの露光期間Ａが開始し、タイミングＴ２でその期間が終了する。また、タイミングＴ１で画素Ｂの露光期間Ｂが開始し、タイミングＴ３でその期間が終了する。
図１４に例示したように、比較例では、画素ＡおよびＢのそれぞれの露光の開始、終了のタイミングが一致しないため、露光の際に不完全なグローバルシャッター方式となってしまう。
一方、図４に例示したサンプルホールド回路４００では、画素３１０および３２０のそれぞれのＰ相レベルは、個別容量４５１および４５２に保持され、共通容量４５０は用いられない。このため、サンプルホールド回路４００は、画素３１０のＰ相レベル、画素３２０のＰ相レベル、画素３１０のＤ相レベル、画素３２０のＤ相レベルの順でサンプルを行うことができる。このため、画素３１０および３２０のそれぞれの露光の開始、終了のタイミングを完全に一致させることができる。
また、比較例では、露光終了時に参照電圧ＶＲＥＦを基準としたレベルがサンプルされ、読出しの際にも参照電圧ＶＲＥＦを基準としたレベルが読み出される。このため、長周期の電圧変動により、露光終了時と読出し時とで基準の参照電圧ＶＲＥＦが異なる値になる場合に、読み出したデジタル信号に誤差が生じてしまう。この誤差によりＰＲＮＵが悪化するおそれがある。
一方、図４に例示したサンプルホールド回路４００では、露光終了時に、参照電圧ＶＲＥＦに依存しない－（Ｄ２）／２と－（Ｄ１）／２とが保持される。このため、長周期の電圧変動により、露光終了時と読出し時とで基準の参照電圧ＶＲＥＦが異なる場合であっても、デジタル信号に誤差が生じにくい。これにより、ＰＲＮＵの悪化が抑制される。
上述した露光タイミングの一致とＰＲＮＵの悪化の抑制とにより、図４に例示したサンプルホールド回路４００では、画像データの画質を向上させることができる。
このように、本技術の第１の実施の形態によれば、サンプルホールド回路４００は、Ｐ相レベルを個別容量４５１および４５２に保持させ、Ｐ相レベルおよびＤ相レベルの差分に応じたレベルを個別容量４５１や４５２と共通容量４５０とに保持させる。これにより、画素３１０および３２０のそれぞれの露光の開始、終了のタイミングを完全に一致させ、ＰＲＮＵの悪化を抑制することができる。この結果、画像データの画質が向上する。
＜２．第２の実施の形態＞
上述の第１の実施の形態では、固体撮像素子２００は、行ごとに、参照電圧（オフセット電圧）と、（Ｄ１）／２および参照電圧の加算値と、参照電圧と、（Ｄ２）／２および参照電圧の加算値とを順に読み出していた。しかしながら、この読出し方法では、読出し速度が不足することがある。この第２の実施の形態の固体撮像素子２００は、２回目の参照電圧の読出しを省略して読出し速度を速くした点において第１の実施の形態と異なる。
図１５は、本技術の第２の実施の形態における固体撮像素子２００の読出し動作の一例を示すタイミングチャートである。この第２の実施の形態の固体撮像素子２００は、２回目の参照電圧（オフセット電圧）の読出しを省略する点において第１の実施の形態と異なる。
同図に例示するように、タイミングＴ１１乃至Ｔ１２の期間内に、ＡＤＣ２２１は、参照電圧ＶＲＥＦ（オフセット電圧）のＡＤ変換（読出し）を行う。カラム信号処理回路２２０は、読み出した参照電圧ＶＲＥＦを保持しておく。タイミングＴ１２乃至Ｔ１３の期間内にＡＤＣ２２１は、参照電圧ＶＲＥＦと、画素３１０の（Ｄ１）／２（Ｄ相レベル）との加算値の読出しを行う。
タイミングＴ１３乃至Ｔ１４の期間に亘って垂直走査回路２１１は、制御信号ＲＢおよびＳ０をハイレベルにする。ＡＤＣ２２１は、この期間内に読出しを行わない。２回目の参照電圧の読出しが省略されるため、第２の実施の形態のタイミングＴ１３乃至Ｔ１４の期間は、ＡＤ変換に必要な期間よりも短い期間に設定される。
そして、タイミングＴ１５乃至Ｔ１６の期間内にＡＤＣ２２１は、参照電圧ＶＲＥＦと画素３２０の（Ｄ２）／２との加算値の読出しを行う。カラム信号処理回路２２０は、画素３２０のデジタルＣＤＳの際に、保持しておいた参照電圧ＶＲＥＦを用いる。
同図に例示するように、行ごとに２回目の参照電圧の読出しを省略することにより、読出し速度を速くすることができる。
以下、第１の実施の形態の読出しを「ＰＤＰＤ読出し」と称し、第２の実施の形態の読出しを「ＰＤＤ読出し」と称する。
図１６は、本技術の第２の実施の形態におけるカラム信号処理回路２２０の一構成例を示すブロック図である。この第２の実施の形態のカラム信号処理回路２２０は、列毎に、セレクタ２２５、メモリ２２６および減算器２２７をさらに備える点において第１の実施の形態と異なる。
セレクタ２２５は、タイミング制御回路２１２の制御に従って、ＡＤＣ２２１からのデジタル信号を減算器２２７およびメモリ２２６のいずれかに出力するものである。メモリ２２６は、デジタル信号を保持するものである。減算器２２７は、セレクタ２２５からのデジタル信号とメモリ２２６に保持されたデジタル信号との差分を求め、ラッチ回路２２４に出力するものである。
タイミング制御回路２１２は、セレクタ２２５を制御して画素３１０の参照電圧ＶＲＥＦをメモリ２２６へ出力させる。メモリ２２６は、その参照電圧ＶＲＥＦを保持する。そして、タイミング制御回路２１２は、セレクタ２２５を制御し、参照電圧ＶＲＥＦおよび（Ｄ１）／２の加算値を減算器２２７へ出力させる。また、タイミング制御回路２１２は、セレクタ２２５を制御し、参照電圧ＶＲＥＦおよび（Ｄ２）／２の加算値を減算器２２７へ出力させる。
なお、セレクタ２２５、メモリ２２６および減算器２２７からなる回路のデジタルＣＤＳ処理をカラム信号処理回路２２０の代わりに、後段の回路（ＤＰＳ回路１２０など）が実行することもできる。
このように、本技術の第２の実施の形態によれば、ＡＤＣ２２１は、２回目の参照電圧（オフセット電圧）の読出しを省略するため、読出し速度を速くすることができる。
＜３．第３の実施の形態＞
上述の第１の実施の形態では、２画素が１つのサンプルホールド回路４００を共有していたが、サンプルホールド回路４００を共有する画素数は、２画素に限定されない。この第３の実施の形態の固体撮像素子２００は、４画素が１つのサンプルホールド回路４００を共有する点において第１の実施の形態と異なる。
図１７は、本技術の第３の実施の形態におけるＳＨ共有ブロック３００の一構成例を示す回路図である。この第３の実施の形態のＳＨ共有ブロック３００は、画素３３０および３４０と、短絡トランジスタ４３１および４４１と、接続トランジスタ４３２および４４２と、個別容量４５３および４５４とをさらに備える点において第１の実施の形態と異なる。
画素３３０および３４０のそれぞれの回路構成は、画素３１０やと３２０と同様である。これらの４つの画素は、例えば、２行×２列に配列される。
個別容量４５３および４５４の一端（同図における右側）は、出力側ノード４０５に接続される。
短絡トランジスタ４３１は、垂直走査回路２１１からの制御信号Ｓ３ａに従って、個別容量４５３の他端（同図における左側）と入力ノード３５０との間の経路を開閉するものである。短絡トランジスタ４４１は、垂直走査回路２１１からの制御信号Ｓ４ａに従って、個別容量４５４の他端（同図における左側）と入力ノード３５０との間の経路を開閉するものである。
接続トランジスタ４３２は、垂直走査回路２１１からの制御信号Ｓ３ｂに従って参照電圧ＶＲＥＦのノードと、個別容量４５３の他端との間の経路を開閉するものである。接続トランジスタ４４２は、垂直走査回路２１１からの制御信号Ｓ４ｂに従って参照電圧ＶＲＥＦのノードと、個別容量４５４の他端との間の経路を開閉するものである。
同図に例示したように、４画素で１つのサンプルホールド回路を共有することにより、２画素で共有する第１の実施の形態よりも、画素当たりの素子数を削減することができる。
なお、４画素より多くの画素（８画素）で１つのサンプルホールド回路を共有することもできる。この場合には、短絡トランジスタ４１１および接続トランジスタ４１２に対応するトランジスタと、個別容量とが画素ごとに追加される。共有する画素数をＮ（Ｎは、整数）とすると、サンプルホールド回路４００内の容量の個数Ｍ１は、次の式により表される。
Ｍ１＝Ｎ＋１ ・・・式１
また、サンプルホールド回路４００内のトランジスタの個数Ｍ２は、次の式により表される。
Ｍ２＝２Ｎ＋４ ・・・式２
また、サンプルホールド回路４００への制御信号（Ｓ１ａなど）の個数Ｍ３は、次の式により表される。
Ｍ３＝２Ｎ＋３ ・・・式３
図１８は、本技術の第３の実施の形態におけるＭＩＭ素子の配置例を示す図である。ＳＨ共有ブロック３００内には、共通容量４５０、個別容量４５１乃至４５４として、５つのＭＩＭ素子が配置される。回路チップ２０２を下側のチップとして、個別容量４５１乃至４５４は、対応する画素の直下に配置される。また、共通容量４５０は、個別容量４５１乃至４５４の間（例えば、２行×２列の中央部）に配置される。
なお、第３の実施の形態に第２の実施の形態を適用することもできる。この場合には、２回目、３回目および４回目の参照電圧の読出しが省略される。共有する画素数を４画素より多くする場合も同様に、２回目以降の参照電圧の読出しが省略される。
このように、本技術の第３の実施の形態によれば、４画素が１つのサンプルホールド回路４００を共有するため、２画素が共有する場合よりも、画素当たりの素子数を削減することができる。
次に、比較例と、上述の第１乃至第３の実施の形態とのそれぞれの特徴について説明する。
図１９は、比較例と本技術の実施の形態におけるサンプルホールド回路４００との特徴を説明するための図である。比較例のサンプルホールド回路内の容量の個数は、式１により表される。また、比較例のサンプルホールド回路内のトランジスタの個数は、４Ｎとなる。一方、サンプルホールド回路４００では、容量の個数は、比較例と同様である。トランジスタ数は、式２により表される。
トランジスタ数を比較すると、Ｎが３以上の場合にサンプルホールド回路４００の方が比較例よりもトランジスタ数が少なくなる。
また、比較例の制御信号の個数は３Ｎとなる。一方、サンプルホールド回路４００では、制御信号の個数は、式３により表される。制御信号の個数を比較すると、Ｎが３以上の場合にサンプルホールド回路４００の方が比較例よりも制御信号が少なくなる。このため、制御信号を伝送する信号線の配線数を比較例よりも削減することができる。
また、サンプルホールド回路４００の伝達ゲインは、比較例と同等である。また、前述したように、比較例では、サンプルホールド回路を共有する複数の画素のそれぞれの露光の開始、終了タイミングが不一致となる。一方、サンプルホールド回路４００を共有する複数の画素のそれぞれの露光の開始、終了タイミングが一致する。
また、前述したように、比較例では、長周期の電圧変動に弱い。一方、サンプルホールド回路４００は、長周期の電圧変動に強い。また、比較例では、ＰＤＰＤ読出しが可能であるが、ＰＤＤ読出しが不可能である。一方、サンプルホールド回路４００を用いる場合、ＰＤＰＤ読出し、ＰＤＤ読出しの両方が可能である。
＜４．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２１は、撮像部１２０３１の設置位置の例を示す図である。
図２１では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）所定の第１リセットレベルと露光量に応じた第１信号レベルとを生成する第１の画素と、
所定の第２リセットレベルと露光量に応じた第２信号レベルとを生成する第２の画素と、
前記第１リセットレベルを第１個別容量に保持させ、前記第２リセットレベルを第２個別容量に保持させるリセットレベルサンプリング処理と、前記第１リセットレベルおよび前記第１信号レベルの差分に応じた第１出力レベルを共通容量および前記第１個別容量に保持させ、前記第２リセットレベルおよび前記第２信号レベルの差分に応じた第２出力レベルを前記共通容量および前記第２個別容量に保持させる相関二重サンプリング処理とを行うサンプルホールド回路と
を具備する固体撮像素子。
（２）前記サンプルホールド回路は、
前記第１個別容量と、
前記第２個別容量と、
前記共通容量と、
前記リセットレベルサンプリング処理を行うリセットレベルサンプリング回路と、
前記相関二重サンプリング処理を行う相関二重サンプリング回路と
を備える前記（１）記載の固体撮像素子。
（３）前記第１個別容量、前記第２個別容量および前記共通容量の一端は、所定の出力側ノードに共通に接続され、
前記共通容量の他端は、前記第１および第２の画素に共通に接続され、
前記リセットレベルサンプリング回路は、
前記第１個別容量の他端に所定の参照電圧のノードを接続する第１接続トランジスタと、
前記第２個別容量の他端に前記参照電圧のノードを接続する第２接続トランジスタと、
前記共通容量の両端を短絡する共通短絡トランジスタと
を備える前記（２）記載の固体撮像素子。
（４）前記相関二重サンプリング回路は、
前記出力側ノードに前記参照電圧のノードを接続する共通接続トランジスタと、
前記第１個別容量の他端と前記共通容量の他端との間を短絡する第１短絡トランジスタと、
前記第２個別容量の他端と前記共通容量の他端との間を短絡する第２短絡トランジスタとを備える前記（３）記載の固体撮像素子。
（５）アナログデジタル変換器をさらに具備し、
前記サンプルホールド回路は、前記相関二重サンプリング処理後に、前記参照電圧と前記参照電圧および前記第１出力レベルの加算値と前記参照電圧と前記参照電圧および前記第２出力レベルの加算値とを前記アナログデジタル変換器に順に出力する処理をさらに行う
前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）前記アナログデジタル変換器は、前記参照電圧と前記参照電圧および前記第１出力レベルの加算値と前記参照電圧と前記参照電圧および前記第２出力レベルの加算値とを順にデジタル信号に変換する前記（５）記載の固体撮像素子。
（７）前記アナログデジタル変換器は、前記参照電圧と前記参照電圧および前記第１出力レベルの加算値と前記参照電圧および前記第２出力レベルの加算値とを順にデジタル信号に変換する
前記（５）記載の固体撮像素子。
（８）所定の第３リセットレベルと露光量に応じた第３信号レベルとを生成する第３の画素と、
所定の第４リセットレベルと露光量に応じた第４信号レベルとを生成する第４の画素とをさらに具備し、
前記サンプルホールド回路は、リセットレベルサンプリング処理内に前記第３リセットレベルを第３個別容量に保持させ、前記第４リセットレベルを第４個別容量に保持させ、相関二重サンプリング処理内に前記第３リセットレベルおよび前記第４信号レベルの差分に応じた第３出力レベルを前記共通容量および前記第３個別容量に保持させ、前記第４リセットレベルおよび前記第４信号レベルの差分に応じた第４出力レベルを前記共通容量および前記第４個別容量に保持させる
前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）所定の第１リセットレベルと露光量に応じた第１信号レベルとを生成する第１の画素と、
所定の第２リセットレベルと露光量に応じた第２信号レベルとを生成する第２の画素と、
前記第１リセットレベルを第１個別容量に保持させ、前記第２リセットレベルを第２個別容量に保持させるリセットレベルサンプリング処理と、前記第１リセットレベルおよび前記第１信号レベルの差分に応じた第１出力レベルを共通容量および前記第１個別容量に保持させ、前記第２リセットレベルおよび前記第２信号レベルの差分に応じた第２出力レベルを前記共通容量および前記第２個別容量に保持させる相関二重サンプリング処理とを行うサンプルホールド回路と、
前記サンプルホールド回路から出力されたレベルをデジタル信号に変換するカラム信号処理回路と
を具備する撮像装置。
（１０）所定の第１リセットレベルを第１個別容量に保持させ、所定の第２リセットレベルを第２個別容量に保持させるリセットレベルサンプリング手順と、
前記第１リセットレベルおよび露光量に応じた第１信号レベルの差分に応じた第１出力レベルを共通容量および前記第１個別容量に保持させ、前記第２リセットレベルおよび露光量に応じた第２信号レベルの差分に応じた第２出力レベルを前記共通容量および前記第２個別容量に保持させる相関二重サンプリング処理とを行うサンプルホールド手順と
を具備する固体撮像素子の制御方法。
１００ 撮像装置
１０７Ａ、１０８Ａ、１０９Ａ、１１１Ａ、１０７Ｂ、１０８Ｂ、１０９Ｂ、１１１Ｂ トランジスタ
１１０ 光学部
１１０Ａ、１１０Ｂ、１１３ 容量
１２０ ＤＳＰ回路
１３０ 表示部
１４０ 操作部
１５０ バス
１６０ フレームメモリ
１７０ 記憶部
１８０ 電源部
２００ 固体撮像素子
２０１ 受光チップ
２０２ 回路チップ
２１１ 垂直走査回路
２１２ タイミング制御回路
２１３ ＤＡＣ
２１４ 画素アレイ部
２１５ 水平転送走査回路
２２０ カラム信号処理回路
２２１ ＡＤＣ
２２２ コンパレータ
２２３ カウンタ
２２４ ラッチ回路
２２５ セレクタ
２２６ メモリ
２２７ 減算器
３００ ＳＨ共有ブロック
３１０、３２０、３３０、３４０ 画素
３１１、３２１ 電荷排出トランジスタ
３１２、３２２ 光電変換素子
３１３、３２３ 転送トランジスタ
３１４、３２４ リセットトランジスタ
３１５、３２５、４６３ 増幅トランジスタ
３１６、３２６、４６４ 選択トランジスタ
３５１、４１２、４２２、４３２、４４２、４６２ 接続トランジスタ
３５２ 負荷ＭＯＳトランジスタ
４００ サンプルホールド回路
４１１、４２１、４３１、４４１、４６１ 短絡トランジスタ
４５０ 共通容量
４５１、４５２、４５３、４５４ 個別容量
１２０３１ 撮像部

Claims (10)

  1. 所定の第１リセットレベルと露光量に応じた第１信号レベルとを生成する第１の画素と、
    所定の第２リセットレベルと露光量に応じた第２信号レベルとを生成する第２の画素と、
    前記第１リセットレベルを第１個別容量に保持させ、前記第２リセットレベルを第２個別容量に保持させるリセットレベルサンプリング処理と、前記第１リセットレベルおよび前記第１信号レベルの差分に応じた第１出力レベルを共通容量および前記第１個別容量に保持させ、前記第２リセットレベルおよび前記第２信号レベルの差分に応じた第２出力レベルを前記共通容量および前記第２個別容量に保持させる相関二重サンプリング処理とを行うサンプルホールド回路と
    を具備する固体撮像素子。
  2. 前記サンプルホールド回路は、
    前記第１個別容量と、
    前記第２個別容量と、
    前記共通容量と、
    前記リセットレベルサンプリング処理を行うリセットレベルサンプリング回路と、
    前記相関二重サンプリング処理を行う相関二重サンプリング回路と
    を備える請求項１記載の固体撮像素子。
  3. 前記第１個別容量、前記第２個別容量および前記共通容量の一端は、所定の出力側ノードに共通に接続され、
    前記共通容量の他端は、前記第１および第２画素に共通に接続され、
    前記リセットレベルサンプリング回路は、
    前記第１個別容量の他端に所定の参照電圧のノードを接続する第１接続トランジスタと、
    前記第２個別容量の他端に前記参照電圧のノードを接続する第２接続トランジスタと、
    前記共通容量の両端を短絡する共通短絡トランジスタと
    を備える請求項２記載の固体撮像素子。
  4. 前記相関二重サンプリング回路は、
    前記出力側ノードに前記参照電圧のノードを接続する共通接続トランジスタと、
    前記第１個別容量の他端と前記共通容量の他端との間を短絡する第１短絡トランジスタと、
    前記第２個別容量の他端と前記共通容量の他端との間を短絡する第２短絡トランジスタとを備える請求項３記載の固体撮像素子。
  5. アナログデジタル変換器をさらに具備し、
    前記サンプルホールド回路は、前記相関二重サンプリング処理後に、前記参照電圧と前記参照電圧および前記第１出力レベルの加算値と前記参照電圧と前記参照電圧および前記第２出力レベルの加算値とを前記アナログデジタル変換器に順に出力する処理をさらに行う
    請求項１記載の固体撮像素子。
  6. 前記アナログデジタル変換器は、前記参照電圧と前記参照電圧および前記第１出力レベルの加算値と前記参照電圧と前記参照電圧および前記第２出力レベルの加算値とを順にデジタル信号に変換する請求項５記載の固体撮像素子。
  7. 前記アナログデジタル変換器は、前記参照電圧と前記参照電圧および前記第１出力レベルの加算値と前記参照電圧および前記第２出力レベルの加算値とを順にデジタル信号に変換する
    請求項５記載の固体撮像素子。
  8. 所定の第３リセットレベルと露光量に応じた第３信号レベルとを生成する第３の画素と、
    所定の第４リセットレベルと露光量に応じた第４信号レベルとを生成する第４の画素とをさらに具備し、
    前記サンプルホールド回路は、リセットレベルサンプリング処理内に前記第３リセットレベルを第３個別容量に保持させ、前記第４リセットレベルを第４個別容量に保持させ、相関二重サンプリング処理内に前記第３リセットレベルおよび前記第４信号レベルの差分に応じた第１出力レベルを前記共通容量および前記第３個別容量に保持させ、前記第４リセットレベルおよび前記第４信号レベルの差分に応じた第４出力レベルを前記共通容量および前記第４個別容量に保持させる
    請求項１記載の固体撮像素子。
  9. 所定の第１リセットレベルと露光量に応じた第１信号レベルとを生成する第１の画素と、
    所定の第２リセットレベルと露光量に応じた第２信号レベルとを生成する第２の画素と、
    前記第１リセットレベルを第１個別容量に保持させ、前記第２リセットレベルを第２個別容量に保持させるリセットレベルサンプリング処理と、前記第１リセットレベルおよび前記第１信号レベルの差分に応じた第１出力レベルを共通容量および前記第１個別容量に保持させ、前記第２リセットレベルおよび前記第２信号レベルの差分に応じた第２出力レベルを前記共通容量および前記第２個別容量に保持させる相関二重サンプリング処理とを行うサンプルホールド回路と、
    前記サンプルホールド回路から出力されたレベルをデジタル信号に変換するカラム信号処理回路と
    を具備する撮像装置。
  10. 所定の第１リセットレベルを第１個別容量に保持させ、所定の第２リセットレベルを第２個別容量に保持させるリセットレベルサンプリング手順と、
    前記第１リセットレベルおよび露光量に応じた第１信号レベルの差分に応じた第１出力レベルを共通容量および前記第１個別容量に保持させ、前記第２リセットレベルおよび露光量に応じた第２信号レベルの差分に応じた第２出力レベルを前記共通容量および前記第２個別容量に保持させる相関二重サンプリング処理とを行うサンプルホールド手順と
    を具備する固体撮像素子の制御方法。
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