WO2013099723A1 - 撮像素子、撮像装置、電子機器および撮像方法 - Google Patents

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西原　利幸
角　博文
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Definitions

  • This technology relates to an image sensor. Specifically, the present invention relates to an imaging device, an imaging device, an electronic apparatus, and an imaging method that detect weak light.
  • CMOS Complementary Metal Oxide Semiconductor
  • This technology was created in view of such a situation, and aims to improve the speed of AD conversion.
  • the present technology has been made to solve the above-described problems.
  • the first aspect of the present technology outputs a signal in a state where there is no charge accumulation due to photons as a reset signal, and charge accumulation due to the photons is not caused.
  • An amplification unit that amplifies each signal of a pixel that outputs a signal in a certain state as an accumulation signal at a magnification larger than 1, and generates an offset amount signal corresponding to the amount of its own offset component using the amplified signal
  • a calculation unit that calculates a digital value corresponding to the offset component of the self using the generated offset amount signal and the accuracy set for AD conversion of the amplified accumulated signal.
  • the calculation unit receives the offset by inputting a holding unit that holds charges in the amplified signal, and a signal that cancels the held charges and the amplified signal.
  • a comparison that generates a quantity signal and compares the potential of the reference signal of the ramp waveform corresponding to the accuracy of the step difference and the potential of the offset quantity signal to generate an offset quantity signal comparison result indicating which potential is higher
  • a count for calculating the digital value corresponding to the offset component of the comparison unit by counting pulses corresponding to the ramp waveform stage between the start of the comparison and the inversion of the offset amount signal comparison result May be provided.
  • AD conversion using the potential of the signal from which the offset component of the amplifying unit has been removed by canceling out the held charge and the amplified signal, and the reference signal of the ramp waveform corresponding to the difference in potential of the step is accurate.
  • the digital value corresponding to the offset component of the comparison unit is calculated.
  • the holding unit holds charges in the signal obtained by amplifying the reset signal, and the comparing unit cancels the held charge and the signal obtained by amplifying the reset signal.
  • the above signal may be compared using the offset signal as the offset signal, and the offset signal comparison result may be generated. As a result, the offset amount signal comparison result is generated using the reset signal.
  • the comparison unit when the comparison unit calculates a digital value of the accumulated signal, the comparison unit cancels a signal obtained by canceling the held charge and a signal obtained by amplifying the accumulated signal.
  • the potential of the reference signal of the ramp waveform and the potential of the signal to be digitized are compared to generate a digitized signal comparison result indicating which potential is higher, and the counting unit performs the comparison
  • down-counting is performed based on the offset amount signal comparison result from the count value in the initial state
  • the up-count is performed based on the digitized signal comparison result from the count value after the down-count, and corresponds to the offset component of the comparison unit It may be digital values to calculate the digital value of the accumulated signal has been removed. Accordingly, in the state where the charge in the signal obtained by amplifying the reset signal is held in the holding unit, the digital value of the accumulated signal from which the digital value is a signal obtained by amplifying the accumulated signal.
  • the image processing apparatus further includes a binary determination unit that compares the calculated digital value of the accumulated signal with a threshold value to binaryly determine whether a photon is incident on the pixel that generated the accumulated signal. You may do it.
  • the calculated digital value of the accumulated signal is compared with a threshold value, and the presence / absence of a photon incident on the pixel that has generated the accumulated signal is binary-determined.
  • the comparison unit continuously generates the offset signal comparison result for the same offset amount signal a plurality of times, and the digital signal for the same digitization target signal.
  • the target signal comparison result is generated a plurality of times in succession, and the count unit adds the down count value of each of the offset signal comparison results generated a plurality of times continuously,
  • the digital value of the accumulated signal may be calculated based on the added value of the up-count values of the generated digitized signal comparison results. This produces an effect of digital values of the accumulation signal a digital value is removed corresponding to the offset component of the comparator unit and sampled multiple times are calculated.
  • the holding unit holds charges in a signal obtained by amplifying the accumulated signal
  • the comparing unit holds the charge when generating the offset amount signal comparison result.
  • the offset signal is generated as a signal that offsets the charge and the signal obtained by amplifying the accumulated signal, and the digital value of the accumulated signal is calculated
  • the held charge and the reset signal are amplified.
  • a signal that cancels the signal is used as a digitization target signal, and the potential of the reference signal of the ramp waveform is compared with the potential of the digitization target signal to generate a digitization target signal comparison result.
  • the down-count is calculated based on the offset amount signal comparison result from the count value in the initial state.
  • the digital value of the accumulated signal When the digital value of the accumulated signal is calculated, up-counting is performed from the count value after down-counting based on the signal to be digitized comparison result, and the digital value corresponding to the offset component of the comparison unit is calculated. A digital value of the accumulated signal from which the value has been removed may be calculated. Thereby, in the state where the charge in the signal obtained by amplifying the accumulated signal is held in the holding unit, the digital value of the accumulated signal from which the digital value corresponding to the offset component of the comparison unit is removed is calculated.
  • the comparison unit may perform the comparison using the accuracy that decreases with an increase in the magnification set in the amplification unit. This brings about the effect that the comparison is performed using the accuracy that decreases as the magnification set in the amplification unit increases.
  • the amplifying unit may be configured by an operational amplifier or a CMOS (Complementary Metal Oxide Semiconductor) inverter provided for each calculation unit.
  • CMOS Complementary Metal Oxide Semiconductor
  • an operational amplifier or a CMOS inverter is provided for each calculation unit as an amplification unit.
  • the amplification unit may be constituted by the amplifier transistor of the common-source provided for each of the pixels.
  • the grounded source type amplifier transistor provided for each pixel is provided as an amplifying unit.
  • the amplifying unit may be configured by a feedback circuit for feeding back the potential in the signal output from the pixel to the potential in the floating diffusion of the pixel that outputs the signal. Good.
  • the amplified signal is an effect that is output from the pixel.
  • FIG. 3 is a schematic diagram illustrating an example of a circuit configuration of a pixel 310 according to the first embodiment of the present technology.
  • FIG. FIG. 3 is a diagram schematically illustrating an example of a layout of a pixel 310 according to the first embodiment of the present technology.
  • 3 is a conceptual diagram illustrating an example of a functional configuration example of a determination circuit 400 according to the first embodiment of the present technology.
  • FIG. FIG. 3 is a diagram schematically illustrating an example of a circuit configuration example of a determination circuit 400 according to the first embodiment of the present technology.
  • 3 is a timing chart illustrating an example of an operation of a determination circuit 400 according to the first embodiment of the present technology. It is a figure which shows typically the reset signal count period of the image pick-up element 100 of 1st Embodiment of this technique, and the reset signal count period of another image pick-up element. 6 is a table for comparing a ramp waveform of a REF signal in the image sensor 100 according to the first embodiment of the present technology with a ramp waveform of a REF signal in another image sensor.
  • 3 is a flowchart illustrating a processing procedure example when calculating a pixel value of a pixel 310 in the imaging device 100 according to the first embodiment of the present technology.
  • 6 is a graph showing a relationship between an average number of photons incident on each pixel during a unit exposure period and a count probability in the second embodiment of the present technology.
  • It is a mimetic diagram showing an example of circuit composition of a pixel (pixel 710) of a 3rd embodiment of this art.
  • 16 is a flowchart illustrating an example of a processing procedure when a pixel value of a pixel 710 is calculated in the imaging device according to the third embodiment of the present technology.
  • FIG. 19 is a timing chart illustrating an example of a case where the determination circuit 400 performs sampling a plurality of times in the fourth embodiment of the present technology. It is a figure which shows typically an example of the circuit structural example of the amplifier circuit (amplifier circuit 1160) in the example amplified using the amplifier circuit of the inverter of 5th Embodiment of this technique. It is a mimetic diagram showing an example of circuit composition of a pixel (pixel 1210) in an example which amplifies an output from a pixel by providing a pixel with a common source NMOS transistor as an amplifier transistor according to a fifth embodiment of the present technology.
  • First embodiment imaging control: example in which an amplifier circuit is provided to amplify a signal
  • Second Embodiment imaging control: Binary determines example the presence or absence of incident photons on the basis of the stored signal
  • Third Embodiment Imaging control: an example of a pixel that obtains an output signal by modulating the potential on the substrate side of the amplifier transistor with the accumulated charge of the pixel
  • Fourth Embodiment Imagingg Control: Example of Sampling Multiple Times
  • Fifth embodiment imaging control: various amplification methods
  • FIG. 1 is a conceptual diagram illustrating an example of a basic configuration example of the image sensor 100 according to the first embodiment of the present technology.
  • the image sensor 100 is a light detector provided in a system for detecting faint light (for example, an imaging plate fluorescent scanner, a radiation scintillation counter, etc.).
  • the image sensor 100 is realized by, for example, a CMOS (Complementary Metal Metal Oxide Semiconductor) sensor.
  • the image sensor 100 includes a pixel array unit 300, a first vertical drive circuit 112, a determination circuit 400, a register 114, a second vertical drive circuit 115, an output circuit 118, and a REF (REFerence) signal generation unit. 210.
  • the determination circuit and the register for processing the signal of the pixel driven by the second vertical drive circuit 115 are the determination circuit (the determination circuit 400) for processing the signal of the pixel driven by the first vertical drive circuit 112. ) And the register (register 114), the description is omitted.
  • the pixel array unit 300 includes a plurality of pixels (pixels 310) arranged in a two-dimensional matrix (n ⁇ m).
  • pixels 310) arranged in a two-dimensional matrix (n ⁇ m).
  • n ⁇ m two-dimensional matrix
  • the pixels 310 of 128 rows ⁇ 128 columns are arranged in the pixel array unit 300.
  • Half of the pixels 310 arranged in the pixel array unit 300 (pixels located in the upper half of the pixel array unit 300 in FIG. 1) have a control line (control line 330) from the first vertical drive circuit 112. Wired in rows.
  • control lines are wired from the second vertical drive circuit 115 in units of rows. Note that the circuit configuration of the pixel 310 will be described with reference to FIG.
  • a vertical signal line (vertical signal line 341) is wired to the pixel 310 in units of columns.
  • the vertical signal line 341 connected to the pixel to which the control line 330 is wired from the first vertical drive circuit 112 is connected to the determination circuit 400 facing the upper side of the pixel array unit 300.
  • the vertical signal line 341 connected to the pixel to which the control line 330 is wired from the second vertical driving circuit 115 is connected to the determination circuit 400 facing the lower side of the pixel array unit 300.
  • the first vertical drive circuit 112 supplies a signal to the pixel 310 via the control line 330 and sequentially scans the pixel 310 in units of rows in the vertical direction (column direction). As the first vertical drive circuit 112 performs selective scanning in units of rows, a signal is output from the pixels 310 in units of rows.
  • the control line 330 includes a pixel reset line 331 and a charge transfer line 332. Since the pixel reset line 331 and the charge transfer line 332 will be described with reference to FIG. 2, description thereof is omitted here.
  • the second vertical drive circuit 115 is the same except that the pixel 310 to be controlled is different from the first vertical drive circuit 112, and thus the description thereof is omitted here.
  • the determination circuit 400 calculates the amount of light incident on the pixel 310 based on the output signal supplied from the pixel 310.
  • the determination circuit 400 is provided for each vertical signal line 341. That is, at the position facing the upper side of the pixel array unit 300, 128 pieces connected to 128 vertical signal lines 341 wired to pixels (64 rows ⁇ 128 columns) driven by the first vertical drive circuit 112, respectively. Determination circuit 400 is provided. Further, at the position facing the lower side of the pixel array unit 300, 128 pieces connected to 128 vertical signal lines 341 wired to pixels (64 rows ⁇ 128 columns) driven by the second vertical drive circuit 115, respectively. Determination circuit 400 is provided.
  • the determination circuit 400 calculates the amount of light incident on the pixel 310 after amplifying the output signal supplied from the pixel 310 N times (N> 1).
  • the determination circuit 400 will be described with reference to FIGS. 4 to 8, and detailed description thereof will be omitted here.
  • the determination circuit 400 supplies the determination result to the register 114 connected to each determination circuit 400.
  • the REF signal generation unit 210 generates a REF signal used when AD conversion is performed on the output signal supplied from the pixel 310.
  • the same REF signal is supplied to the plurality of determination circuits 400 as the REF signal generated by the REF signal generation unit 210.
  • the REF signal generation unit 210 can generate a REF signal having a ramp waveform at a predetermined timing. Since the REF signal will be described with reference to FIG. 6, a detailed description thereof will be omitted here.
  • the REF signal generation unit 210 supplies the generated REF signal to the plurality of determination circuits 400 via the REF signal line 211.
  • the register 114 is provided for each determination circuit 400, and temporarily holds the determination result supplied from the determination circuit 400.
  • the register 114 sequentially outputs the determination results to be held to the output circuit 118 during the period in which the signal of the next row of pixels is read (reading period).
  • the output circuit 118 outputs a signal generated by the image sensor 100 to an external circuit.
  • FIG. 2 is a schematic diagram illustrating an example of a circuit configuration of the pixel 310 according to the first embodiment of the present technology.
  • the pixel 310 converts an optical signal that is incident light into an electrical signal by performing photoelectric conversion.
  • the pixel 310 amplifies the converted electric signal and outputs it as a pixel signal.
  • the pixel 310 amplifies an electric signal by an FD amplifier having a floating diffusion layer (floating diffusion: FD).
  • the pixel 310 includes a photodiode 311, a transfer transistor 312, a reset transistor 313, and an amplifier transistor 314.
  • the photodiode 311 has its anode terminal grounded and a cathode terminal connected to the source terminal of the transfer transistor 312.
  • the transfer transistor 312 has a gate terminal connected to the charge transfer line 332 and a drain terminal connected to the source terminal of the reset transistor 313 and the gate terminal of the amplifier transistor 314 via the floating diffusion (FD 322).
  • the reset transistor 313 has its gate terminal connected to the pixel reset line 331 and its drain terminal connected to the power supply line 323 and the drain terminal of the amplifier transistor 314.
  • the source terminal of the amplifier transistor 314 is connected to the vertical signal line 341.
  • the photodiode 311 is a photoelectric conversion element that generates an electric charge according to the intensity of light.
  • a pair of electrons and holes is generated by photons incident on the photodiode 311, and the generated electrons are stored here.
  • the transfer transistor 312 transfers electrons generated in the photodiode 311 to the FD 322 in accordance with a signal (transfer pulse) from the vertical drive circuit (the first vertical drive circuit 112 or the second vertical drive circuit 115). For example, when a signal (pulse) is supplied from the charge transfer line 332 supplied to the gate terminal of the transfer transistor 312, the transfer transistor 312 becomes conductive and transfers electrons generated in the photodiode 311 to the FD 322.
  • the reset transistor 313 is for resetting the potential of the FD 322 in accordance with a signal (reset pulse) supplied from the vertical drive circuit (the first vertical drive circuit 112 or the second vertical drive circuit 115).
  • the reset transistor 313 becomes conductive when a reset pulse is supplied to the gate terminal via the pixel reset line 331, and a current flows from the FD 322 to the power supply line 323.
  • a reset potential As a result, electrons accumulated in the floating diffusion (FD 322) are extracted to the power source, and the FD 322 is reset (hereinafter, this potential is referred to as a reset potential). Note that when the photodiode 311 is reset, the transfer transistor 312 and the reset transistor 313 are simultaneously turned on.
  • a potential (power supply) flowing through the power supply line 323 is a power supply used for resetting and a source follower, and for example, 3 V is supplied.
  • the amplifier transistor 314 is for amplifying the potential of the floating diffusion (FD 322) and outputting a signal (output signal) corresponding to the amplified potential to the vertical signal line 341.
  • the amplifier transistor 314 When the potential of the floating diffusion (FD 322) is reset (in the case of the reset potential), the amplifier transistor 314 outputs an output signal (hereinafter referred to as a reset signal) corresponding to the reset potential vertically. Output to the signal line 341.
  • the amplifier transistor 314 outputs an output signal (hereinafter referred to as an accumulated signal) corresponding to the amount of transferred electrons to the vertical signal. Output to line 341.
  • a selection transistor may be inserted for each pixel between the amplifier transistor 314 and the vertical signal line 341.
  • the basic circuitry and operation mechanism of the pixels as shown in FIG. 2 is similar to the normal pixel can be considered a variety of variations in other.
  • the pixel assumed in the present technology is designed so that the conversion efficiency is significantly higher than that of the conventional pixel.
  • the pixel is designed so that the parasitic capacitance (parasitic capacitance of the FD 322) of the gate terminal of the amplifier (amplifier transistor 314) constituting the source follower is effectively reduced to the limit.
  • FIG. 3 is a diagram schematically illustrating an example of the layout of the pixel 310 according to the first embodiment of the present technology.
  • a photodiode 311, an FD 322, and a vertical signal line 341 are shown in the layout of the pixel 310 shown in FIG. 3.
  • the gate terminal wiring (gate wiring 362) of the transfer transistor 312, the reset transistor 313 gate terminal wiring (gate wiring 363), and the amplifier transistor 314 gate terminal wiring (gate wiring 364) are shown in FIG. 3.
  • the FD 322 is indicated by a thick broken line
  • the vertical signal line 341 is indicated by a thin broken line
  • the gate wirings 362 to 364 are indicated by hatched rectangles.
  • FIG. 3 shows an impurity diffusion layer (diffusion layer 371) corresponding to the drain terminal of the transfer transistor 312, the source terminal of the reset transistor 313, and the wiring between the two terminals.
  • FIG. 3 also shows an impurity diffusion layer (diffusion layer 372) corresponding to the drain terminal of the reset transistor 313, the drain terminal of the amplifier transistor 314, and the wiring between the two terminals.
  • FIG. 3 shows an impurity diffusion layer (diffusion layer 373) corresponding to the source terminal of the amplifier transistor 314.
  • the diffusion layers 371 to 373 are indicated by rectangles with fine dots.
  • a contact (contact 382) for connecting the gate wiring 362 to the charge transfer line 332 and a contact (contact 383) for connecting the gate wiring 363 to the pixel reset line 331 are shown. Yes.
  • This layout also shows a contact (contact 384) for connecting the gate wiring 364 to the FD 322 and a contact (contact 385) for connecting the diffusion layer 371 to the FD 322.
  • a contact (contact 386) for connecting the diffusion layer 372 to the power supply line 323 and a contact (contact 387) for connecting the diffusion layer 373 to the vertical signal line 341 are shown. .
  • the layout of the pixel 310 will be described by focusing on the size of the FD 322.
  • the layout of the pixel 310 is designed so that the parasitic capacitance in the FD 322 is minimized. Therefore, in the pixel 310, the layout is designed so that the FD 322, which is a wiring portion that connects the diffusion layer 371 to the gate wiring 364, the diffusion layer 371, and the gate wiring 364 have the smallest possible area. Further, in the pixel 310, the width of the drain terminal of the amplifier transistor 314 (near the gate wiring 364 of the diffusion layer 373) is narrowed, and at the same time, the wiring of the FD 322 is connected to the source terminal of the amplifier transistor 314 (vertical signal line 341). Most are covered flatly.
  • the output of the source follower has a gain close to 1 with respect to the input, the substantial parasitic capacitance between the vertical signal line 341 and the FD 322 is very small. For this reason, as shown in FIG. 3, by using a shield structure in which the FD 322 is covered with the vertical signal line 341, the parasitic capacitance in the FD 322 can be minimized and the conversion efficiency can be greatly increased.
  • the output signal is sufficiently larger than the random noise, so in principle one photon Can be detected.
  • the pixel 310 as shown in FIG. 3 can store a charge of about 1000 e ⁇ in the photodiode 311 when a power supply voltage of about 3 V is supplied, for example.
  • the accumulated signal (output signal) is an analog output having an operation range of about 0.6V.
  • the magnitude of the signal per electron is about 10 times larger than the conventional one. For this reason, the influence of the random noise of the amplifier transistor 314 and the determination circuit 400 is about 1/10. That is, the pixel 310 is suitable for low-illuminance imaging.
  • an output signal of a pixel including a photodiode and an amplifier transistor can be handled as binary data or analog data having a gradation when the conversion efficiency is sufficiently high.
  • a pixel has a problem that the upper limit (dynamic range) of the detected light amount in one imaging is small.
  • it is effective to increase the frame rate by increasing the reading speed of the signal output from the pixel and accumulate the results of reading multiple times. For example, in the case of binary determination of the incidence of photons, if 1023 exposures and readouts are performed and the results are integrated, the dynamic range per pixel becomes 10-bit gradation data.
  • the maximum number of accumulated electrons is 1000e ⁇ and the number of photons is determined after analog output, if the results are accumulated by performing 16 exposures and readings, the maximum number of accumulated electrons is 16, Equivalent to the output of a pixel that is 000e ⁇ .
  • FIG. 4 is a conceptual diagram illustrating an example of a functional configuration example of the determination circuit 400 according to the first embodiment of the present technology.
  • an amplifier unit 440 As a functional configuration of the determination circuit 400, an amplifier unit 440, an ACDS (Analog Correlated Double Sampling) unit 410, and a DCDS (Digital CDS) unit 420 are shown. Has been.
  • the vertical signal line 341 connected to the determination circuit 400, a part of the pixel 310 connected to the vertical signal line 341, and the pixel array unit 300 are combined with the functional configuration of the determination circuit 400. Show.
  • the amplifier unit 440 amplifies the signal output from the pixel 310 by N times (magnification greater than 1 (N> 1)).
  • the amplifier unit 440 is realized by an operational amplifier, for example. That is, the amplifier unit 440 amplifies and outputs the difference between the arbitrarily set reference voltage and the signal (reset signal or accumulated signal) output from the pixel 310 using resistance division or capacitance division.
  • the amplifier unit 440 is provided between the pixel 310 and the ACDS unit 410, an offset generated in the pixel 310 such as kTC noise is also amplified and output.
  • the output of the amplifier unit 440 includes the offset of the amplifier unit 440 itself.
  • the amplifier unit 440 supplies the amplified signal to the ACDS unit 410.
  • the amplifier unit 440 is an example of an amplification unit described in the claims.
  • the ACDS unit 410 performs offset removal by analog CDS, and includes a switch 412, a capacitor 413, and a comparator 411.
  • the switch 412 is a switch for connecting the vertical signal line 341 to either an input terminal for inputting a reference voltage to the comparator 411 or an input terminal for inputting a signal to be compared to the comparator 411.
  • the switch 412 connects the vertical signal line 341 to an input terminal (a left terminal to which the capacitor 413 is connected) for inputting a reference voltage.
  • the comparator 411 outputs the result of analog CDS
  • the switch 412 connects the vertical signal line 341 to an input terminal (right terminal without a capacitor) for inputting a signal to be compared.
  • the capacitor 413 is a storage capacitor for sample-holding the reset signal of the pixel 310.
  • the comparator 411 outputs the difference between the sampled and held signal and the signal to be compared. That is, the comparator 411 outputs the difference between the reset signal sampled and held and the signal (accumulated signal or reset signal) supplied from the vertical signal line 341. That is, the comparator 411 removes an offset generated in the pixel 310 such as kTC noise or an offset of the amplifier unit 440 from the accumulated signal or the reset signal.
  • the comparator 411 is realized by an operational amplifier with a gain of 1, for example.
  • the comparator 411 supplies the difference signal to the DCDS unit 420.
  • the difference signal between the reset signal and the reset signal is referred to as no signal
  • the difference signal between the reset signal and the accumulation signal is referred to as a net accumulation signal.
  • the DCDS unit 420 performs offset removal by digital CDS, and includes an AD (Analog Digital) conversion unit 421, a register 422, a switch 423, and a subtractor 424.
  • the ACDS unit 410 and the DCDS unit 420 are examples of the calculation unit described in the claims.
  • the AD conversion unit 421 performs AD conversion on the signal supplied from the comparator 411.
  • the switch 423 is a switch for switching the supply destination of the signal after AD conversion generated by the AD conversion unit 421.
  • the switch 423 supplies the signal to the register 422 and causes the register 422 to latch (hold) it.
  • the offset values of the comparator 411 and the AD conversion unit 421 are held in the register 422.
  • the switch 423 supplies this signal to the subtractor 424 when the AD conversion unit 421 outputs the result of AD conversion of the net accumulated signal (digital net accumulated signal).
  • the register 422 holds the result of no signal AD conversion.
  • the register 422 supplies the non-signal A / D conversion result (digital non-signal) held to the subtractor 424.
  • the subtractor 424 subtracts the digital no-signal value from the digital net accumulated signal value.
  • the subtractor 424 outputs the subtraction result (net digital value).
  • the resolution required when the AD conversion unit 421 performs AD conversion can be reduced to 1 / N.
  • the signal of the pixel 310 is amplified N times before entering the ACDS unit 410, while the offset generated in the pixel 310 and the amplifier unit
  • the ACDS unit 410 can remove the offset of 440. That is, the AD conversion unit 421 performs AD conversion on the signal from which the offset of the pixel 310 and the amplifier unit 440 have been removed, thereby minimizing the offset component when performing AD conversion.
  • the AD conversion resolution may be 1 / N, and the amount of the offset component at the time of AD conversion is the same. It can be shortened. In particular, when AD conversion is performed on a non-signal, the required time is greatly shortened because the non-signal with the offset component suppressed to the minimum is AD-converted with a resolution of 1 / N.
  • the offset components constituting the no signal here, an offset component generated by the ACDS unit 410, an offset component generated by the DCDS unit 420.
  • the image sensor 100 is an image sensor that is particularly suitable for binary determination of a one-photon signal.
  • determination circuit 400 illustrated in FIG. 4 may be configured such that the comparator 411 and the AD conversion unit 421 are integrated to perform CDS by auto-zero operation.
  • An example of the circuit configuration of the determination circuit 400 will be described with reference to FIG.
  • FIG. 5 is a diagram schematically illustrating an example of a circuit configuration example of the determination circuit 400 according to the first embodiment of the present technology.
  • FIG. 5 shows an amplifier circuit 460, a comparator 470, capacitors 471 and 472, and a counter 480 as the circuit configuration of the determination circuit 400.
  • the vertical signal line 341 connected to the determination circuit 400 and a part of the pixel 310 connected to the vertical signal line 341 are shown together.
  • the amplifier circuit 460 includes an amplifier 461, capacitors 462 and 463, and a switch 464.
  • the amplifier 461 has a positive input terminal (+ end) connected to the vertical signal line 341, and a negative input terminal ( ⁇ end) connected to one electrode of the capacitor 462, one electrode of the capacitor 463, and the switch 464.
  • the amplifier 461, the output terminal is connected to one electrode of the capacitor 471, and the other electrode of the capacitor 463 is connected to the switch 464.
  • Capacitor 472 has one electrode connected to REF signal line 211 and the other electrode connected to the negative input terminal ( ⁇ end) of comparator 470.
  • the output terminal of the comparator 470 is connected to the counter 480.
  • the amplifier circuit 460 amplifies a signal (indicated as “PXOUT” in FIG. 5) supplied from the pixel 310 via the vertical signal line 341 by N times (N> 1). That is, the amplifier circuit 460 corresponds to the amplifier unit 440 in the functional configuration example illustrated in FIG. Therefore, the amplifier circuit 460 is an example of an amplifying unit described in the claims.
  • the amplifier circuit 460 first performs the auto-zero operation by setting the switch 464 in a conductive state after setting the potential at the + end to a predetermined intermediate potential. As a result, the potential at the ⁇ end becomes the same as the potential at the + end. Then, after the switch 464 is turned off, the signal supplied to the + terminal is amplified. In this amplification, the difference between the potential at the ⁇ end (intermediate potential) and the potential at the + end is amplified N times (N> 1) using capacitive division, and output in the normal direction (non-inverted).
  • the auto-zero operation of the amplifier circuit 460 uses the reset signal potential of the pixel 310 as an intermediate potential, and at the timing when the pixel 310 outputs the reset signal, At the same time, auto zero operation is executed.
  • the offset component generated in the pixel 310 (the offset component of the pixel 310) is canceled by the auto-zero operation.
  • the signal output from the output terminal of the amplifier circuit 460 (shown as “PXAOUT” in FIG. 5) includes an offset component unique to the amplifier circuit 460.
  • This offset component is, for example, switching noise generated on the negative side due to the feedthrough of the switch 464 when the auto-zero operation is completed, kTC noise of the amplifier circuit 460, or the like.
  • These offsets are amplified N times as in the signal when the signal (PXOUT) of the pixel 310 is amplified. That is, the signal (PXAOUT) output from the output terminal of the amplifier circuit 460 includes a considerably large offset component.
  • Capacitors 471 and 472 are capacitors of equal capacitance provided at the + end and ⁇ end of the comparator 470.
  • the capacitors 471 and 472 have an ACDS charge for the + end side capacitor 471 electrode (the other electrode) of the comparator 470 and the ⁇ end side capacitor 471 electrode (the other end) of the comparator 470. Electrode).
  • the comparator 470 compares the potentials of PXAOUT and REF.
  • the offset component generated in the pixel 310 when the auto-zero operation of the amplifier circuit 460 is performed using the reset signal potential as an intermediate potential is offset, so the offset of the amplifier circuit 460 is offset. Only the components are offset.
  • the comparator 470 compares the potential at the + end (the potential of PXAOUT) with the potential at the ⁇ end (the potential of the REF signal), and outputs a signal corresponding to the terminal side having a higher potential. For example, the comparator 470 outputs a signal having the highest potential (referred to as H level) when the potential at the positive end is higher than the potential of the REF signal (referred to as “REF”), and the potential of PXAOUT is When the potential is lower than the REF potential, a signal having the lowest potential (referred to as L level) is output. Comparator 470 performs two comparisons, when the potential at the + end is the potential of the reset signal and when the potential at the + end is the potential of the accumulated signal. When the potential at the + terminal is the potential of the reset signal, the comparator 470 supplies the comparison result signal (shown as “CMOUT”) to the counter 480.
  • CMOUT comparison result signal
  • the counter 480 performs a count for generating a digital value based on the comparison result signal (CMOUT) of the comparator 470 and the clock signal (CTIN) supplied from the clock signal line 481.
  • the counter 480 counts down from an initial value (for example, “0”) when counting the reset signal. Then, in the case of counting the accumulated signal, the counter 480 performs up-counting from the count value resulting from the down-counting.
  • the up-counting from the count value resulting from the down-counting corresponds to the subtraction of the subtractor 424 shown in FIG.
  • the counter 480 outputs a signal (DOUT) indicating the digital value of the up-count result.
  • the counter 480 and the comparator 470 correspond to the DCDS unit 420 in the functional configuration example shown in FIG.
  • Capacitors 471 and 472 correspond to ACDS unit 410 in the functional configuration example shown in FIG. That is, the capacitors 471 and 472, the comparator 470, and the counter 480 are examples of the calculation unit described in the claims.
  • the capacitors 471 and 472 are examples of the holding unit described in the claims
  • the comparator 470 is an example of the comparing unit described in the claims
  • the counter 480 is an example of the counting unit described in the claims. It is.
  • the comparison by the comparator 470 is for digitizing the reset signal and the accumulated signal. For this reason, when comparing, the potential of the REF signal supplied from the REF signal generation unit 210 via the REF signal line 211 is a ramp waveform. Further, in a period where the potential of the REF signal is a ramp waveform, the clock signal, the corresponding pulse is fed in one-to-one correspondence to each stage of the ramp waveform. Supply of this pulse is started in synchronization with the start timing of the ramp waveform, and the counter 480 is a pulse from the start of the ramp waveform until the signal of the comparison result of the comparator 470 is inverted (transition from L level to H level). Count numbers and generate digital values.
  • step potential difference the amount of potential that falls in each step of the ramp waveform is set according to the gradation when the accumulated signal is converted to a digital value. That is, the potential difference of the step is N times as with the amplification magnification, compared to an image sensor (another image sensor) that does not include the amplifier circuit 460.
  • the reset signal is digitally determined (in the reset signal count period (see FIG. 6)
  • the offset components in the pixel 310 and the amplifier 461 are already canceled by ACDS.
  • the image sensor another image sensor
  • the potential difference (scan target potential difference (see potential difference D1 in FIG. 6)) from the start (scan start) to the end (scan end) of the ramp waveform in the reset signal count period in the image sensor 100 is an amplifier.
  • FIG. 6 is a timing chart illustrating an example of the operation of the determination circuit 400 according to the first embodiment of the present technology.
  • the potential changes of the pixel reset line 331, the charge transfer line 332, the vertical signal line 341, the amplification signal line 469, the REF signal line 211, and the clock signal line 481 are shown by solid lines. Yes. Further, here, in order to compare and explain the potential change in the amplified signal line 469 and the potential change in the REF signal line 211, the potential change in the amplified signal line 469 after the timing T2 is applied to the REF signal line 211. This is indicated by the superimposed broken lines.
  • the length of the time axis is schematic and does not indicate the ratio of the time length between the timings.
  • FIG. 6 for convenience of explanation, description will be made by illustrating the middle of a period for performing digital determination of an accumulated signal (accumulated signal count period).
  • a predetermined timing timing T1 to T8 of the operation transition from when the reset signal is output from the pixel 310 until the digital value (net digital value) of the accumulated signal is determined.
  • T1 to T8 timing T1 to T8 of the operation transition from when the reset signal is output from the pixel 310 until the digital value (net digital value) of the accumulated signal is determined.
  • FIG. 6 description will be made assuming that the amplifier circuit 460 amplifies the signal four times and outputs the amplified signal.
  • a reset pulse is supplied to the gate terminal of the reset transistor 313 of the pixel 310 via the pixel reset line 331.
  • the reset level of the signal (reset signal) is supplied to the vertical signal line 341
  • the potential of the vertical signal line 341 is changed to the potential of the reset signal.
  • the potential transition in the vertical signal line 341 is amplified four times by the amplifier circuit 460 and output to the amplified signal line 469. That is, the potential transition amount (potential difference) of the amplification signal line 469 at the timing T1 is four times the potential difference of the vertical signal line 341.
  • the auto-zero operation of the amplifier circuit 460 is performed with the potential of the reset signal of the pixel 310 as an intermediate potential.
  • the potential of the vertical signal line 341 slightly drops due to the influence of coupling.
  • the potential of the amplified signal line 469 also drops by about four times the potential transition amount (potential difference) of the vertical signal line 341. Note that the potential of the amplified signal line 469 when lowered and stabilized by the influence of the coupling is used in the determination circuit 400 as the potential of the reset signal amplified four times.
  • the charge for performing analog CDS is held in the capacitor 471 connected to the + end of the comparator 470 and the capacitor 472 connected to the ⁇ end of the comparator 470.
  • this charge holding is performed by balancing the voltages applied to the + end and the ⁇ end of the comparator 470 by turning on and off the transistors inside the comparator 470. This is performed by holding the balanced voltages (see, for example, Japanese Patent Application Laid-Open No. 2008-193373).
  • the potential of the reset signal supplied to the + terminal of the comparator 470 becomes the relative potential of the reference signal (frame F1 in FIG. 6) and can be regarded as no signal.
  • the charge retention at the timing T2 corresponds to the reset signal sample hold described with reference to FIG.
  • the potential of the REF signal line 211 is changed to the potential (V1) at the start of the ramp waveform.
  • the potential difference to be transitioned at the timing T3 is common to the plurality of comparators 470. Therefore, the potential difference of the REF signal line 211 is set such that the potential of the REF signal coincides with the potential of the reset signal in the middle of the ramp waveform in all the comparators 470. That is, the potential difference of the REF signal line 211 can be accommodated so as to correspond to an offset in which the potential of the signal input from the + end of the comparator 470 rises the most among offsets that vary for each comparator 470. As set).
  • the supply of the stepped pulse to the REF signal line 211 is started, and the period for counting the reset signal output from the pixel 310 (reset signal count period) is started. That is, at the timing T4, the first step-like pulse is supplied to the REF signal line 211.
  • supply of a pulse synchronized with the stepped pulse is started on the clock signal line 481.
  • the counter 480 starts down-counting according to the number of pulses on the clock signal line 481. The down-count is counted from an initial value (for example, “0”) of a value (count value) counted by the counter 480. This down-counting is performed until the signal (CMOUT) output from the comparator 470 is inverted.
  • the output signal (CMOUT) of the comparator 470 is inverted and the downcounting of the counter 480 stops. That the + end of the comparator 470 - relationship of the potential of the end is inverted at the timing (frame F2 in FIG. 6), the count is stopped. The count value counted by the down-counting is held until the accumulated signal is counted.
  • the count value generated by the down count corresponds to no signal AD conversion results described in FIG. 4 (no signal in digital). That is, the count value generated by the downcount corresponds to a value obtained by digitizing the offset component of the comparator 470.
  • the reset signal counting period is finished.
  • the scan target potential difference (potential difference D1 in FIG. 6) from the start to the end of the ramp waveform in the reset signal count period is the offset with the highest potential and the potential with the lowest potential among the offsets that vary for each comparator 470. It is set so as to correspond to the offset.
  • the potential difference D1 is set so that the number of extra stages is as small as possible in order to shorten the time length of the reset signal count period.
  • the potential of the REF signal transits to the ramp waveform start potential (V1). That is, returns to the same state as the timing T3, the output signal of the comparator 470 (CMOUT) also returns to the potential which is counted by the counter 480. Further, at timing T 7, a transfer pulse is supplied to the gate terminal of the transfer transistor 312 of the pixel 310 via the charge transfer line 332. As a result, a signal (accumulated signal) corresponding to the accumulated charge is supplied to the vertical signal line 341. Then, the potential of the vertical signal line 341 changes to a potential corresponding to the accumulated signal.
  • the potential transition in the vertical signal line 341 is amplified four times by the amplifier circuit 460.
  • the potentials of the amplified signal line 469 and the vertical signal line 341 slightly drop due to the influence of coupling. Potential when the stable was dropped due to the influence of the coupling is used in the determination circuit 400 as the potential of the accumulation signal amplified four times.
  • timing T8 the supply of the stepped pulse to the REF signal line 211 is started, and a period for counting the accumulation signal output from the pixel 310 (accumulation signal count period) is started.
  • a pulse synchronized with the stepped pulse is supplied to the clock signal line 481.
  • the counter 480 counts up until the output signal (CMOUT) of the comparator 470 is inverted. This up-count is counted up from the count value resulting from the down-count in the reset signal count period.
  • the held count value corresponds to the subtraction result (net digital value) of the subtractor 424 described in FIG. That is, the count value that is up-counted and held from the down-count result is a net pixel value in which the offset component of the pixel 310, the offset component of the amplifier circuit 460, and the offset component of the comparator 470 are offset.
  • each offset component (an offset component caused by the pixel 310, an offset component caused by the amplifier circuit 460, and an offset component caused by the comparator 470) will be described.
  • the auto-zero operation of the amplifier circuit 460 is performed using the reset signal potential of the pixel 310 as an intermediate potential at the timing T ⁇ b> 1, the offset component due to the pixel 310 is canceled by the auto-zero operation of the amplifier circuit 460.
  • the signal on the amplified signal line 469 includes an offset component due to the amplifier circuit 460.
  • the offset component caused by the amplifier circuit 460 is canceled by the analog CDS operation at the timing T2.
  • offset components caused by the comparator 470 offset inherent in the comparator 470, kTC noise generated due to the auto-zero operation of the comparator 470, feedthrough, etc. are canceled out. Absent. However, the offset component caused by the comparator 470 is canceled by the digital CDS due to the down count of the reset signal and the up count of the accumulated signal.
  • the potential difference between the steps of the ramp waveform is four times because the signal from the pixel 310 is amplified four times in the amplifier circuit 460.
  • the resolution of AD conversion is improved with an accuracy of 1 ⁇ 4 compared to an image sensor (other image sensor) that does not include the amplifier circuit 460.
  • the slope of the ramp waveform is 4 times.
  • the potential difference from the start to the end of the ramp waveform in the reset signal count period (potential difference D1 in FIG. 6) is the same as that of the other imaging elements. Since the same potential difference is scanned with a fourfold inclination, the time length of the reset signal count period in the image sensor 100 is 1 ⁇ 4 times that of other image sensors.
  • the potential difference from the start to the end of the ramp waveform in the accumulation signal count period (scan target potential difference in the accumulation signal count period) will be described.
  • This potential difference is set so that the transition of the potential obtained by adding the offset component caused by the comparator 470 and the accumulated signal can be detected. That is, the scan target potential difference during the accumulation signal count period is a potential difference obtained by adding the potential difference D1 during the reset signal count period and the potential difference for detection of the accumulation signal.
  • the potential difference for detecting the accumulated signal is N times the potential difference of an image sensor (other image sensor) that does not include the amplifier circuit 460 because the output signal of the pixel 310 is N times.
  • the potential difference D1 during the reset signal count period is the same as that of other imaging elements. In other words, the time length of the accumulated signal count period is increased by a factor of 1 ⁇ 4 as the detection time of the offset component of the comparator 470 is longer in the accumulated signal count period, and is shorter than other image sensors. .
  • Imaging device of the first embodiment of the present technology is because the accumulation signal is very small and the image pickup device for detecting faint light. That is, the ratio of the detection time of the offset component of the comparator 470 is very large in the time length of the accumulated signal count period.
  • FIG. 7 is a diagram schematically illustrating a reset signal count period of the image sensor 100 and a reset signal count period of another image sensor according to the first embodiment of the present technology.
  • FIG. 7a shows the potential change in the reset signal count period of the line (REF signal line 599) for supplying the REF signal of the other image sensor
  • FIG. 7b shows the first embodiment of the present technology.
  • the potential change of the REF signal line 211 of the image sensor 100 is shown. Note that the potential change shown in b of FIG. 7 is the same as that described in FIG. 6, and thus the description thereof is omitted here.
  • scan potential difference (potential difference D1) is the same in the other imaging device and the imaging device 100.
  • the potential difference of the step of the ramp waveform is N times the potential difference of the image sensor 100 with respect to the potential difference of other image sensors. Therefore, the time length of the reset signal count period of the image sensor 100 (reset signal count period (image sensor 100)) is 1 / N of the time length of other image sensors (reset signal count period (other image sensors)). Double time.
  • FIG. 8 is a table for comparing the ramp waveform of the REF signal in the image sensor 100 according to the first embodiment of the present technology with the ramp waveform of the REF signal in another image sensor.
  • FIG. 8A shows a table for comparing the ramp waveforms in the reset signal count period.
  • the potential difference of the step difference in the ramp waveform of the REF signal is set in the image sensor 100 as a potential difference of N times ( ⁇ N) with respect to the potential difference ( ⁇ 1) in other image sensors.
  • the scan target potential difference in the reset signal count period (the difference between the start potential and the end potential of the ramp waveform in the reset signal count period) is the same potential difference ( ⁇ 1) as the scan target potential difference ( ⁇ 1) of other image sensors. ) Is set in the image sensor 100.
  • the number of stages in the reset signal count period is set in the image sensor 100 as 1 / N times ( ⁇ 1 / N) the number of stages ( ⁇ 1) of other image sensors.
  • the time length of the reset signal count period in the image sensor 100 is 1 / N times ( ⁇ 1 / N) the time length ( ⁇ 1) of other image sensors.
  • 8B shows a table for comparing the ramp waveforms in the accumulation signal count period.
  • the potential difference of the step of the ramp waveform of the REF signal during the accumulation signal count period is the same as that during the reset signal count period.
  • the scan target potential difference during the accumulation signal count period is the same ( ⁇ 1) as other image sensors for the amount corresponding to the potential difference for detecting the offset component of the comparator 470.
  • the amount corresponding to the potential difference for detecting the accumulated signal is N times ( ⁇ N) this potential difference in the other image sensor. That is, the larger the proportion of the potential difference for detecting the offset component of the comparator in the scan target potential difference in the accumulation signal count period, the closer the scan target potential difference in the accumulation signal count period is to the potential difference of the other image sensor.
  • the number of stages in the accumulated signal count period is 1 / N times that of other image sensors for the part corresponding to the number of stages for detecting the offset component of the comparator 470.
  • the amount corresponding to the number of stages for detecting the accumulated signal is the same ( ⁇ 1) as the number of stages in the other image sensors.
  • the time length of the accumulation signal count period is 1 / N times that of the other image sensors for the time length for detecting the offset component of the comparator 470.
  • the amount corresponding to the time length for detecting the accumulated signal is the same as ( ⁇ 1) the amount corresponding to this time length of the other image sensor.
  • the time required for AD conversion of the offset component of the comparator 470 can be shortened.
  • the determination threshold for binary determination of the presence or absence of one-photon incidence is about 300 ⁇ V, which is an intermediate value from 0 to 600 ⁇ V, if the offset of the comparator 470 is not taken into consideration. Therefore, if the offset of the comparator 470 is not taken into consideration, if the ramp waveform of the REF signal covers up to about 300 ⁇ V, binary determination of the presence or absence of one-photon incidence becomes possible.
  • comparator offset 470 is several mV ⁇ several tens mV, considering the range of the output signal of the pixel 310 (0 ⁇ V ⁇ 600 ⁇ V), the offset range (several mV ⁇ several tens mV) of the comparator 470 one More than an order of magnitude larger. As shown in FIGS. 6 and 7, the offset cancellation of the comparator 470 is performed by subtracting the amount corresponding to the offset component (down count value in the reset signal count period) from the count value in the accumulated signal count period. Is called.
  • the step of the ramp waveform (detection accuracy) for detecting the output signal of the pixel 310 and the step of the ramp waveform (detection accuracy) for detecting the offset component of the comparator 470 need to be performed with the same accuracy.
  • the signal amount of one photon is S ( ⁇ V)
  • the output signal of the pixel 310 is included in the quantization error of the offset component of the comparator 470. It will be buried. That is, if AD conversion is not performed at a step of a ramp waveform that is 1 ⁇ 2 or less of the signal amount generated by one photon, the resolution of AD conversion is insufficient.
  • the reset signal count period and the accumulation signal count period in the determination of one-photon incidence are Most of the time becomes the offset detection time of the comparator 470.
  • the output signal range (0 ⁇ V to 600 ⁇ V) of the pixel 310 is four times (0 ⁇ V to 2400 ⁇ V).
  • the detection accuracy of 300 ⁇ V (S / 2 ⁇ V) is sufficient with a detection accuracy of 1 ⁇ 4 times (1200 ⁇ V).
  • the offset range (several mV to several tens of mV) of the comparator 470 does not change.
  • the amplifier circuit 460 by providing the amplifier circuit 460, it is possible to increase the step of the ramp waveform (decrease the detection accuracy). That is, it is possible to reduce only the resolution with respect to the offset component of the comparator 470 without reducing the resolution with respect to the output signal of the pixel 310 (detection accuracy capable of detecting the presence or absence of one-photon incidence).
  • FIG. 9 is a flowchart illustrating a processing procedure example when calculating the pixel value of the pixel 310 in the image sensor 100 according to the first embodiment of the present technology.
  • FIG. 9 shows an example of a processing procedure corresponding to the functional configuration of the determination circuit 400 shown in FIG.
  • the potential of the gate terminal of the amplifier transistor 314 (the potential of the FD 322) is reset, and a reset signal is output to the vertical signal line 341 (step S911).
  • Step S912 is an example of the amplification procedure described in the claims.
  • a difference signal (no signal) between the reset signal amplified by the amplifier unit 440 and the sampled and held reset signal is AD-converted by the AD conversion unit 421 of the DCDS unit 420 (step S914).
  • the AD-converted no signal includes noise generated by the comparator 411 and the AD converter 421, and a value for canceling (offset) these noises is digitally detected. .
  • the result of the non-signal AD conversion is held in the register 422 as an offset value (step S915). Note that step S914 is an example of a calculation procedure described in the claims.
  • the electrons accumulated in the photodiode 311 are transferred to the FD 322, and an accumulation signal is output from the pixel 310 (step S916).
  • the accumulated signal output from the pixel 310 is amplified N times (N> 1) by the amplifier unit 440 (step S917).
  • the difference signal (net accumulated signal) between the accumulated signal amplified by the amplifier unit 440 and the sampled and held reset signal is AD-converted by the AD converting unit 421 of the DCDS unit 420 (step S918).
  • the AD conversion result includes noise generated by the comparator 411 and the AD conversion unit 421.
  • the subtracter 424 outputs a value obtained by subtracting the result of the non-signal AD conversion (first time) held in the register 422 from the value of the AD conversion result (second time) of the net accumulated signal. (Step S919). As a result, noise (offset component) caused by the comparator 411 and the AD conversion unit 421 is canceled, and the digital value (net digital value) of only the accumulated signal output from the pixel 310 is output.
  • the amplifier unit 440 (the amplifier circuit 460 in FIG. 5) is provided to set the AD conversion accuracy (potential difference of the step) according to the amplification factor of the signal. By doing so, the AD conversion speed of the offset component can be improved. It should be noted that the time required for AD conversion of the offset component occupies most of the AD conversion time as the count (step) for the accumulated signal decreases. That is, it is possible to obtain a high effect in an imaging device or the like in which the use is limited to low-illuminance imaging and the count (step difference) for accumulated signals is set to be small.
  • the pixel array unit is provided with a pixel that can store a plurality of electrons, and the storage signal is multivalued.
  • the time required for AD conversion of the offset of the comparator is shorter as the time length corresponding to AD conversion of the accumulated signal in the accumulated signal count period is shorter. Increases effectiveness. In other words, when the time length of the accumulated signal count period is set to be the shortest in the image sensor for detecting the presence or absence of the incidence of one photon, the effect of shortening the time for AD conversion of the comparator offset is maximized.
  • FIG. 10 is a conceptual diagram illustrating an example of a functional configuration example of a determination circuit (one-photon detection determination circuit 600) for detecting one photon according to the second embodiment of the present technology.
  • the one-photon detection determination circuit 600 shown in FIG. 10 is provided in the image sensor instead of the determination circuit 400 of FIG.
  • the one-photon detection determination circuit 600 has a configuration similar to that of the determination circuit 400 of FIG. 10, the same configuration as the determination circuit 400 in FIG. 1 will be described as the determination circuit 400 as in FIG. 1.
  • the one-photon detection determination circuit 600 determines whether or not one photon is incident on a pixel (pixel 310), and includes a determination circuit 400, a binary determination unit 611, an adder 612, and a memory 613.
  • the determination circuit 400 in the one-photon detection determination circuit 600 supplies a net digital value (pixel value) generated based on the output signal supplied from the pixel 310 to the binary determination unit 611.
  • the binary determination unit 611 performs binary determination.
  • This binary determination unit 611 the digital value of the net (in FIG. 10, as shown "REF" reference signal binary determination unit 611 by comparing the, presence or absence of incident photons binary determined to pixel 310 The determination result (indicated as “BINOUT” in FIG. 10) is output.
  • the reference signal (REF) is a digital value of a signal (no signal) output from the pixel 310 when no photon is incident and a signal (no signal) output from the pixel 310 when photon is incident. ) Is set in the vicinity of an intermediate value (for example, “50” between “0” and “100” is a reference signal).
  • a signal (BINOUT) having a value of “1” is output as “photon incident”.
  • a signal (BINOUT) having a value of “0” is output as “no photon incidence”. That is, the presence / absence of photon incidence is output from the binary determination unit 611 as a digital value (0 or 1) of the binary determination result.
  • the binary determination unit 611 supplies the determination result (BINOUT) to the adder 612.
  • the adder 612 adds the determination result digital value supplied from the binary determination unit 611 to the count value of each pixel held in the memory 613.
  • the adder 612 acquires from the memory 613 the count value of the pixel 310 that has generated the accumulation signal converted into a digital value by binary determination, and adds the digital value of the binary determination result to the acquired count value. Then, the adder 612 supplies the added count value to the memory 613 to update the count value of the pixel.
  • the memory 613 is a memory that digitally stores a count value indicating the light intensity for each pixel.
  • the memory 613 outputs a count value obtained by integrating the binary determination result a predetermined number of times from the output circuit.
  • signal lines to the output circuit are omitted.
  • FIG. 10 has been described assuming that the binary determination unit 611 and the adder 612 are provided for each determination circuit 400, but the present invention is not limited to this, and the multiple determination circuits 400 include the binary determination unit 611 and the adder 612.
  • the adder 612 may be shared.
  • the binary determination unit 611 and the adder 612 may be provided in a signal processing chip that receives and processes a signal from the semiconductor imaging chip, in addition to the semiconductor imaging chip (imaging device 100).
  • FIG. 11 is a graph showing the relationship between the average number of photons incident on each pixel during a unit exposure period and the count probability in the second embodiment of the present technology.
  • the average number of photons incident on each pixel within the unit exposure period (average photon number) and the probability that the incident photons are counted (determined as “1” by the one-photon detection determination circuit 600).
  • the relationship with (count probability) follows the Poisson distribution.
  • P (k) is a probability that photon incidence occurs k times (k photons are incident) in the unit pixel within the unit exposure period.
  • ⁇ is the average number of photons incident on the unit pixel (average photon number) within the unit exposure period.
  • E is the base of the natural logarithm ( ⁇ 2.718).
  • the probability P (k) of the above-described formula 1 indicates the probability that the number of incident photons is the number k of photons when the number of photons incident on each pixel during the unit exposure period is the average number of photons ⁇ . .
  • the average number of photons incident on each pixel of the image sensor during the unit exposure period (average photon number ⁇ ) is “0.21”
  • the relationship between the average number of photons and the count probability Will be explained.
  • the number of photons k and the probability P (k) have the following relationship based on the above equation 1.
  • the probability that the photons incident on the unit pixel overlap is smaller as the number of overlapping photons increases.
  • the digital value output from the one-photon detection determination circuit 600 is “0”, the number of photons incident on the unit pixel is zero. That is, the probability that the digital value is “0” is “0.8105”, which is the probability of the case where the number of photons incident on the unit pixel is zero.
  • the digital value output from the one-photon detection determination circuit 600 is “1”, this is all cases where one or more photons are incident on the unit pixel.
  • the probability that the digital value is “1” (count probability) is “0.1894”, which is the sum of the probabilities of one or more photons incident on the unit pixel.
  • the count probability “0.1894” indicates that about 10% of the incident photons are not counted (count loss). This count loss is caused by counting “1” when two or more photons are incident on a unit pixel within the unit exposure period. Therefore, the count loss increases as the average photon number ⁇ increases.
  • the average photon number ⁇ is “0.21”.
  • the relationship between the average photon number ⁇ and the count probability is such that the photons are spatially and temporally uniform. It is unique when incident randomly. That is, when the vertical axis is the axis indicating the count probability and the horizontal axis is the average number of photons incident on each pixel during the unit exposure period, the relationship between the count probability and the average photon number is represented by the solid line ( The relationship is shown by a line 511).
  • the position of the average photon number shown with a chain line shows the position (10% detection loss position) where about 10% of the incident photons are lost.
  • linearity can be guaranteed when the average number of photons is “0.21” or less. If this is viewed from the side of the digital output value generated by the image sensor, that is, if the count probability in the digital value generated by the image sensor is “0.1894” or less, the image is captured with the illuminance and exposure conditions that can guarantee linearity. It is judged that On the other hand, when the count probability exceeds “0.1894” (the range indicated by the compression area 513 in FIG. 6), it is determined that the count loss is large and linearity cannot be guaranteed.
  • the count value can be corrected.
  • a count probability (a ratio of pixels having a value of “1” in all pixels) is calculated based on a digital value generated by the image sensor, and the relationship shown in the table of FIG. 11 is shown.
  • the average number of photons is calculated from the data.
  • the number of photons incident on the image sensor is calculated from the calculated average number of photons.
  • the amplifier unit 440 (the amplifier circuit 460 in FIG. 5) is provided to improve the AD conversion speed of the offset component and perform one-photon determination. it can.
  • the AD conversion time ratio of the offset component in the time required for AD conversion is the highest when the count (step) for the accumulated signal is the smallest, the maximum effect by providing the amplifier circuit is obtained. Obtainable.
  • FIG. 12 and FIG. 13 are shown for an example of an imaging element in which a pixel that obtains an output signal by modulating the potential on the substrate side of the amplifier transistor with the accumulated charge of the pixel is arranged.
  • the description will be given with reference.
  • the image sensor according to the third embodiment of the present technology is provided with a pixel (pixel 710) that obtains an output signal by modulating the potential on the substrate side of the amplifier transistor, instead of the pixel 310, in the image sensor.
  • a pixel pixel 710 that obtains an output signal by modulating the potential on the substrate side of the amplifier transistor, instead of the pixel 310, in the image sensor.
  • the operation order in the determination circuit determination circuit 400 is different. Therefore, the configuration of the pixel 710 will be described with reference to FIG. 12, and the timing chart will be described with reference to FIG.
  • FIG. 12 is a schematic diagram illustrating an example of a circuit configuration of a pixel (pixel 710) according to the third embodiment of the present technology.
  • the pixel 710 is a pixel that obtains an output signal by modulating the potential on the substrate side of the amplifier transistor with the accumulated charge of the pixel.
  • the pixel 710 includes a photodiode 711 and an amplifier transistor 714.
  • the pixel 710 is a pixel conventionally proposed (for example, see Japanese Patent Laid-Open No. 11-195778), and will be briefly described here.
  • the photodiode 711 is provided adjacent to the amplifier transistor 714, and a well region (indicated as a node 721 in FIG. 12) on the anode terminal side of the photodiode 711 is provided so as to modulate the substrate bias of the amplifier transistor 714.
  • the drain terminal of the amplifier transistor 714 and a signal line (signal line 732) for supplying a drain voltage are connected to the cathode terminal of the photodiode 711.
  • a signal line (signal line 731) for supplying a scanning signal is connected to the gate terminal of the amplifier transistor 714, and a vertical signal line 341 is connected to the source terminal of the amplifier transistor 714.
  • this pixel 710 electric charges (here, holes) generated by photoelectric conversion of the photodiode 711 are accumulated in a well region (indicated as a node 721 in FIG. 12) on the anode terminal side of the photodiode 711.
  • This accumulated electric charge (hole) modulates the substrate bias of the amplifier transistor 714, and thereby the signal of the pixel 710 output to the vertical signal line 341 is modulated.
  • the accumulated charge always stays in a deep potential portion in the bulk, and the accumulated charge is difficult to be captured by the charge trap on the substrate surface. For this reason, the pixel 710 is considered suitable for handling minute charges. Further, the well region (node 721) on the anode terminal side of the photodiode 711 is completely depleted to be in a reset state, whereby generation of kTC noise can be prevented.
  • a signal in an accumulated state is read.
  • the pixel 710 is driven through the signal line 731 and the signal line 732, the charge of the node 721 is discharged to the substrate side, and the pixel 710 is reset. Then, the pixel 710 reads out a reset signal. After that, by taking the difference between the accumulation state signal and the reset state signal, a signal (net digital value) in which an offset component due to variation in the threshold value of the amplifier transistor 714 or the like is canceled is generated.
  • the signal readout order of the pixel 710 is opposite to the signal readout order of the pixel (pixel 310) of the first and second embodiments of the present technology. That is, the operation order in the determination circuit (determination circuit 400) is also reversed.
  • FIG. 13 is a flowchart illustrating an example of a processing procedure when the pixel value of the pixel 710 is calculated in the imaging device according to the third embodiment of the present technology.
  • FIG. 13 is a modification of the flowchart shown in FIG. 9, and is different in that the signal reading order is reversed and the signal held by the ACDS sample and hold is reversed.
  • steps S931 to S935 in the flowchart of FIG. 13 processing is performed using the accumulated signal instead of the reset signal used in steps S911 to S915 of FIG. Further, in steps S936 to S938 in the flowchart of FIG. 13, processing is performed using a reset signal instead of the accumulation signal used in steps S916 to S918 of FIG. Note that step S939 in FIG. 13 corresponds to step S919 in FIG.
  • an accumulation signal is output from the pixel (pixel 710) in the selected row to the vertical signal line 341 (step S931), and then the accumulation signal is amplified N times by the amplifier unit 440 (step S932). .
  • the accumulated signal amplified by the amplifier unit 440 is sampled and held by the capacitor 413 of the ACDS unit 410 (step S933).
  • a difference signal (no signal) between the accumulated signal amplified by the amplifier unit 440 and the sampled and held accumulated signal is AD-converted by the AD converting unit 421 of the DCDS unit 420 (step S934). Then, the result of the no-signal AD conversion is held in the register 422 as an offset value (step S935).
  • the well region (node 721) on the anode terminal side of the photodiode 711 is reset, and a reset signal is output from the pixel 710 (step S936).
  • the accumulated signal output from the pixel 710 is amplified N times (N> 1) by the amplifier unit 440 (step S937).
  • a reset signal amplified by the amplifier unit 440, the difference signal between the sampled and held accumulated signal (accumulation signal net) is AD converted by the AD conversion unit 421 of the DCDS unit 420 (step S938).
  • the subtracter 424 outputs a value obtained by subtracting the result of the non-signal AD conversion (first time) held in the register 422 from the value of the AD conversion result (second time) of the net accumulated signal. (Step S939).
  • noise offset component caused by the comparator 411 and the AD conversion unit 421 is canceled, and only the accumulated signal output from the pixel 710 is digital.
  • a value net digital value
  • the AD conversion speed of the offset component can be improved even when the pixel that outputs the reset signal after the accumulated signal is output is provided. it can.
  • FIG. 14 is a timing chart illustrating an example of the case where the determination circuit 400 performs sampling a plurality of times in the fourth embodiment of the present technology.
  • FIG. 14 illustrates an example in which sampling is performed four times each.
  • timings T13 to T16 corresponding to the timings T3 to T6 in FIG. 6 indicate the respective timings in the first reset signal count period among a plurality of reset signal count periods.
  • timings T18 and T19 corresponding to timings T8 and T9 in FIG. 6 indicate the respective timings of the first accumulation signal count period among a plurality of accumulation signal count periods.
  • the ramp waveform is indicated by diagonal lines for the sake of space.
  • the pulse supply period is schematically shown by two crossed rectangles with diagonal lines for the sake of space.
  • Frames F21 to F24 correspond to the frame F2 in FIG. 6 and indicate the count stop timing in the first to fourth reset signal count periods.
  • the ramp waveform for counting the reset signal is supplied four times while the reset signal is sampled and held, and the reset signal is counted four times as shown in the frames F21 to F24. Is done.
  • the counter 480 counts so that four count values are added (counter addition). That is, the first time is counted from the initial value, but the second to fourth time is counted from the continuation of the previous count value.
  • Frames F31 to F34 correspond to the frame F3 in FIG. 6 and indicate the count stop timing in the first to fourth accumulation signal count periods.
  • the potential of the amplification signal line 469 is a potential corresponding to the accumulated signal
  • a ramp waveform for counting the accumulated signal is supplied four times, as shown in frames F31 to F34.
  • the accumulated signal is counted four times. Note that the counter 480 counts so that four count values are added in the same manner as the reset signal count.
  • the improvement of the S / N ratio by sampling a plurality of times will be described.
  • the added value of the accumulated signal becomes K times.
  • the added value of the reset signal is suppressed to ⁇ K times at the minimum in order to count random noise. That is, the S / N ratio is improved up to ⁇ K times.
  • the sum value of the accumulated signal is quadrupled.
  • the sum value of the reset signal is 2 when random noise is independently generated in each sampling period. Doubled.
  • the time required for AD conversion of the reset signal is shortened by the amplification by the amplifier unit 440 ( ⁇ 1 / N times). For this reason, sampling can be performed a plurality of times within the same detection time as compared with the conventional method in which the amplifier unit 440 is not provided. Further, since the time from the start of AD conversion of the reset signal (timing T13) to the start of AD conversion of the accumulated signal (timing T18) is shortened to about 1 / N, the long frequency component of random noise is canceled by the digital CDS. The effect can be enhanced. That is, the effect of reducing random noise can be further enhanced by combining amplification by an amplifier circuit, multiple sampling, and digital CDS.
  • the influence of random noise can be reduced by sampling a plurality of times, and the AD conversion speed of the offset component can be improved.
  • FIG. 15 shows an example in which an amplifier circuit of an inverter is provided instead of the amplifier circuit 460
  • FIGS. 16 and 17 show examples in which the amplifier transistor of the pixel is a source-grounded type and is amplified in the pixel without providing the amplifier circuit.
  • Indicates. 18 and 19 show an example in which the output of the pixel is fed back to the floating diffusion of the pixel and amplified in the pixel without providing the amplifier circuit 460.
  • FIG. 15 is a diagram schematically illustrating an example of a circuit configuration example of an amplifier circuit (amplifier circuit 1160) in an example in which amplification is performed using the amplifier circuit of the inverter according to the fifth embodiment of the present technology.
  • the amplifier circuit 1160 includes an inverter 1161, capacitors 1162 and 1163, and a switch 1164.
  • the inverter 1161 has an input terminal connected to one electrode of the capacitor 1162, one electrode of the capacitor 1163, and one end of the switch 1164.
  • the output terminal of the inverter 1161 is connected to the other electrode of the capacitor 1163, the other end of the switch 1164, and one electrode of the capacitor 471 through the amplification signal line 469.
  • the other electrode of the capacitor 1162 is connected to the pixel 310 via the vertical signal line 341.
  • the amplifier circuit 1160 amplifies the input signal (PXOUT) using a CMOS inverter (inverter 1161), and performs signal amplification in accordance with the ratio of the two capacitors (capacitors 1162 and 1163). Since the amplifier uses an inverter, the output signal (PXAOUT) has a phase opposite to that of the input signal (PXOUT).
  • the amplifier circuit 1160 has a large 1 / f noise generated as random noise, and thus generates a large amount of noise.
  • the transistor included in the inverter 1161 be a transistor having a sufficiently larger area than the amplifier transistor (the amplifier transistor 314 in FIG. 2) provided in each pixel.
  • the area allocated to each amplifier circuit 1160 can be increased if the determination circuit is shared by a plurality of columns. .
  • the output of the pixel can be amplified also by an amplifier (amplifier circuit 1160) using an inverter.
  • FIG. 16 is a schematic diagram illustrating an example of a circuit configuration of a pixel (pixel 1210) in an example in which a common-source NMOS transistor is provided in a pixel as an amplifier transistor to amplify an output from the pixel according to the fifth embodiment of the present technology.
  • FIG. 16 is a schematic diagram illustrating an example of a circuit configuration of a pixel (pixel 1210) in an example in which a common-source NMOS transistor is provided in a pixel as an amplifier transistor to amplify an output from the pixel according to the fifth embodiment of the present technology.
  • the pixel 1210 includes a common source amplifier amplifier 1211 instead of the source follower amplifier transistor 314 provided in the pixel 310 of FIG. Since the configuration of the pixels other than the amplifier transistor 1211 is the same as that in FIG. 2, the same reference numerals as those in FIG. 2 are used and description thereof is omitted here.
  • the amplifier transistor 1211 is an amplifier transistor composed of a grounded source NMOS transistor whose source terminal side is grounded.
  • the drain terminal of the amplifier transistor 1211 is connected to the constant current source 1219 and the determination circuit via the vertical signal line 341. Since the amplifier transistor 1211 is a common source amplifier transistor, the input (the potential of the FD 322) can be amplified and output to the vertical signal line 341.
  • ⁇ I d g m ⁇ ⁇ V g + ⁇ V d / R d Equation 2
  • I d is the amount of change in drain current from the drain current before amplification.
  • G m is the mutual conductance.
  • ⁇ V g is a change amount of the gate voltage from the gate voltage before amplification
  • R d is a drain resistance
  • ⁇ V d is a change amount of the drain voltage from the drain voltage before amplification.
  • the output of the amplifier transistor 1211 is out of phase. Further, since the amplification magnification is generally larger than 1 (much larger), the output signal of the pixel is amplified by the amplifier transistor 1211.
  • the signal is amplified when the signal is output from the amplifier transistor 1211, it is not necessary to provide an amplifier in the determination circuit. That is, when the pixel 1210 is provided in the imaging element, the amplifier circuit 460 of the determination circuit 400 illustrated in FIG. 5 is omitted, and the output of the pixel 1210 amplified by the amplifier transistor 1211 is directly supplied to the capacitor 471.
  • the mutual conductance g m and the drain resistance r are values that slightly vary with changes in the operating point. For this reason, the output from the amplifier transistor 1211 has poor linearity.
  • the output from the amplifier transistor 1211 has poor linearity.
  • binary determination is performed in one-photon detection, only a small amount of electrons are accumulated, so that the fluctuation of the potential of the FD 322 is small and the operating point is almost constant.
  • this deterioration in linearity does not become a problem. That is, the example in which the common-source amplifier transistor is provided in the pixel is particularly suitable for one-photon detection. Further, in this example, an increase in random noise due to addition of extra transistors and circuits (for example, addition of the amplifier circuit 460 of the determination circuit 400 shown in FIG. 5) does not occur.
  • FIG. 16 shows an example in which the constant current source 1219 and the power source of the pixel (power source (power source voltage) supplied to the pixel via the power source line 323) are separated.
  • a PMOS transistor is used as the constant current source 1219 in the saturation region.
  • an operating point suitable for amplification can be ensured by making the power supply potential of the constant current source 1219 higher than the power supply potential of the pixel supplied to the pixel through the power supply line 323.
  • FIG. 16 illustrates an example in which the common-source amplifier transistor 1211 is configured with a general NMOS transistor
  • a common-source amplifier transistor can be provided in a pixel even if a PMOS transistor is used. In this case, it is not necessary to set the power supply potential of the constant current source higher than the power supply potential of the pixel, and the setting of the power supply potential of the constant current source is facilitated.
  • the source-grounded amplifier transistor 1211 is configured with a PMOS transistor will be described with reference to FIG.
  • FIG. 17 is a schematic diagram illustrating an example of a circuit configuration of a pixel (pixel 1220) in an example in which the common-source PMOS transistor according to the fifth embodiment of the present technology is provided in the pixel as an amplifier transistor to amplify an output from the pixel.
  • FIG. 17 is a schematic diagram illustrating an example of a circuit configuration of a pixel (pixel 1220) in an example in which the common-source PMOS transistor according to the fifth embodiment of the present technology is provided in the pixel as an amplifier transistor to amplify an output from the pixel.
  • the pixel 1220 includes an amplifier transistor 1221 configured with a source grounded PMOS transistor, instead of the amplifier transistor 314 configured with a common source NMOS transistor in FIG. Since the configuration of the pixels other than the amplifier transistor 1221 is the same as that in FIGS. 2 and 16, the same reference numerals as those in FIG. 2 are given and the description thereof is omitted here.
  • the amplifier transistor 1221 is an amplifier transistor composed of a common source PMOS transistor.
  • the amplifier transistor 1221 has a gate terminal connected to the FD 322 and a source terminal connected to the power supply line 323 and the drain terminal of the reset transistor 313.
  • the amplifier transistor 1221 has a drain terminal connected to the constant current source 1229 and the determination circuit via the vertical signal line 341.
  • the amplifier transistor 1221 has a positive-phase output in the same manner as the amplifier transistor 314 in FIG.
  • an NMOS transistor that is common to a CMOS image sensor can be used as a constant current load (load of the constant current source 1229).
  • the operating point can be secured without setting the power supply potential of the constant current source higher than the power supply potential of the pixel, and the setting of the operating point becomes easy.
  • FIG. 18 is a schematic diagram illustrating an example of a circuit configuration of a pixel (pixel 1230) in an example in which the output of the pixel according to the fifth embodiment of the present technology is fed back to the floating diffusion.
  • the pixel 1230 includes a capacitor (capacitor 1232) having one end connected to the FD 322 in addition to the components of the pixel 310 in FIG.
  • the amplifier transistor 314 is a source follower type as in FIG. 2, and a feedback circuit (feedback amplifier 1231) is provided for each column (for each vertical signal line 341) together with the pixel 1230.
  • the feedback amplifier 1231 is a feedback circuit that feeds back the output signal of the pixel supplied to the vertical signal line 341 to the FD 322 of the pixel that has output the output signal.
  • the feedback amplifier 1231 is realized by a source follower of a PMOS transistor, for example.
  • the components (PMOS transistor and constant current source (constant current load transistor)) constituting the feedback amplifier 1231 are not shown, and the feedback amplifier 1231 is shown as a triangular symbol indicating the amplifier.
  • feedback amplifiers 1231 that are not provided for each pixel but are provided for each column are indicated by broken lines in the input and output signal lines of the feedback amplifier 1231, and are distinguished from the pixel configuration.
  • the feedback amplifier 1231 has an input terminal (PMOS transistor gate terminal) connected to the vertical signal line 341.
  • the output terminal of the feedback amplifier 1231 (the source terminal of the PMOS transistor) is connected to one end of a capacitor 1232 provided in each pixel connected to the vertical signal line 341. That is, the feedback amplifier 1231 varies the potential of one end of the capacitor 1232 of the pixel that outputs the output signal in accordance with the output signal supplied to the vertical signal line 341.
  • the feedback amplifier 1231 is composed of a PMOS transistor, and the relationship between the input and the output is in a positive phase, so that a positive feedback is applied to the potential of the FD 322.
  • the capacitor 1232 is a capacitance for coupling the output of the feedback amplifier 1231 and the FD 322 of the pixel. That is, the potential of the FD 322 varies according to the output of the feedback amplifier 1231 due to capacitive coupling by the capacitor 1232.
  • the output of the pixel can be amplified also by feeding back the output of the pixel to the FD 322.
  • FIG. 19 is a schematic diagram illustrating an example of a circuit configuration of a pixel (pixel 1240) in an example in which the output of the pixel according to the fifth embodiment of the present technology is fed back to the drain terminal of the amplifier transistor.
  • the drain terminal of the amplifier transistor 314 of the pixel 310 in FIG. 2 is not connected to the power supply line 323 but is connected to a line (signal line 1249) for supplying a potential for the drain terminal of the amplifier transistor 314.
  • the rest is the same as the pixel 310 in FIG.
  • a feedback circuit (feedback amplifier 1241) is provided for each column (for each vertical signal line 341).
  • the feedback amplifier 1241 is the same as the feedback amplifier 1231 shown in FIG. 18 except that the output is supplied to the signal line 1249. Thus, here, only the influence of the output on the potential of the signal line 1249 will be described.
  • the output of the feedback amplifier 1231 is directly connected to the drain of the amplifier transistor 314, and the output of the feedback amplifier 1231 replaces the conventional power supply connection. Accordingly, in the pixel 1240, the potential of the drain terminal of the amplifier transistor 314 varies according to the output of the feedback amplifier 1231. Note that the drain diffusion layer of the amplifier transistor 314 has a strong parasitic capacitance with a gate electrode (floating diffusion). Therefore, when the potential on the drain side fluctuates, the potential of the gate of the amplifier transistor 314 (the potential of the FD 322) also fluctuates due to the parasitic capacitance between the gate and the drain. That is, the decrease in the potential of the signal line 1249 due to the output of the feedback amplifier 1241 becomes positive feedback to the FD 322 through the parasitic capacitance, and the output signal of the pixel is amplified.
  • the output of the pixel can be amplified by various methods. That is, by performing AD conversion using the amplified output as described in the first embodiment of the present technology, the AD conversion speed of the offset component can be improved.
  • the speed of AD conversion can be improved. That is, according to the embodiment of the present technology, a minute signal (including a one-photon signal) from a pixel can be detected with low noise, high accuracy, and high speed, and the frame rate can be increased by using these. With this, various high-performance shooting becomes possible.
  • the image pickup element shown in the embodiment of the present technology can be widely applied as a light detection unit in a conventional electronic device provided with a photomultiplier tube, an avalanche photodiode, or a photodiode.
  • a fluorescence scanner of an imaging plate and a scintillation counter of radiation can be applied to a detector for a DNA chip, an X-ray imaging apparatus called DR (Digital Radiography), a CT (Computed Tomography) apparatus, a SPECT (Single Photon Emission Tomography) apparatus, and the like.
  • DR Digital Radiography
  • CT Computed Tomography
  • SPECT Single Photon Emission Tomography
  • CMOS image sensor since it is a CMOS image sensor and can be mass-produced at a low price, a large number of light detection units are provided in an electronic device in which only a small number of light detection units are provided due to the high price of photomultiplier tubes. As a result, the detection speed can be improved.
  • the imaging device shown in the embodiment of the present technology is introduced into a detector of a CT apparatus, it is possible to detect scintillation light with a much higher sensitivity than a detector using a conventional photodiode or the like, and high accuracy of detection. This can contribute to the reduction in exposure due to the reduction of the X-ray dose and the X-ray dose.
  • detection of gamma rays such as SPECT and PET, which conventionally used a photomultiplier tube.
  • the effect is not limited only to an electronic device provided with a large number of detection heads, but the same effect can be obtained in an electronic device using a single detection head.
  • a pocket dosimeter having a small size and a light weight and an ultra-high sensitivity can be realized using an inexpensive semiconductor imaging device.
  • this technique can also take the following structures.
  • a signal in a state where there is no charge accumulation due to photons is output as a reset signal, and each signal of a pixel which outputs a signal in a state where there is charge accumulation due to photons as an accumulation signal is amplified at a magnification larger than 1.
  • An amplifying unit Using the amplified signal, an offset amount signal corresponding to the amount of its own offset component is generated, and the generated offset amount signal and the accuracy set for AD conversion of the amplified accumulated signal And a calculation unit that calculates a digital value corresponding to the offset component of the self image sensor.
  • the calculation unit includes: A holding unit for holding charges in the amplified signal; A signal obtained by canceling the held charge and the amplified signal is input as the offset amount signal, and the potential of the reference signal having a ramp waveform corresponding to the accuracy of the step difference in potential and the potential of the offset amount signal And a comparison unit that generates an offset amount signal comparison result indicating which potential is higher, A counting unit that counts pulses corresponding to the stage of the ramp waveform and calculates the digital value corresponding to the offset component of the comparison unit between the start of the comparison and the inversion of the offset amount signal comparison result;
  • the imaging device comprising: (3) The holding unit holds a charge in a signal obtained by amplifying the reset signal, The comparison unit according to (2), wherein the comparison unit generates the offset amount signal comparison result by performing the comparison using a signal obtained by canceling the held charge and the signal obtained by amplifying the reset signal as the offset amount signal.
  • the comparing unit uses the signal obtained by canceling the held charge and the signal obtained by amplifying the accumulated signal as a signal to be digitized.
  • the reference signal potential and the digitized signal potential are compared to generate a digitized signal comparison result indicating which potential is higher.
  • the count unit performs a down-count based on the offset amount signal comparison result from the count value in the initial state, and calculates the digital value of the accumulated signal.
  • the up-count is performed based on the digitized signal comparison result from the count value after the down-count, and the digital value of the accumulated signal from which the digital value corresponding to the offset component of the comparison unit is removed.
  • the imaging device wherein a value is calculated.
  • the digital determination unit further includes a binary determination unit that compares the calculated digital value of the accumulated signal with a threshold value and binaryly determines whether or not a photon is incident on the pixel that has generated the accumulated signal. Image sensor.
  • the comparison unit continuously generates the offset signal comparison result for the same offset amount signal a plurality of times, and outputs the digitization target signal comparison result for the same digitization target signal.
  • the counting unit includes an addition value of the down-count values of the offset signal comparison results generated a plurality of times continuously, and an up-count of each of the digitized signal comparison results generated a plurality of times continuously.
  • imaging device for calculating a digital value of said accumulation signal on the basis of on the sum of the values.
  • the holding unit holds a charge in a signal obtained by amplifying the accumulated signal,
  • the comparison unit When generating the offset amount signal comparison result, the comparison unit generates a signal obtained by canceling the held charge and a signal obtained by amplifying the accumulated signal as the offset amount signal.
  • a signal obtained by canceling the held charge and a signal obtained by amplifying the reset signal is used as a signal to be digitized, and the potential of the reference signal of the ramp waveform and the signal to be digitized are calculated.
  • the count unit performs a down-count based on the offset amount signal comparison result from the count value in the initial state, and calculates the digital value of the accumulated signal.
  • the up-count is performed based on the digitized signal comparison result from the count value after the down-count, and the digital value of the accumulated signal from which the digital value corresponding to the offset component of the comparison unit is removed.
  • the imaging device according to (2) wherein a value is calculated.
  • the comparison unit performs the comparison using the accuracy that decreases with an increase in magnification set in the amplification unit.
  • the amplification unit includes an operational amplifier or a CMOS (Complementary Metal Oxide Semiconductor) inverter provided for each calculation unit.
  • CMOS Complementary Metal Oxide Semiconductor
  • the imaging device according to any one of (1) to (8), wherein the amplifying unit includes a common source amplifier transistor provided for each pixel.
  • the amplification unit includes any one of (1) to (8) configured by a feedback circuit that feeds back a potential in a signal output from the pixel to a potential in a floating diffusion of the pixel that outputs the signal.
  • An imaging device according to claim 1.
  • An amplifying unit Using the amplified signal, an offset amount signal corresponding to the amount of its own offset component is generated, and the generated offset amount signal and the accuracy set for AD conversion of the amplified accumulated signal And a calculation unit that calculates a digital value corresponding to the self offset component using (13) A signal in a state where there is no charge accumulation due to photons is output as a reset signal, and each signal of a pixel which outputs a signal in a state where charge accumulation due to photons is present as an accumulation signal is amplified at a magnification larger than 1.
  • An amplifying unit Using the amplified signal, an offset amount signal corresponding to the amount of its own offset component is generated, and the generated offset amount signal and the accuracy set for AD conversion of the amplified accumulated signal And a calculation unit that calculates a digital value corresponding to the offset component of the self.
  • a signal in a state where there is no charge accumulation due to photons is output as a reset signal, and each signal of a pixel which outputs a signal in a state where there is charge accumulation due to photons as an accumulation signal is amplified at a magnification larger than 1.

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Abstract

　ＡＤ変換の速度を向上させる。　増幅部は、光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の各信号を、１より大きい倍率で増幅する。算出部は、増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて自己のオフセット成分に対応するデジタル値を算出する。

Description

撮像素子、撮像装置、電子機器および撮像方法
　本技術は、撮像素子に関する。詳しくは、微弱光を検出する撮像素子、撮像装置、電子機器および撮像方法に関する。
　近年、微弱光を検出する装置が、医療現場や研究現場を中心に幅広く導入されている。このような装置では、微弱光の検出部として、比較的に値段が高い光電子増倍管が用いられることが多い。
　また、光電子増倍管の代わりに、安値で製造できるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子を用いて微弱光を検出する装置も提案されている（例えば、特許文献１参照。）。
特開２０１１－９７５８１号公報
　上述の従来技術では、ＣＭＯＳイメージセンサの各画素に入射した光子数をカウント（フォトンカウンティング）することにより、微弱光を検出する。
　しかしながら、画素信号が非常に微小であるため、ＡＤ変換により検出される値の大部分は、画素信号および検出回路に含まれているオフセット成分に関する値である。
　そこで、オフセット成分に関するＡＤ変換の速度を上げることにより、フレームレートが大幅に向上することが期待できる。
　本技術はこのような状況に鑑みて生み出されたものであり、ＡＤ変換の速度を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、上記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の上記各信号を、１より大きい倍率で増幅する増幅部と、上記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、上記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて上記自己のオフセット成分に対応するデジタル値を算出する算出部とを具備する撮像素子、撮像装置、電子機器および撮像方法である。これにより、算出部自身のオフセット成分が、１より大きい倍率で増幅された蓄積信号のＡＤ変換のために設定されている精度を用いて算出されるという作用をもたらす。
　また、この第１の側面において、上記算出部は、上記増幅された信号における電荷を保持する保持部と、上記保持された電荷と上記増幅された信号とを相殺した信号を入力させて上記オフセット量信号とし、段差の電位差が上記精度に対応するランプ波形の参照信号の電位と、上記オフセット量信号の電位とを比較してどちらの電位が高いかを示すオフセット量信号比較結果を生成する比較部と、上記比較の開始から上記オフセット量信号比較結果が反転するまでの間において上記ランプ波形の段に対応するパルスをカウントして上記比較部のオフセット成分に対応する上記デジタル値を算出するカウント部とを備えるようにしてもよい。これにより、保持された電荷と上記増幅された信号との相殺により増幅部のオフセット成分が除去された信号の電位と、段差の電位差が精度に対応するランプ波形の参照信号とを用いたＡＤ変換により比較部のオフセット成分に対応するデジタル値が算出されるという作用をもたらす。
　また、この第１の側面において、上記保持部は、上記リセット信号が増幅された信号における電荷を保持し、上記比較部は、上記保持された電荷と上記リセット信号が増幅された信号とを相殺した信号を上記オフセット量信号として上記比較を行い上記オフセット量信号比較結果を生成するようにしてもよい。これにより、リセット信号を用いてオフセット量信号比較結果が生成されるという作用をもたらす。
　また、この第１の側面において、上記比較部は、上記蓄積信号のデジタル値を算出する場合には、上記保持された電荷と上記蓄積信号が増幅された信号とを相殺した信号をデジタル化対象信号として、上記ランプ波形の参照信号の電位と、上記デジタル化対象信号の電位とを比較してどちらの電位が高いかを示すデジタル化対象信号比較結果を生成し、上記カウント部は、上記比較部のオフセット成分に対応するデジタル値を算出する場合には、初期状態のカウント値から上記オフセット量信号比較結果に基づいてダウンカウントを行い、上記蓄積信号のデジタル値を算出する場合には、上記ダウンカウント後のカウント値から上記デジタル化対象信号比較結果に基づいてアップカウントを行って、上記比較部のオフセット成分に対応するデジタル値が除去された上記蓄積信号のデジタル値を算出するようにしてもよい。これにより、リセット信号が増幅された信号における電荷が保持部に保持された状態において、比較部のオフセット成分に対応するデジタル値が除去された蓄積信号のデジタル値が算出されるという作用をもたらす。
　また、この第１の側面において、上記算出された蓄積信号のデジタル値を閾値と比較して、上記蓄積信号を生成した画素への光子の入射の有無をバイナリ判定するバイナリ判定部をさらに具備するようにしてもよい。これにより、算出された蓄積信号のデジタル値を閾値と比較して、蓄積信号を生成した画素への光子の入射の有無がバイナリ判定されるという作用をもたらす。
　また、この第１の側面において、上記比較部は、同一の上記オフセット量信号に対して上記オフセット信号比較結果を連続して複数回生成するとともに、同一の上記デジタル化対象信号に対して上記デジタル化対象信号比較結果を連続して複数回生成し、上記カウント部は、上記連続して複数回生成されたオフセット信号比較結果のそれぞれのダウンカウントの値の加算値と、上記連続して複数回生成されたデジタル化対象信号比較結果のそれぞれのアップカウントの値の加算値とに基づいて上記蓄積信号のデジタル値を算出するようにしてもよい。これにより、複数回サンプリングして比較部のオフセット成分に対応するデジタル値が除去された蓄積信号のデジタル値が算出されるという作用をもたらす。
　また、この第１の側面において、上記保持部は、上記蓄積信号が増幅された信号における電荷を保持し、上記比較部は、上記オフセット量信号比較結果を生成する場合には、上記保持された電荷と上記蓄積信号が増幅された信号とを相殺した信号を上記オフセット量信号として生成し、上記蓄積信号のデジタル値を算出する場合には、上記保持された電荷と上記リセット信号が増幅された信号とを相殺した信号をデジタル化対象信号として、上記ランプ波形の参照信号の電位と、上記デジタル化対象信号の電位とを比較してデジタル化対象信号比較結果を生成し、上記カウント部は、上記比較部のオフセット成分に対応するデジタル値を算出する場合には、初期状態のカウント値から上記オフセット量信号比較結果に基づいてダウンカウントを行い、上記蓄積信号のデジタル値を算出する場合には、上記ダウンカウント後のカウント値から上記デジタル化対象信号比較結果に基づいてアップカウントを行って、上記比較部のオフセット成分に対応するデジタル値が除去された上記蓄積信号のデジタル値を算出するようにしてもよい。これにより、蓄積信号が増幅された信号における電荷が保持部に保持された状態において、比較部のオフセット成分に対応するデジタル値が除去された蓄積信号のデジタル値が算出されるという作用をもたらす。
　また、この第１の側面において、上記比較部は、上記増幅部において設定された倍率の増加に応じて減少する上記精度を用いて上記比較を行うようにしてもよい。これにより、増幅部において設定された倍率の増加に応じて減少する精度を用いて比較が行われるという作用をもたらす。
　また、この第１の側面において、上記増幅部は、上記算出部ごとに設けられるオペアンプまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータにより構成されるようにしてもよい。これにより、オペアンプまたはＣＭＯＳインバータが増幅部として算出部ごとに設けられるという作用をもたらす。
　また、この第１の側面において、上記増幅部は、上記画素ごとに設けられるソース接地型のアンプトランジスタにより構成されるようにしてもよい。これにより、画素ごとに設けられるソース接地型のアンプトランジスタが増幅部として設けられるという作用をもたらす。
　また、この第１の側面において、上記増幅部は、上記画素が出力した信号における電位を、上記信号を出力した画素のフローティングディフュージョンにおける電位にフィードバックさせるためのフィードバック回路により構成されるようにしてもよい。これにより、画素のフローティングディフュージョンにおける電位がフィードバックにより増幅されて、増幅された信号が画素から出力されるという作用をもたらす。
　本技術によれば、ＡＤ変換の速度を向上させることができるという優れた効果を奏し得る。
本技術の第１の実施の形態の撮像素子１００の基本構成例の一例を示す概念図である。 本技術の第１の実施の形態の画素３１０の回路構成の一例を示す模式図である。 本技術の第１の実施の形態の画素３１０のレイアウトの一例を模式的に示す図である。 本技術の第１の実施の形態の判定回路４００の機能構成例の一例を示す概念図である。 本技術の第１の実施の形態の判定回路４００の回路構成例の一例を模式的に示す図である。 本技術の第１の実施の形態の判定回路４００の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の撮像素子１００のリセット信号カウント期間と、他の撮像素子のリセット信号カウント期間とを模式的に示す図である。 本技術の第１の実施の形態の撮像素子１００におけるＲＥＦ信号のランプ波形と、他の撮像素子におけるＲＥＦ信号のランプ波形とを比較するための表である。 本技術の第１の実施の形態の撮像素子１００において画素３１０の画素値を算出する際の処理手順例を示すフローチャートである。 本技術の第２の実施の形態の１光子を検出するための判定回路（１光子検出用判定回路６００）の機能構成例の一例を示す概念図である。 本技術の第２の実施の形態において、単位露光期間に各画素に入射する光子の平均数とカウント確率との関係を示すグラフである。 本技術の第３の実施の形態の画素（画素７１０）の回路構成の一例を示す模式図である。 本技術の第３の実施の形態の撮像素子において画素７１０の画素値を算出する際の処理手順例を示すフローチャートである。 本技術の第４の実施の形態において、判定回路４００が複数回のサンプリングを行う場合の一例を示すタイミングチャートである。 本技術の第５の実施の形態のインバータのアンプ回路を用いて増幅する例におけるアンプ回路（アンプ回路１１６０）の回路構成例の一例を模式的に示す図である。 本技術の第５の実施の形態のソース接地型のＮＭＯＳトランジスタをアンプトランジスタとして画素に設けて画素からの出力を増幅する例における画素（画素１２１０）の回路構成の一例を示す模式図である。 本技術の第５の実施の形態のソース接地型のＰＭＯＳトランジスタをアンプトランジスタとして画素に設けて画素からの出力を増幅する例における画素（画素１２２０）の回路構成の一例を示す模式図である。 本技術の第５の実施の形態の画素の出力をフローティングディフュージョンにフィードバックさせる例における画素（画素１２３０）の回路構成の一例を示す模式図である。 本技術の第５の実施の形態の画素の出力をアンプトランジスタのドレイン端子にフィードバックさせる例における画素（画素１２４０）の回路構成の一例を示す模式図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（撮像制御：アンプ回路を設けて信号を増幅する例）
　２．第２の実施の形態（撮像制御：蓄積信号に基づいて光子の入射の有無をバイナリ判定する例）
　３．第３の実施の形態（撮像制御：画素の蓄積電荷でアンプトランジスタの基板側のポテンシャルを変調して出力信号を得る画素の例）
　４．第４の実施の形態（撮像制御：複数回サンプリングを行う例）
　５．第５の実施の形態（撮像制御：様々な増幅方法）
　＜１．第１の実施の形態＞
　［撮像素子の構成例］
　図１は、本技術の第１の実施の形態の撮像素子１００の基本構成例の一例を示す概念図である。
　撮像素子１００は、微弱光を検出するためのシステム（例えば、イメージングプレートの蛍光スキャナ、放射線のシンチレーションカウンタ等）に設けられる光の検出器である。この撮像素子１００は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサにより実現される。
　なお、図１では、読み出しを高速化するために、２個の垂直制御回路で駆動（制御）することを想定して説明する。
　撮像素子１００は、画素アレイ部３００と、第１垂直駆動回路１１２と、判定回路４００と、レジスタ１１４と、第２垂直駆動回路１１５と、出力回路１１８と、ＲＥＦ（REFerence：基準）信号生成部２１０とを備える。なお、第２垂直駆動回路１１５により駆動される画素の信号を処理するための判定回路およびレジスタは、第１垂直駆動回路１１２により駆動される画素の信号を処理するための判定回路（判定回路４００）およびレジスタ（レジスタ１１４）と同様のものであるため、説明を省略する。
　画素アレイ部３００は、２次元マトリックス状（ｎ×ｍ）に配置された複数の画素（画素３１０）を備える。なお、本技術の第１の実施の形態では、１２８行×１２８列の画素３１０が画素アレイ部３００に配置されていることを想定する。図１に示す画素アレイ部３００には、１２８行×１２８列の画素３１０の一部が示されている。画素アレイ部３００に配置されている画素３１０のうちの半分の画素（図１の画素アレイ部３００の上半分に位置する画素）は、第１垂直駆動回路１１２から制御線（制御線３３０）が行単位に配線される。一方、もう半分の画素（図１の画素アレイ部３００の下半分に位置する画素）は、第２垂直駆動回路１１５から制御線が行単位に配線される。なお、画素３１０の回路構成については、図２を参照して説明するためここでの説明を省略する。
　また、画素３１０には、列単位で垂直信号線（垂直信号線３４１）が配線される。第１垂直駆動回路１１２から制御線３３０が配線される画素に接続される垂直信号線３４１は、画素アレイ部３００の上辺に面する判定回路４００に接続される。また、第２垂直駆動回路１１５から制御線３３０が配線される画素に接続される垂直信号線３４１は、画素アレイ部３００の下辺に面する判定回路４００に接続される。
　第１垂直駆動回路１１２は、制御線３３０を介して画素３１０に信号を供給し、順次垂直方向（列方向）に行単位で画素３１０を選択走査するものである。第１垂直駆動回路１１２により行単位で選択走査が行われることにより、行単位により画素３１０から信号が出力される。なお、制御線３３０には、画素リセット線３３１および電荷転送線３３２が含まれる。画素リセット線３３１および電荷転送線３３２については、図２を参照して説明するため、ここでの説明を省略する。
　また、第２垂直駆動回路１１５については、制御対象の画素３１０が第１垂直駆動回路１１２と異なる以外は同様であるため、ここでの説明を省略する。第１垂直駆動回路１１２および第２垂直駆動回路１１５により画素３１０を駆動することにより、略同時に２行が選択走査され、略同時に２行から読み出しが行われる。
　判定回路４００は、画素３１０から供給された出力信号に基づいて、画素３１０へ入射した光の量を算出するものである。この判定回路４００は、垂直信号線３４１ごとに備えられる。すなわち、画素アレイ部３００の上辺に面した位置には、第１垂直駆動回路１１２が駆動する画素（６４行×１２８列）に配線される１２８本の垂直信号線３４１にそれぞれ接続される１２８個の判定回路４００が備えられる。また、画素アレイ部３００の下辺に面した位置には、第２垂直駆動回路１１５が駆動する画素（６４行×１２８列）に配線される１２８本の垂直信号線３４１にそれぞれ接続される１２８個の判定回路４００が備えられる。
　また、判定回路４００は、画素３１０から供給された出力信号をＮ倍（Ｎ＞１）に増幅した後に、画素３１０へ入射した光の量を算出する。なお、判定回路４００については、図４乃至図８において説明するため、ここでの詳細な説明を省略する。判定回路４００は、判定結果を、判定回路４００ごとに接続されているレジスタ１１４に供給する。
　ＲＥＦ信号生成部２１０は、画素３１０から供給された出力信号をＡＤ変換する際に用いられるＲＥＦ信号を生成するものである。このＲＥＦ信号生成部２１０が生成するＲＥＦ信号は、複数の判定回路４００に対して同じＲＥＦ信号が供給される。なお、ＲＥＦ信号生成部２１０は、所定のタイミングにおいてランプ波形となるＲＥＦ信号を生成することができる。なお、ＲＥＦ信号については、図６において説明するため、ここでの詳細な説明を省略する。ＲＥＦ信号生成部２１０は、生成したＲＥＦ信号を、ＲＥＦ信号線２１１を介して複数の判定回路４００に供給する。
　レジスタ１１４は、判定回路４００ごとに備えられ、判定回路４００から供給された判定結果を一時的に保持するものである。このレジスタ１１４は、画素の次の行の信号が読み出されている期間（読み出し期間）に、保持する判定結果を出力回路１１８に順番に出力する。
　出力回路１１８は、撮像素子１００が生成した信号を外部の回路に出力するものである。
　次に、画素３１０の回路構成の一例について、図２を参照して説明する。
　［画素の回路構成例］
　図２は、本技術の第１の実施の形態の画素３１０の回路構成の一例を示す模式図である。
　画素３１０は、光電変換を行うことによって、入射光である光信号を電気信号に変換するものである。画素３１０は、その変換された電気信号を増幅して、画素信号として出力する。この画素３１０は、例えば、浮遊拡散層（フローティングディフュージョン：ＦＤ：Floating-Diffusion）を有するＦＤアンプにより電気信号を増幅する。
　画素３１０は、フォトダイオード３１１と、転送トランジスタ３１２と、リセットトランジスタ３１３と、アンプトランジスタ３１４とを備える。
　画素３１０において、フォトダイオード３１１は、そのアノード端子が接地され、カソード端子が転送トランジスタ３１２のソース端子に接続される。また、転送トランジスタ３１２は、そのゲート端子が電荷転送線３３２に接続され、そのドレイン端子がフローティングディフュージョン（ＦＤ３２２）を介してリセットトランジスタ３１３のソース端子とアンプトランジスタ３１４のゲート端子とに接続される。
　また、リセットトランジスタ３１３は、そのゲート端子が画素リセット線３３１に接続され、そのドレイン端子が電源線３２３とアンプトランジスタ３１４のドレイン端子とに接続される。また、アンプトランジスタ３１４のソース端子が垂直信号線３４１に接続される。
　フォトダイオード３１１は、光の強度に応じて電荷を発生させる光電変換素子である。このフォトダイオード３１１では、フォトダイオード３１１に入射した光子により電子とホールとのペアが発生し、ここではこの発生された電子が蓄積される。
　転送トランジスタ３１２は、垂直駆動回路（第１垂直駆動回路１１２または第２垂直駆動回路１１５）からの信号（転送パルス）に従って、フォトダイオード３１１において発生した電子をＦＤ３２２に転送するものである。この転送トランジスタ３１２は、例えば、そのゲート端子に供給される電荷転送線３３２から信号（パルス）が供給されると導通状態となり、フォトダイオード３１１において発生した電子をＦＤ３２２に転送する。
　リセットトランジスタ３１３は、垂直駆動回路（第１垂直駆動回路１１２または第２垂直駆動回路１１５）から供給される信号（リセットパルス）に従って、ＦＤ３２２の電位をリセットするためのものである。リセットトランジスタ３１３は、画素リセット線３３１を介してリセットパルスがゲート端子に供給されると導通状態となり、ＦＤ３２２から電源線３２３に電流が流れる。これにより、フローティングディフュージョン（ＦＤ３２２）に蓄積された電子が電源へ引き抜かれ、ＦＤ３２２がリセットされる（以降では、この時の電位をリセット電位と称する）。なお、フォトダイオード３１１をリセットする場合には、転送トランジスタ３１２とリセットトランジスタ３１３とが同時に導通状態とされる。これによりフォトダイオード３１１に蓄積された電子が電源へ引き抜かれ、光子が未入射の状態（暗状態）にリセットされる。なお、電源線３２３に流れる電位（電源）は、リセットやソースフォロアに使用される電源であり、例えば、３Ｖが供給されている。
　アンプトランジスタ３１４は、フローティングディフュージョン（ＦＤ３２２）の電位を増幅して、その増幅された電位に応じた信号（出力信号）を垂直信号線３４１に出力するためのものである。このアンプトランジスタ３１４は、フローティングディフュージョン（ＦＤ３２２）の電位がリセットされている状態の場合（リセット電位の場合）には、このリセット電位に応じた出力信号（以降では、リセット信号と称する）を、垂直信号線３４１に出力する。また、アンプトランジスタ３１４は、フォトダイオード３１１が蓄積した電子がＦＤ３２２に転送されている場合には、この転送された電子の量に応じた出力信号（以降では、蓄積信号と称する）を、垂直信号線３４１に出力する。なお、図１のように垂直信号線３４１を複数の画素で共有する場合には、アンプトランジスタ３１４と垂直信号線３４１との間に、画素ごとに選択トランジスタを挿入するようにしても良い。
　なお、図２において示したような画素の基本回路や動作機構は通常の画素と同様であり、他にもさまざまなバリエーションが考えられる。しかしながら、本技術で想定する画素は、従来の画素に比べ、変換効率が著しく高くなるように設計される。このためには、ソースフォロアを構成するアンプ（アンプトランジスタ３１４）のゲート端子の寄生容量（ＦＤ３２２の寄生容量）が、実効的に極限まで小さくなるように画素を設計する。
　次に、アンプトランジスタ３１４のゲート端子の寄生容量が小さくなるように設計された画素３１０のレイアウトの一例について、図３を参照して説明する。
　［画素の平面レイアウト例］
　図３は、本技術の第１の実施の形態の画素３１０のレイアウトの一例を模式的に示す図である。
　ここでは、アンプトランジスタ３１４のゲート端子の寄生容量およびフローティングディフュージョン（ＦＤ３２２）に着目して説明する。
　図３に示す画素３１０のレイアウトでは、フォトダイオード３１１と、ＦＤ３２２と、垂直信号線３４１とが示されている。また、図３には、転送トランジスタ３１２のゲート端子の配線（ゲート配線３６２）と、リセットトランジスタ３１３のゲート端子の配線（ゲート配線３６３）と、アンプトランジスタ３１４のゲート端子の配線（ゲート配線３６４）とが示されている。なお、ＦＤ３２２は太い破線により示され、垂直信号線３４１は細い破線により示され、ゲート配線３６２乃至３６４は斜線を付した矩形により示されている。
　さらに、図３には、転送トランジスタ３１２のドレイン端子と、リセットトランジスタ３１３のソース端子と、この２つの端子間の配線とに対応する不純物拡散層（拡散層３７１）が示されている。また、図３には、リセットトランジスタ３１３のドレイン端子と、アンプトランジスタ３１４のドレイン端子と、この２つの端子間の配線とに対応する不純物拡散層（拡散層３７２）が示されている。そして、図３には、アンプトランジスタ３１４のソース端子に対応する不純物拡散層（拡散層３７３）が示されている。なお、拡散層３７１乃至３７３は、細かい点を付した矩形により示されている。
　さらに、このレイアウトには、ゲート配線３６２を電荷転送線３３２に接続するためのコンタクト（コンタクト３８２）と、ゲート配線３６３を画素リセット線３３１に接続するためのコンタクト（コンタクト３８３）とが示されている。また、このレイアウトには、ゲート配線３６４をＦＤ３２２に接続するためのコンタクト（コンタクト３８４）と、拡散層３７１をＦＤ３２２に接続するためのコンタクト（コンタクト３８５）とが示されている。さらに、このレイアウトには、拡散層３７２を電源線３２３に接続するためのコンタクト（コンタクト３８６）と、拡散層３７３を垂直信号線３４１に接続するためのコンタクト（コンタクト３８７）とが示されている。
　ここで、画素３１０のレイアウトについて、ＦＤ３２２のサイズに着目して説明する。画素３１０では、ＦＤ３２２における寄生容量が最小になるようにレイアウトが設計される。このため、画素３１０では、拡散層３７１をゲート配線３６４に繋ぐ配線部位であるＦＤ３２２と、拡散層３７１と、ゲート配線３６４とが製造可能な限り最小面積となるようにレイアウトが設計される。さらに、画素３１０では、アンプトランジスタ３１４のドレイン端子における幅（拡散層３７３のゲート配線３６４付近）が絞られると同時に、アンプトランジスタ３１４のソース端子に接続された配線（垂直信号線３４１）によりＦＤ３２２の大部分が平面的に覆われている。
　ソースフォロアの出力は入力に対して１に近いゲインを持つため、垂直信号線３４１とＦＤ３２２との間の実質的な寄生容量は非常に小さい。このため、図３に示すように、ＦＤ３２２を垂直信号線３４１で覆うシールド構造とすることで、ＦＤ３２２における寄生容量を最小化し、変換効率を大幅に引き上げることが可能となる。
　図３に示すような設計により寄生容量を小さくすることで、ＦＤ３２２に蓄積された電子が少数であっても十分大きな出力信号が垂直信号線３４１へ出力されるようにすることができる。この出力信号の大きさは、アンプトランジスタ３１４のランダムノイズより十分大きければよい。１光子がＦＤ３２２に蓄積された時の出力信号がアンプトランジスタ３１４のランダムノイズより十分大きな状態になれば、画素からの信号は量子化され、画素の蓄積光子数をデジタル信号として検出できるようになる。
　例えば、アンプトランジスタ３１４のランダムノイズが５０μＶ～１００μＶぐらいであり、出力信号の変換効率が６００μＶ／ｅ－ぐらいに引き上げられた場合には、出力信号はランダムノイズより十分大きいため、原理的に１光子の検出が可能である。
　なお、図３に示したような画素３１０は、例えば、３Ｖ程度の電源電圧が供給される場合には、フォトダイオード３１１に１０００ｅ－程度の電荷を蓄積することも可能である。この場合における蓄積信号（出力信号）は、０．６Ｖ程度の動作レンジを持つアナログ出力となる。この場合においても、１電子あたりの信号の大きさが従来と比較して約１０倍大きい。このため、アンプトランジスタ３１４や判定回路４００のランダムノイズの影響は約１／１０となる。すなわち、画素３１０は低照度撮像に適している。
　このように、フォトダイオードおよびアンプトランジスタを備える画素の出力信号は、変換効率が十分高い場合には、バイナリデータとしても、階調を持ったアナログデータとしても扱うことができる。しかしながら、このような画素は、１回の撮像における検出光量の上限（ダイナミックレンジ）が小さい課題がある。ダイナミックレンジを向上させるためには、画素が出力した信号の読み出し速度を上げてフレームレートを高めた上で複数回の読み出し結果を集積することが有効である。例えば、光子の入射をバイナリ判定する場合において、１０２３回の露光と読み出しを行って結果を集積すると、１画素当たりのダイナミックレンジが１０ビットの階調のデータとなる。また、最大の蓄積電子数が１０００ｅ－であり、アナログ出力したのちに光子数を判定する場合においても、１６回の露光と読み出しを行って結果を集積すれば、最大の蓄積電子数が１６，０００ｅ－である画素の出力と等価になる。
　次に、判定回路４００の機能構成について図４を参照して説明する。
　［判定回路の機能構成例］
　図４は、本技術の第１の実施の形態の判定回路４００の機能構成例の一例を示す概念図である。
　図４では、判定回路４００の機能構成として、アンプ部４４０と、ＡＣＤＳ（Analog Correlated Double Sampling；アナログ相関２重サンプリング）部４１０と、ＤＣＤＳ（Digital CDS；デジタル相関２重サンプリング）部４２０とが示されている。
　また、図４では、判定回路４００に接続される垂直信号線３４１と、この垂直信号線３４１に接続される画素３１０の一部と、画素アレイ部３００とを判定回路４００の機能構成と一緒に示す。
　アンプ部４４０は、画素３１０が出力した信号をＮ倍（１より大きい倍率（Ｎ＞１））に増幅するものである。このアンプ部４４０は、例えば、オペアンプにより実現される。すなわち、アンプ部４４０では、抵抗分割または容量分割を用いて、任意に設定された基準電圧と、画素３１０が出力した信号（リセット信号または蓄積信号）との差分が増幅出力される。
　なお、アンプ部４４０は、画素３１０とＡＣＤＳ部４１０との間に設けられるため、ｋＴＣノイズなどの画素３１０において生じたオフセットも増幅出力される。また、アンプ部４４０の出力には、アンプ部４４０自身のオフセットも含まれる。アンプ部４４０は、増幅した信号をＡＣＤＳ部４１０に供給する。なお、アンプ部４４０は、請求の範囲に記載の増幅部の一例である。
　ＡＣＤＳ部４１０は、アナログＣＤＳによりオフセット除去を行うものであり、スイッチ４１２と、キャパシタ４１３と、比較器４１１とを備える。
　スイッチ４１２は、比較器４１１に基準電圧を入力する入力端子と、比較器４１１に比較対象の信号を入力する入力端子とのいずれかに垂直信号線３４１を接続するためのスイッチである。このスイッチ４１２は、画素３１０のリセット信号をサンプルホールドさせる場合には、基準電圧を入力する入力端子（キャパシタ４１３が接続されている左側の端子）に垂直信号線３４１を接続する。また、スイッチ４１２は、アナログＣＤＳの結果を比較器４１１が出力する場合には、比較対象の信号を入力する入力端子（キャパシタが無い右側の端子）に垂直信号線３４１を接続する。
　キャパシタ４１３は、画素３１０のリセット信号をサンプルホールドするための保持容量である。
　比較器４１１は、サンプルホールドした信号と、比較対象の信号との差分を出力するものである。すなわち、比較器４１１は、サンプルホールドされたリセット信号と、垂直信号線３４１から供給された信号（蓄積信号またはリセット信号）との差分を出力する。すなわち、比較器４１１は、ｋＴＣノイズなどの画素３１０において生じたオフセットやアンプ部４４０のオフセットなどを、蓄積信号またはリセット信号から除去する。
　なお、比較器４１１は、例えば、ゲイン１のオペアンプにより実現される。比較器４１１は、差分の信号を、ＤＣＤＳ部４２０に供給する。なお、ここでは、リセット信号とリセット信号との差分の信号を無信号と称し、リセット信号と蓄積信号との差分の信号を正味の蓄積信号と称する。
　ＤＣＤＳ部４２０は、デジタルＣＤＳによりオフセット除去を行うものであり、ＡＤ（Analog Digital）変換部４２１と、レジスタ４２２と、スイッチ４２３と、減算器４２４とを備える。なお、ＡＣＤＳ部４１０およびＤＣＤＳ部４２０は、請求の範囲に記載の算出部の一例である。
　ＡＤ変換部４２１は、比較器４１１から供給された信号をＡＤ変換するものである。
　スイッチ４２３は、ＡＤ変換部４２１が生成したＡＤ変換後の信号の供給先を切り替えるスイッチである。スイッチ４２３は、ＡＤ変換部４２１が無信号のＡＤ変換の結果（デジタルの無信号）を出力した場合には、この信号をレジスタ４２２に供給し、レジスタ４２２にラッチ（保持）させる。これにより、比較器４１１やＡＤ変換部４２１のオフセットの値がレジスタ４２２に保持される。また、スイッチ４２３は、ＡＤ変換部４２１が正味の蓄積信号のＡＤ変換の結果（デジタルの正味の蓄積信号）を出力した場合には、この信号を減算器４２４に供給する。
　レジスタ４２２は、無信号のＡＤ変換の結果を保持するものである。レジスタ４２２は、保持する無信号のＡＤ変換の結果（デジタルの無信号）を減算器４２４に供給する。
　減算器４２４は、デジタルの正味の蓄積信号の値からデジタルの無信号の値を減算するものである。減算器４２４は、減算した結果（正味のデジタル値）を出力する。
　このように、画素３１０が出力した信号をアンプ部４４０によりＮ倍に増幅することにより、ＡＤ変換部４２１がＡＤ変換を行う際に必要な分解能を１／Ｎに落とすことができる。特に、画素３１０とＡＣＤＳ部４１０との間にアンプ部４４０を設けることで、画素３１０の信号がＡＣＤＳ部４１０に入る前にＮ倍に増幅される一方で、画素３１０において生じたオフセットおよびアンプ部４４０のオフセットについてはＡＣＤＳ部４１０において除去することができる。すなわち、画素３１０のオフセットとアンプ部４４０のオフセットとが除去された信号をＡＤ変換部４２１がＡＤ変換することにより、ＡＤ変換する際のオフセット成分が最小に抑えられる。
　すなわち、アンプ部４４０を備えていない判定回路と比較して、ＡＤ変換の分解能が１／Ｎでよい上に、ＡＤ変換の際のオフセット成分の量は同じであるため、ＡＤ変換の所要時間を短縮することができる。特に、無信号をＡＤ変換する際には、オフセット成分が最小に抑えられた無信号を１／Ｎの分解能でＡＤ変換するため、所要時間が大幅に短縮される。なお、ここで無信号を構成するオフセット成分は、ＡＣＤＳ部４１０で生じたオフセット成分と、ＤＣＤＳ部４２０で生じたオフセット成分である。
　また、撮像素子１００を用いて１光子検出などの微小な光を検出する場合には、画素３１０からの蓄積信号の大部分が無信号（オフセット）となる、また、１光子検出の場合には、画素３１０の出力信号のためにカウントする量（電位差）が非常に小さくなり、画素３１０の出力信号のためのＡＤ変換時間が非常に短い。すなわち、ＡＤ変換にかかる時間を大幅に短縮することができる。
　なお、多階調のデータを生成する通常の撮像素子において画素が出力した信号を増幅するアンプ部を設けると、アンプ部４４０のゲインのバラつきが最終出力にそのまま反映し、カラム（列）ごとの縦筋となる。しかしながら、微弱光を検出対象として画素への１光子の入射の有無をバイナリ判定する場合には、光子数「０」と、光子数「１」を識別するための判定閾値を適切に設定することにより、ゲインばらつきの影響をフィルタリングし、完全に排除することが可能となる。すなわち、撮像素子１００は、特に、１光子信号のバイナリ判定に適している撮像素子である。
　なお、図４において示した判定回路４００は、比較器４１１とＡＤ変換部４２１とを一体化させ、オートゼロ動作でＣＤＳを行うようにしてもよい。このような判定回路４００の回路構成の一例について、図５を参照して説明する。
　［判定回路の回路構成例］
　図５は、本技術の第１の実施の形態の判定回路４００の回路構成例の一例を模式的に示す図である。
　図５では、判定回路４００の回路構成として、アンプ回路４６０と、比較器４７０と、キャパシタ４７１および４７２と、カウンタ４８０とが示されている。また、図５では、判定回路４００に接続される垂直信号線３４１と、この垂直信号線３４１に接続される画素３１０の一部とを一緒に示す。
　アンプ回路４６０は、アンプ４６１と、キャパシタ４６２および４６３と、スイッチ４６４とを備える。
　アンプ４６１は、正入力端子（＋端）が垂直信号線３４１に接続され、負入力端子（－端）がキャパシタ４６２の一方の電極と、キャパシタ４６３の一方の電極と、スイッチ４６４とに接続される。また、アンプ４６１は、出力端子が、キャパシタ４７１の一方の電極と、キャパシタ４６３の他方の電極と、スイッチ４６４とに接続される。
　また、キャパシタ４７１は、他方の電極が比較器４７０の正入力端子（＋端）に接続される。キャパシタ４７２は、一方の電極がＲＥＦ信号線２１１に接続され、他方の電極が比較器４７０の負入力端子（－端）に接続される。また、比較器４７０の出力端子はカウンタ４８０に接続される。
　ここで、アンプ回路４６０について説明する。アンプ回路４６０は、画素３１０から垂直信号線３４１を介して供給された信号（図５では「ＰＸＯＵＴ」と示す）をＮ倍（Ｎ＞１）に増幅するものである。すなわち、アンプ回路４６０は、図４において示した機能構成例におけるアンプ部４４０に対応する。このため、アンプ回路４６０は、請求の範囲に記載の増幅部の一例である。
　アンプ回路４６０は、まず、＋端における電位を所定の中間電位にした後に、スイッチ４６４を導通状態としてオートゼロ動作を行う。これにより、－端における電位が＋端における電位と同じになる。そして、スイッチ４６４を非導通状態にした後に、＋端に供給される信号の増幅を行う。この増幅では、－端における電位（中間電位）と＋端における電位との差分が、容量分割を用いてＮ倍（Ｎ＞１）に増幅されて正転（非反転）出力される。
　なお、アンプ回路４６０のオートゼロ動作は、本技術の第１の実施の形態においては、画素３１０のリセット信号の電位を中間電位とし、画素３１０がリセット信号を出力するタイミングにおいて、リセット信号の増幅と同時にオートゼロ動作を実行する。この場合には、画素３１０において発生したオフセット成分（画素３１０のオフセット成分）は、このオートゼロ動作により相殺される。しかしながら、アンプ回路４６０の出力端子から出力される信号（図５では「ＰＸＡＯＵＴ」と示す）には、アンプ回路４６０固有のオフセット成分が含まれる。このオフセット成分は、例えば、オートゼロ動作の完了時にスイッチ４６４のフィードスルーにより－端側で発生したスイッチングノイズや、アンプ回路４６０のｋＴＣノイズなどである。これらのオフセットは、画素３１０の信号（ＰＸＯＵＴ）の増幅時に、信号と同様にＮ倍の増幅を受ける。すなわち、アンプ回路４６０の出力端子から出力される信号（ＰＸＡＯＵＴ）には、かなり大きなオフセット成分を含むこととなる。
　キャパシタ４７１および４７２は、比較器４７０の＋端および－端に設けられる等容量のキャパシタである。このキャパシタ４７１および４７２には、ＡＣＤＳを行うための電荷が、比較器４７０の＋端側のキャパシタ４７１の電極（他方の電極）と、比較器４７０の－端側のキャパシタ４７１の電極（他方の電極）とに保持される。これにより、画素３１０のオフセット成分およびアンプ回路４６０のオフセット成分がＰＸＡＯＵＴより除外（相殺）された後に、比較器４７０によるＰＸＡＯＵＴとＲＥＦとの電位の比較が行われる。例えば、リセット信号の電荷をキャパシタ４７１および４７２に保持させて、比較器４７０の＋端にリセット信号を供給する場合には、リセット信号の電荷が相殺された信号（無信号）が比較器４７０の＋端に供給される。なお、本技術の第１の実施の形態においては、リセット信号の電位を中間電位としてアンプ回路４６０のオートゼロ動作を行う際に画素３１０において発生したオフセット成分が相殺されるため、アンプ回路４６０のオフセット成分だけが相殺される。
　比較器４７０は、＋端における電位（ＰＸＡＯＵＴの電位）と、－端における電位（ＲＥＦ信号の電位）とを比較して、電位が高い端子側に応じた信号を出力するものである。例えば、比較器４７０は、＋端における電位の電位がＲＥＦ信号（「ＲＥＦ」と称する）の電位より高い場合には、最も高い電位（Ｈレベルと称する）の信号を出力し、ＰＸＡＯＵＴの電位がＲＥＦの電位より低い場合には、最も低い電位（Ｌレベルと称する）の信号を出力する。比較器４７０は、＋端における電位がリセット信号の電位の時と、＋端における電位が蓄積信号の電位の時との２回の比較を行う。＋端における電位がリセット信号の電位の時には、比較器４７０は、比較結果の信号（「ＣＭＯＵＴ」と示す）をカウンタ４８０に供給する。
　カウンタ４８０は、比較器４７０の比較結果の信号（ＣＭＯＵＴ）と、クロック信号線４８１から供給されるクロック信号（ＣＴＩＮ）とに基づいて、デジタル値を生成するためのカウントを行うものである。カウンタ４８０は、リセット信号のカウントの場合には、初期値（例えば、「０」）からダウンカウントを行う。そして、カウンタ４８０は、蓄積信号のカウントの場合には、ダウンカウントの結果のカウント値からアップカウントを行う。このダウンカウントの結果のカウント値からのアップカウントは、図４において示した減算器４２４の減算に対応する。カウンタ４８０は、アップカウントの結果のデジタル値を示す信号（ＤＯＵＴ）を出力する。なお、カウンタ４８０および比較器４７０は、図４において示した機能構成例におけるＤＣＤＳ部４２０に対応する。また、キャパシタ４７１および４７２は、図４において示した機能構成例におけるＡＣＤＳ部４１０に対応する。すなわち、キャパシタ４７１および４７２と、比較器４７０と、カウンタ４８０とは、請求の範囲に記載の算出部の一例である。また、キャパシタ４７１および４７２は請求の範囲に記載の保持部の一例であり、比較器４７０は請求の範囲に記載の比較部の一例であり、カウンタ４８０は請求の範囲に記載のカウント部の一例である。
　ここで、比較器４７０が行う比較と、カウンタ４８０によるカウントについて説明する。この比較器４７０による比較は、リセット信号および蓄積信号をデジタル化するためのものである。このため、比較する際には、ＲＥＦ信号生成部２１０からＲＥＦ信号線２１１を介して供給されるＲＥＦ信号の電位がランプ波形とされる。また、ＲＥＦ信号の電位がランプ波形とされる期間において、クロック信号には、ランプ波形の各段に一対一で対応するパルスが供給される。このパルスはランプ波形の開始タイミングと同期して供給が開始され、カウンタ４８０は、ランプ波形の開始から比較器４７０の比較結果の信号が反転する（ＬレベルからＨレベルへ遷移する）までのパルス数をカウントし、デジタル値を生成する。
　なお、ランプ波形の各段の降下する電位の量（段差の電位差）は、蓄積信号をデジタル値にする際の階調に応じた量が設定される。すなわち、アンプ回路４６０を備えていない撮像素子（他の撮像素子）と比較して、段差の電位差は、増幅倍率と同様にＮ倍になる。
　また、リセット信号をデジタル判定する際（リセット信号カウント期間（図６参照）には、画素３１０およびアンプ４６１におけるオフセット成分はＡＣＤＳにより既にキャンセルされている。このため、リセット信号のデジタル判定では、比較器４７０自身のオフセット成分のみがデジタル判定される。なお、比較器４７０自身のオフセット成分の大きさは、アンプ回路４６０により増幅されないため、アンプ回路４６０を備えていない撮像素子（他の撮像素子）と同じである。このため、撮像素子１００におけるリセット信号カウント期間のランプ波形の開始（スキャン開始）から終了（スキャン終了）までの電位差（スキャン対象電位差（図６の電位差Ｄ１参照））は、アンプ回路４６０を備えていない撮像素子（他の撮像素子）と同じになる。
　次に、図５において示した判定回路４００の動作を示すタイミングチャートの一例について、図６を参照して説明する。
　［タイミングチャートの例］
　図６は、本技術の第１の実施の形態の判定回路４００の動作の一例を示すタイミングチャートである。
　ここでは、横軸を共通の時間軸として、画素リセット線３３１、電荷転送線３３２、垂直信号線３４１、増幅信号線４６９、ＲＥＦ信号線２１１およびクロック信号線４８１の電位変化が実線で示されている。また、ここには、増幅信号線４６９における電位変化と、ＲＥＦ信号線２１１における電位変化とを照らし合わせて説明するために、タイミングＴ２以降の増幅信号線４６９における電位変化が、ＲＥＦ信号線２１１に重ね合わせた破線により示されている。なお、時間軸の長さは模式的なものであり、各タイミング間の時間長の割合を示すものではない。
　なお、図６では、説明の便宜上、蓄積信号のデジタル判定を行う期間（蓄積信号カウント期間）の途中までを図示して説明する。また、図６では、画素３１０からリセット信号が出力されてから、蓄積信号のデジタル値（正味のデジタル値）が判明するまでにおける動作の遷移のうちの所定のタイミング（タイミングＴ１乃至Ｔ８）に着目して説明する。なお、図６では、アンプ回路４６０は信号を４倍に増幅して出力することを想定して説明する。
　まず、タイミングＴ１において、画素３１０のリセットトランジスタ３１３のゲート端子に、画素リセット線３３１を介してリセットパルスが供給される。これにより、リセットレベルの信号（リセット信号）が垂直信号線３４１に供給され、垂直信号線３４１の電位がリセット信号の電位に遷移する。なお、垂直信号線３４１における電位の遷移は、アンプ回路４６０により４倍に増幅されて増幅信号線４６９に出力される。すなわち、タイミングＴ１における増幅信号線４６９の電位の遷移量（電位差）は、垂直信号線３４１における電位差の４倍になる。なお、タイミングＴ１において、画素３１０のリセット信号の電位を中間電位として、アンプ回路４６０のオートゼロ動作が行われる。
　そして、タイミングＴ１において立ち上がったリセットパルスが立ち下がる際には、カップリングの影響により、垂直信号線３４１の電位も若干降下する。そして、増幅信号線４６９における電位も、垂直信号線３４１の電位の遷移量（電位差）の４倍ほど降下する。なお、このカップリングの影響により降下して安定した際の増幅信号線４６９の電位が、４倍に増幅されたリセット信号の電位として判定回路４００において用いられる。
　次に、タイミングＴ２において、アナログＣＤＳを行うための電荷が、比較器４７０の＋端に接続されたキャパシタ４７１と、比較器４７０の－端に接続されたキャパシタ４７２とに保持される。この電荷の保持は、例えば、比較器４７０の判定基準電圧を決定する動作（オートゼロ動作）において、比較器４７０の内部のトランジスタのオンオフにより比較器４７０の＋端および－端にかかる電圧を平衡させ、この平衡させた電圧をそれぞれ保持させることにより行われる（例えば、特開２００８－１９３３７３参照）。このオートゼロ動作が完了すると、比較器４７０の＋端に供給されているリセット信号の電位は、相対的な基準信号の電位（図６の枠Ｆ１）となり、無信号とみなすことができる。なおこのタイミングＴ２における電荷の保持は、図４において説明したリセット信号のサンプルホールドに対応する。
　そして、タイミングＴ３において、ＲＥＦ信号線２１１の電位をランプ波形の開始の電位（Ｖ１）へ遷移させる。なお、ＲＥＦ信号線２１１が複数の比較器４７０で共通であるため（図１参照）、タイミングＴ３において遷移させる電位差は、複数の比較器４７０で共通となる。このため、このＲＥＦ信号線２１１の電位差には、全ての比較器４７０においてランプ波形の途中でＲＥＦ信号の電位がリセット信号の電位と一致するような電位差が設定される。すなわち、このＲＥＦ信号線２１１の電位差は、比較器４７０ごとにバラつくオフセットのうち、比較器４７０の＋端から入力された信号の電位が最も上昇するオフセットに対応できるように（包括されているように）設定される。
　次に、タイミングＴ４において、ＲＥＦ信号線２１１への階段状のパルスの供給が開始されて、画素３１０が出力したリセット信号をカウントする期間（リセット信号カウント期間）が開始される。すなわち、タイミングＴ４では、ＲＥＦ信号線２１１に１回目の階段状のパルスが供給される。また、タイミングＴ４では、その階段状のパルスと同期したパルスの供給がクロック信号線４８１において開始される。そして、カウンタ４８０では、クロック信号線４８１のパルスの数に応じてダウンカウントが開始される。なお、このダウンカウントは、カウンタ４８０がカウントする値（カウント値）の初期値（例えば、「０」）からカウントされる。このダウンカウントは、比較器４７０から出力される信号（ＣＭＯＵＴ）が反転するまで行われる。
　そして、タイミングＴ５において、比較器４７０の＋端の電位より比較器４７０の－端の電位が低くなると、比較器４７０の出力信号（ＣＭＯＵＴ）が反転してカウンタ４８０のダウンカウントが停止する。すなわち比較器４７０における＋端と－端とにおける電位の関係が反転する（図６の枠Ｆ２）タイミングにおいて、カウントが停止される。そして、このダウンカウントによりカウントされたカウント値が、蓄積信号のカウントまで保持される。なお、このダウンカウントにより生成されたカウント値は、図４において説明した無信号のＡＤ変換の結果（デジタルの無信号）に対応する。すなわち、ダウンカウントにより生成されたカウント値は、比較器４７０のオフセット成分をデジタル化した値に相当する。
　そして、タイミングＴ６において、所定数の段差が終了してリセット信号をカウントするためのランプ波形が終わると、リセット信号カウント期間が終了する。なお、リセット信号カウント期間のランプ波形の開始から終了までのスキャン対象電位差（図６の電位差Ｄ１）は、比較器４７０ごとにバラつくオフセットのうちの最も電位が上昇するオフセットと最も電位が下降するオフセットとに対応できるように設定される。また、この電位差Ｄ１は、リセット信号カウント期間の時間長を短くするために、余分な段数ができる限り少なくなるように設定される。
　そして、タイミングＴ７において、ＲＥＦ信号の電位がランプ波形の開始の電位（Ｖ１）へ遷移する。すなわち、タイミングＴ３と同じ状態に戻り、比較器４７０の出力信号（ＣＭＯＵＴ）も、カウンタ４８０によりカウントされる電位に戻る。また、タイミングＴ７において、画素３１０の転送トランジスタ３１２のゲート端子に転送パルスが電荷転送線３３２を介して供給される。これにより、蓄積電荷に応じた信号（蓄積信号）が垂直信号線３４１に供給される。そして、垂直信号線３４１の電位が蓄積信号に応じた電位に遷移する。
　なお、タイミングＴ１と同様に、垂直信号線３４１における電位の遷移は、アンプ回路４６０により４倍に増幅される。また、タイミングＴ１のリセットパルスの立ち下がりと同様に、転送パルスが立ち下がる際にも、カップリングの影響によって、増幅信号線４６９および垂直信号線３４１の電位が若干降下する。このカップリングの影響により降下して安定した際の電位が、４倍に増幅された蓄積信号の電位として判定回路４００において用いられる。
　次に、タイミングＴ８において、ＲＥＦ信号線２１１へ階段状のパルスの供給が開始されて、画素３１０が出力した蓄積信号をカウントする期間（蓄積信号カウント期間）が開始される。また、タイミングＴ４と同様に、階段状のパルスと同期したパルスがクロック信号線４８１に供給される。なお、蓄積信号カウント期間では、カウンタ４８０はアップカウントを行い、比較器４７０の出力信号（ＣＭＯＵＴ）が反転するまでカウントが行われる。なお、このアップカウントは、リセット信号カウント期間におけるダウンカウントの結果のカウント値からアップカウントされる。
　そして、タイミングＴ９において、比較器４７０の＋端の電位より比較器４７０の－端の電位が低くなると（図６の枠Ｆ２）、比較器４７０の出力信号（ＣＭＯＵＴ）が反転してカウンタ４８０のアップカウントが停止し、カウント値が保持される。そして、この保持されたカウント値は、画素３１０の蓄積信号のデジタル判定の結果（画素値）として出力される。
　なお、この保持されたカウント値は図４において説明した減算器４２４の減算結果（正味のデジタル値）に対応する。すなわち、ダウンカウントの結果からアップカウントされて保持されたカウント値は、画素３１０のオフセット成分や、アンプ回路４６０のオフセット成分や、比較器４７０のオフセット成分が相殺された正味の画素値である。
　ここで、各オフセット成分（画素３１０に起因するオフセット成分、アンプ回路４６０に起因するオフセット成分、比較器４７０に起因するオフセット成分）に着目して説明する。タイミングＴ１において、画素３１０のリセット信号の電位を中間電位として、アンプ回路４６０のオートゼロ動作が行われると、画素３１０に起因するオフセット成分は、アンプ回路４６０のオートゼロ動作により相殺される。しかしながら、増幅信号線４６９の信号には、アンプ回路４６０に起因するオフセット成分が含まれている。このアンプ回路４６０に起因するオフセット成分は、タイミングＴ２におけるアナログＣＤＳ操作により相殺される。
　なお、タイミングＴ２のアナログＣＤＳ操作においては、比較器４７０に起因するオフセット成分（比較器４７０に内在するオフセット、比較器４７０のオートゼロ動作に伴って発生したｋＴＣノイズ、フィードスルー等）は相殺されていない。しかしながら、この比較器４７０に起因するオフセット成分は、リセット信号のダウンカウントおよび蓄積信号のアップカウントによるデジタルＣＤＳにより相殺される。
　次に、アンプ回路４６０による増幅と、リセット信号のカウントとについて説明する。図６において説明したように、ランプ波形の段差の電位差は、画素３１０からの信号がアンプ回路４６０において４倍に増幅されているため、４倍になる。すなわち、ＡＤ変換の分解能は、アンプ回路４６０を備えていない撮像素子（他の撮像素子）と比較して、１／４の精度でよくなる。
　また、電位差が４倍であるため、ランプ波形におけるスロープの傾きが４倍になる。さらに、図５において説明したように、リセット信号カウント期間におけるランプ波形の開始から終了までの電位差（図６の電位差Ｄ１）は、他の撮像素子と同じである。同じ電位差を４倍の傾きでスキャンするため、撮像素子１００におけるリセット信号カウント期間の時間長は、他の撮像素子の１／４倍となる。
　ここで、蓄積信号カウント期間におけるランプ波形の開始から終了までの電位差（蓄積信号カウント期間のスキャン対象電位差）について説明する。この電位差は、比較器４７０に起因するオフセット成分と、蓄積信号とを足し合わせた電位の遷移が検出できるように設定される。すなわち、蓄積信号カウント期間のスキャン対象電位差は、リセット信号カウント期間の電位差Ｄ１と、蓄積信号の検出のための電位差とを足し合わせた電位差となる。蓄積信号の検出のための電位差は、画素３１０の出力信号をＮ倍にしているため、アンプ回路４６０を備えていない撮像素子（他の撮像素子）の電位差のＮ倍になる。一方、リセット信号カウント期間の電位差Ｄ１は、他の撮像素子と同じである。すなわち、蓄積信号カウント期間の時間長は、比較器４７０のオフセット成分の検出時間が蓄積信号カウント期間において長いほど１／４倍となる時間が占める割合が高くなり、他の撮像素子よりも短くなる。
　本技術の第１の実施の撮像素子（撮像素子１００）は、微弱光を検出するための撮像素子であるため、蓄積信号が非常に小さい。すなわち、蓄積信号カウント期間の時間長において、比較器４７０のオフセット成分の検出時間が占める割合が非常に大きい。
　すなわち、アンプ回路４６０を設けることにより、微弱光を検出する際にＡＤ変換にかかる時間の大部分を占める比較器４７０のオフセット成分の検出時間大幅に短くすることができる。
　次に、撮像素子１００におけるリセット信号カウント期間と、他の撮像素子におけるリセット信号カウント期間との違いについて説明する。
　［リセット信号カウント期間の違いの例］
　図７は、本技術の第１の実施の形態の撮像素子１００のリセット信号カウント期間と、他の撮像素子のリセット信号カウント期間とを模式的に示す図である。
　図７のａには他の撮像素子のＲＥＦ信号を供給する線（ＲＥＦ信号線５９９）のリセット信号カウント期間における電位変化が示され、図７のｂには本技術の第１の実施の形態の撮像素子１００のＲＥＦ信号線２１１の電位変化が示されている。なお、図７のｂに示す電位変化は、図６において説明したものと同様であるため、ここでの説明を省略する。
　図７のａおよびｂに示すように、スキャン対象電位差（電位差Ｄ１）は、他の撮像素子と撮像素子１００とで同じである。一方、ランプ波形の段差の電位差は、他の撮像素子の電位差に対して撮像素子１００の電位差はＮ倍になる。このため、撮像素子１００のリセット信号カウント期間の時間長（リセット信号カウント期間（撮像素子１００））は、他の撮像素子の時間長（リセット信号カウント期間（他の撮像素子））の１／Ｎ倍の時間になる。
　次に、撮像素子１００におけるランプ波形と、他の撮像素子におけるランプ波形との間の差異をまとめた表について、図８を参照して説明する。
　［ランプ波形の差異の一例］
　図８は、本技術の第１の実施の形態の撮像素子１００におけるＲＥＦ信号のランプ波形と、他の撮像素子におけるＲＥＦ信号のランプ波形とを比較するための表である。
　なお、この図８では、他の撮像素子におけるランプ波形を基準として（図８では「×１」と表示）、画素３１０が生成した信号をアンプ回路４６０によりＮ倍に増幅したことを想定して説明する。
　なお、撮像素子１００におけるランプ波形の詳細は図５乃至図７において説明したため、ここでは簡単に説明する。
　図８のａの表には、リセット信号カウント期間におけるランプ波形を比較するための表が示されている。
　図８のａの表に示すように、ＲＥＦ信号のランプ波形の段差の電位差は、他の撮像素子における電位差（×１）に対してＮ倍（×Ｎ）の電位差が撮像素子１００において設定される。
　また、リセット信号カウント期間におけるスキャン対象電位差（リセット信号カウント期間におけるランプ波形の開始の電位と終了の電位との差）は、他の撮像素子のスキャン対象電位差（×１）と同じ電位差（×１）が撮像素子１００において設定される。
　なお、リセット信号カウント期間における段数は、他の撮像素子の段数（×１）に対して１／Ｎ倍（×１／Ｎ）の数の段数が撮像素子１００において設定される。
　すなわち、撮像素子１００におけるリセット信号カウント期間の時間長は、他の撮像素子の時間長（×１）に対して、１／Ｎ倍（×１／Ｎ）の時間長となる。
　図８のｂの表には、蓄積信号カウント期間におけるランプ波形を比較するための表が示されている。
　蓄積信号カウント期間におけるＲＥＦ信号のランプ波形の段差の電位差は、リセット信号カウント期間と同様である。
　蓄積信号カウント期間におけるスキャン対象電位差は、比較器４７０のオフセット成分を検出するための電位差に相当する分については、他の撮像素子と同じ（×１）になる。一方、蓄積信号を検出するための電位差に相当する分は、他の撮像素子におけるこの電位差のＮ倍（×Ｎ）となる。すなわち、蓄積信号カウント期間におけるスキャン対象電位差において比較器のオフセット成分を検出するための電位差の占める割合が大きいほど、蓄積信号カウント期間におけるスキャン対象電位差は、他の撮像素子の電位差に近くなる。
　また、蓄積信号カウント期間における段数は、比較器４７０のオフセット成分を検出するための段数に相当する分については、他の撮像素子の１／Ｎ倍になる。一方、蓄積信号を検出するための段数に相当する分は、他の撮像素子におけるこの段数と同じ（×１）になる。
　また、蓄積信号カウント期間の時間長は、比較器４７０のオフセット成分を検出するための時間長に相当する分については、他の撮像素子の１／Ｎ倍となる。一方、蓄積信号を検出するための時間長に相当する分は、他の撮像素子のこの時間長に相当する分と同じ（×１）になる。
　すなわち、蓄積信号カウント期間の時間長において比較器４７０のオフセット成分を検出するための時間長の占める割合が大きいほど、蓄積信号カウント期間の時間長は短くなる。
　このように、アンプ回路４６０を設けることにより、比較器４７０のオフセット成分のＡＤ変換にかかる時間を短くすることができる。
　ここで、アンプ回路４６０を設けることによる比較器４７０のオフセット成分のＡＤ変換にかかる時間の短縮について、比較器のオフセットの値を考慮しながら説明する。なお、ここでは、画素３１０における変換効率は６００μＶ／ｅ－であり、比較器４７０のオフセットは数ｍＶ～数十ｍＶであることを想定して説明する。なお、ここでは、説明の便宜上、後の本技術の第２の実施の形態（図１０および図１１）のように画素への１光子入射の有無をバイナリ判定することを想定して説明する。
　まず、アンプ回路４６０がないことを想定して説明する。１光子入射の有無をバイナリ判定する場合における判定閾値は、比較器４７０のオフセットを考慮しないとすると、０から６００μＶまでの中間の値の約３００μＶとなる。従って、比較器４７０のオフセットを考慮しないとすると、ＲＥＦ信号のランプ波形が約３００μＶぐらいまでをカバーすると、１光子入射の有無のバイナリ判定が可能となる。
　しかしながら、比較器４７０のオフセットは数ｍＶ～数十ｍＶであり、画素３１０の出力信号のレンジ（０μＶ～６００μＶ）から考えると、比較器４７０のオフセットのレンジ（数ｍＶ～数十ｍＶ）は一桁以上大きい。比較器４７０のオフセットの相殺は、図６および図７において示したように、蓄積信号カウント期間におけるカウント値からオフセット成分に相当する分（リセット信号カウント期間のダウンカウントの値）を引くことにより行われる。
　すなわち、画素３１０の出力信号を検出するためのランプ波形の段差（検出精度）と、比較器４７０のオフセット成分を検出するためのランプ波形の段差（検出精度）とは、同じ精度で行われる必要がある。１光子の信号量をＳ（μＶ）とすると、Ｓ／２μＶより十分小さなランプ波形の段差でＡＤ変換が実施されないと、比較器４７０のオフセット成分の量子化誤差の中に画素３１０の出力信号が埋もれてしまう。すなわち、１光子により発生する信号量の１／２以下のランプ波形の段差でＡＤ変換を行わないと、ＡＤ変換の解像度不足となってしまう。
　一桁以上の差がある２つの値（比較器４７０のオフセット、画素３１０の出力信号）を同じ検出精度でＡＤ変換を行うため、１光子入射の判定におけるリセット信号カウント期間および蓄積信号カウント期間は、殆どの時間が比較器４７０のオフセットの検出時間となる。
　このような場合において、画素３１０からの出力信号が比較器４７０に入る前に４倍に増幅するアンプ回路４６０を設けると、画素３１０の出力信号のレンジ（０μＶ～６００μＶ）が４倍（０μＶ～２４００μＶ）になる。また、３００μＶ（Ｓ／２μＶ）である検出精度は、１／４倍の検出精度（１２００μＶ）で十分になる。なお、図６において説明したように、比較器４７０のオフセットのレンジ（数ｍＶ～数十ｍＶ）は変化しない。
　すなわち、アンプ回路４６０を設けることにより、ランプ波形の段差を大きくする（検出精度を下げる）ことが可能となる。すなわち、画素３１０の出力信号に対する分解能（１光子入射の有無を検出できる検出精度）を下げないで、比較器４７０のオフセット成分に対する分解能のみを下げることができる。
　［撮像素子の動作例］
　次に、本技術の第１の実施の形態における撮像素子１００の動作について図面を参照して説明する。
　図９は、本技術の第１の実施の形態の撮像素子１００において画素３１０の画素値を算出する際の処理手順例を示すフローチャートである。
　なお、図９では、図４において示した判定回路４００の機能構成に対応する処理手順例を示す。
　まず、選択された行の画素（画素３１０）において、アンプトランジスタ３１４のゲート端子の電位（ＦＤ３２２の電位）がリセットされ、垂直信号線３４１にリセット信号が出力される（ステップＳ９１１）。
　続いて、画素３１０から出力されたリセット信号が、アンプ部４４０によりＮ倍（Ｎ＞１）に増幅される（ステップＳ９１２）。そして、アンプ部４４０により増幅されたリセット信号が、ＡＣＤＳ部４１０のキャパシタ４１３によってサンプルホールドされる（ステップＳ９１３）。なお、ステップＳ９１２は、請求の範囲に記載の増幅手順の一例である。
　その後、アンプ部４４０により増幅されたリセット信号と、サンプルホールドされたリセット信号との差分の信号（無信号）が、ＤＣＤＳ部４２０のＡＤ変換部４２１によりＡＤ変換される（ステップＳ９１４）。なお、このＡＤ変換された無信号には、比較器４１１やＡＤ変換部４２１によって発生するノイズが含まれており、これらのノイズを相殺（オフセット）するための値がデジタル検出されたものである。そして、この無信号のＡＤ変換の結果が、オフセット値としてレジスタ４２２に保持される（ステップＳ９１５）。なお、ステップＳ９１４は、請求の範囲に記載の算出手順の一例である。
　続いて、画素３１０において、フォトダイオード３１１が蓄積した電子がＦＤ３２２に転送され、画素３１０から蓄積信号が出力される（ステップＳ９１６）。その後、画素３１０から出力された蓄積信号が、アンプ部４４０によりＮ倍（Ｎ＞１）に増幅される（ステップＳ９１７）。そして、アンプ部４４０により増幅された蓄積信号と、サンプルホールドされたリセット信号との差分の信号（正味の蓄積信号）が、ＤＣＤＳ部４２０のＡＤ変換部４２１によりＡＤ変換される（ステップＳ９１８）。なお、このＡＤ変換の結果には、比較器４１１やＡＤ変換部４２１によって発生するノイズが含まれている。
　そして、減算器４２４によって、正味の蓄積信号のＡＤ変換の結果（２回目）の値から、レジスタ４２２に保持された無信号のＡＤ変換の結果（１回目）の値が差し引かれた値が出力される（ステップＳ９１９）。これにより、比較器４１１やＡＤ変換部４２１に起因するノイズ（オフセット成分）がキャンセルされ、画素３１０が出力した蓄積信号のみのデジタル値（正味のデジタル値）が出力される。
　このように、本技術の第１の実施の形態によれば、アンプ部４４０（図５のアンプ回路４６０）を設けて、信号の増幅倍率に応じたＡＤ変換の精度（段差の電位差）を設定することにより、オフセット成分のＡＤ変換の速度を向上させることができる。なお、オフセット成分のＡＤ変換にかかる時間は、蓄積信号のためのカウント（段差）が少ないほどＡＤ変換時間の大部分を占める。すなわち、低照度撮像に用途を絞って、蓄積信号のためのカウント（段差）が少なく設定された撮像素子などにおいて、高い効果を得ることができる。
　＜２．第２の実施の形態＞
　本技術の第１の実施の形態では、複数の電子を蓄積できる画素を画素アレイ部に設けて、蓄積信号が多値である場合を想定して説明した。なお、本技術の第１の実施の形態において説明したように、比較器のオフセットをＡＤ変換する時間の短縮は、蓄積信号カウント期間における蓄積信号のＡＤ変換に相当する分の時間長が短いほど効果が高くなる。すなわち、１光子の入射の有無を検出するための撮像素子において蓄積信号カウント期間の時間長を最も短く設定した場合に、比較器のオフセットをＡＤ変換する時間の短縮の効果が最も高くなる。
　そこで、本技術の第２の実施の形態では、１光子の入射の有無を検出するための撮像素子について、図１０を参照して説明する。
　［１光子の入射の有無を検出する撮像素子における機能構成例］
　図１０は、本技術の第２の実施の形態の１光子を検出するための判定回路（１光子検出用判定回路６００）の機能構成例の一例を示す概念図である。
　なお、図１０において示す１光子検出用判定回路６００は、図１の判定回路４００の代わりに撮像素子に設けられる。また、１光子検出用判定回路６００には、図１の判定回路４００と同様の構成を備えている。図１０では、図１の判定回路４００と同様の構成については、図１と同様に判定回路４００として説明する。
　１光子検出用判定回路６００は、画素（画素３１０）における１光子の入射の有無を判定するものであり、判定回路４００と、バイナリ判定部６１１と、加算器６１２と、メモリ６１３とを備える。
　なお、１光子検出用判定回路６００における判定回路４００は、画素３１０から供給された出力信号に基づいて生成した正味のデジタル値（画素値）を、バイナリ判定部６１１に供給する。
　バイナリ判定部６１１は、バイナリ判定を行うものである。このバイナリ判定部６１１は、正味のデジタル値と、バイナリ判定部６１１の参照信号（図１０では、「ＲＥＦ」と示す）とを比較して、画素３１０への光子の入射の有無をバイナリ判定し、その判定結果（図１０では「ＢＩＮＯＵＴ」と示す）を出力する。なお、参照信号（ＲＥＦ）は、参照信号（ＲＥＦ）は、光子入射なしの時に画素３１０が出力する信号（無信号）のデジタル値と、光子入射ありの時に画素３１０が出力する信号（無信号）のデジタル値との中間値付近の値が設定される（例えば、「０」と「１００」の中間の「５０」が参照信号）。
　例えば、判定回路４００から供給された正味のデジタル値が参照信号（ＲＥＦ）の値を超えている場合には、「光子入射あり」として「１」の値の信号（ＢＩＮＯＵＴ）が出力される。一方、判定回路４００から供給された正味のデジタル値が参照信号（ＲＥＦ）の値を超えていない場合には、「光子入射なし」として「０」の値の信号（ＢＩＮＯＵＴ）が出力される。すなわち、バイナリ判定部６１１からは、光子入射の有無がバイナリ判定結果のデジタル値（０か１）として出力される。バイナリ判定部６１１は、判定結果（ＢＩＮＯＵＴ）を、加算器６１２に供給する。
　加算器６１２は、バイナリ判定部６１１から供給された判定結果のデジタル値を、メモリ６１３に保持されている画素ごとのカウント値に加算するものである。この加算器６１２は、バイナリ判定によりデジタル値とされた蓄積信号を生成した画素３１０のカウント値をメモリ６１３から取得し、その取得したカウント値にバイナリ判定結果のデジタル値を加算する。そして、加算器６１２、加算したカウント値をメモリ６１３に供給し、その画素のカウント値を更新させる。
　メモリ６１３は、画素ごとの光強度を示すカウント値をデジタル記憶するメモリである。このメモリ６１３は、バイナリ判定結果が所定回数の積算されたカウント値を、出力回路から出力する。なお、図１０では、説明の便宜上、出力回路への信号線は省略されて表されている。
　なお、図１０では、バイナリ判定部６１１および加算器６１２を判定回路４００ごとに設ける例を想定して説明したが、これに限定されるものではなく、複数の判定回路４００においてバイナリ判定部６１１および加算器６１２を共有するようにするようにしてもよい。また、バイナリ判定部６１１および加算器６１２は、半導体撮像チップ（撮像素子１００）に設ける他に、半導体撮像チップからの信号を受信して処理する信号処理チップに設けるようにしてもよい。
　次に、各画素に入射した光子の数と検出結果との関係について、図１１を参照して説明する。
　［各画素に入射した光子の数と検出結果との関係例］
　図１１は、本技術の第２の実施の形態において、単位露光期間に各画素に入射する光子の平均数とカウント確率との関係を示すグラフである。
　なお、撮像素子の各画素には、撮像素子の各画素に対して光子が均一かつランダムに入射することを想定して説明する。なお、光子は、時間的にも均一かつランダムに入射することを想定する。
　このような条件において、単位露光期間内に各画素に入射する光子の平均数（平均光子数）と、入射した光子がカウント（１光子検出用判定回路６００で「１」と判定）される確率（カウント確率）との関係は、ポワソン分布（Poisson distribution）に従う。ポワソン分布に従うため、平均光子数とカウント確率との関係は、次の式１に示す関係になる。
Figure JPOXMLDOC01-appb-M000001
 ここで、Ｐ（ｋ）は、単位露光期間内において、単位画素に光子入射がｋ回発生（ｋ個の光子が入射）する確率である。また、λは、単位露光期間内において、単位画素に入射する光子の平均個数（平均光子数）である。また、ｅは、自然対数の底（≒２．７１８）である。
　すなわち、上述の式１の確率Ｐ（ｋ）は、単位露光期間中に各画素に入射する光子の数が平均光子数λの場合において、入射する光子の数が光子数ｋである確率を示す。
　ここで、単位露光期間中において撮像素子の各画素に入射した光子の数の平均（平均光子数λ）が「０．２１」であることを想定して、平均光子数とカウント確率との関係を説明する。この場合において、光子数ｋと、確率Ｐ（ｋ）とは、上述の式１に基づいて、次のような関係になる。
　単位画素に入射する光子が０個（ｋ＝０）の確率：０．８１０５
　単位画素に入射する光子が１個（ｋ＝１）の確率：０．１７０２
　単位画素に入射する光子が２個（ｋ＝２）の確率：０．０１７９
　単位画素に入射する光子が３個（ｋ＝３）の確率：０．００１３
　・・・（これ以下は、値が非常に小さい（０．００００７以下）ので省略）
　このように、単位画素に入射する光子が重複する確率は、重複する光子の数が多くなるほど、値が小さくなる。
　次に、このような確率で光子が入射する場合における撮像素子が生成する信号について説明する。
　１光子検出用判定回路６００が出力するデジタル値が「０」となる場合は、単位画素に入射する光子が０個のケースである。すなわち、デジタル値が「０」となる確率は、単位画素に入射する光子が０個のケースの確率の「０．８１０５」である。
　一方、１光子検出用判定回路６００が出力するデジタル値が「１」となる場合は、単位画素に入射する光子が１個以上の全てのケースである。すなわち、デジタル値が「１」となる確率（カウント確率）は、単位画素に入射する光子が１個以上のケースの確率を総和した値の「０．１８９４」ある。
　なお、平均光子数λが「０．２１」であることから、カウント確率「０．１８９４」は、入射した光子の約１０％がカウントされない（カウントロス）ことを示している。このカウントロスは、単位露光期間内において、単位画素に２個以上の光子入射があったものを「１」とカウントしたことに起因して生じている。従って平均光子数λが大きくなるほどカウントロスも大きくなる。
　ここまでは、平均光子数λが「０．２１」であることを想定して説明したが、このような平均光子数λとカウント確率との関係は、空間的かつ時間的に光子が均一かつランダムに入射する場合には一意的である。すなわち、縦軸をカウント確率を示す軸とし、横軸を単位露光期間に各画素に入射する光子の平均光子数とすると、カウント確率と平均光子数との関係は、図１１の表の実線（線５１１）に示す関係になる。
　なお、図１１の表において、鎖線（鎖線５１２）で示す平均光子数の位置は、入射した光子の約１０％がカウントロスされる位置（１０％検出ロス位置）を示す。約１０％のカウントロスを許容する場合には、平均光子数が「０．２１」以下の場合にはリニアリティを保証できるものとされる。これを撮像素子が生成したデジタル出力値の側からみれば、すなわち撮像素子が生成したデジタル値におけるカウント確率が「０．１８９４」以下である場合には、リニアリティを保証できる照度と露光条件で撮像したものと判断される。一方、カウント確率が「０．１８９４」を超えている場合（図６の圧縮領域５１３で示す範囲）には、カウントロスが多く、リニアリティを保証できないと判断される。
　なお、カウント確率と平均光子数との間には図１１の表に示すような関係があるため、この表に示すような関係を示すデータ（例えば、ポワソン分布またはポワソン分布に近似させた関数やテーブル）を保持させることにより、カウント値の補正を施すことができる。この補正は、まず、撮像素子が生成したデジタル値に基づいてカウント確率（「１」の値の画素の全画素における割合）を算出し、このカウント確率と、図１１の表に示す関係を示すデータとから平均光子数を算出する。そして、その算出した平均光子数から、撮像素子に入射した光子の数を算出する。この補正を行う場合には、リニアリティを保証できる範囲内で使用する場合（補正なしの場合）と比較して、一桁程度検出ダイナミックレンジを上げることが可能になる。
　このように、本技術の第２の実施の形態によれば、アンプ部４４０（図５のアンプ回路４６０）を設けてオフセット成分のＡＤ変換の速度を向上させるとともに、１光子判定を行うことができる。特に、ＡＤ変換にかかる時間におけるオフセット成分のＡＤ変換時間の割合が最も高くなるのが蓄積信号のためのカウント（段差）が最も少ない場合であるため、アンプ回路を設けたことによる最大の効果を得ることができる。
　＜３．第３の実施の形態＞
　本技術の第１および第２の実施の形態では、図２に示すような構成の画素が画素アレイ部に配置されていることを想定して説明した。しかしながら、これに限定されるものではなく、他の構造の画素が画素アレイ部に配置されている場合においても、同様に実施することができる。
　そこで、本技術の第３の実施の形態では、画素の蓄積電荷でアンプトランジスタの基板側のポテンシャルを変調して出力信号を得る画素が配置された撮像素子の例について、図１２および図１３を参照して説明する。
　なお、本技術の第３の実施の形態の撮像素子は、画素３１０に代えて、アンプトランジスタの基板側のポテンシャルを変調して出力信号を得る画素（画素７１０）が撮像素子に備えられる以外は、本技術の第１および第２の実施の形態と同様である。また、この画素７１０は、信号（リセット信号および蓄積信号）が出力される順序が画素３１０と異なるため、判定回路（判定回路４００）における動作順序がことなる。そこで、図１２において画素７１０の構成を説明し、図１３においてタイミングチャートを説明する。
　［画素の回路構成例］
　図１２は、本技術の第３の実施の形態の画素（画素７１０）の回路構成の一例を示す模式図である。
　画素７１０は、画素の蓄積電荷でアンプトランジスタの基板側のポテンシャルを変調して出力信号を得る画素である。この画素７１０は、フォトダイオード７１１と、アンプトランジスタ７１４とを備える。
　なお、この画素７１０は、従来から提案されている画素（例えば、特開平１１－１９５７７８参照）であるため、ここでは簡単に説明する。
　フォトダイオード７１１は、アンプトランジスタ７１４と隣接して設けられ、フォトダイオード７１１のアノード端子側のウエル領域（図１２では、ノード７２１として表示）がアンプトランジスタ７１４の基板バイアスを変調するように設けられる。また、フォトダイオード７１１のカソード端子に、アンプトランジスタ７１４のドレイン端子と、ドレイン電圧を供給するための信号線（信号線７３２）とが接続される。また、アンプトランジスタ７１４のゲート端子に、走査信号を供給するための信号線（信号線７３１）が接続され、アンプトランジスタ７１４のソース端子に、垂直信号線３４１が接続される。
　この画素７１０において、フォトダイオード７１１の光電変換により発生した電荷（ここでは、ホール）は、フォトダイオード７１１のアノード端子側のウエル領域（図１２では、ノード７２１として示す）に蓄積される。この蓄積された電荷（ホール）は、アンプトランジスタ７１４の基板バイアスを変調させ、これにより、垂直信号線３４１へ出力される画素７１０の信号が変調する。
　このような画素７１０では、蓄積電荷が常にバルク中の深いポテンシャル部に留まり、基板表面の電荷トラップに蓄積電荷が捕獲されにくい。このため、画素７１０は、微小な電荷を扱うのに適していると考えられる。また、フォトダイオード７１１のアノード端子側のウエル領域（ノード７２１）を完全空乏化させてリセット状態とすることにより、ｋＴＣノイズの発生を防止することができる。
　なお、画素７１０から信号を読み出す場合には、まず、蓄積状態の信号を読み出す。次に、信号線７３１および信号線７３２を介して画素７１０を駆動し、ノード７２１の電荷を基板側に排出して画素７１０をリセット状態とする。そして、画素７１０がリセット状態の信号を読み出す。その後、蓄積状態の信号とリセット状態の信号との差分を取ることで、アンプトランジスタ７１４の閾値のばらつきなどによるオフセット成分が相殺された信号（正味のデジタル値）を生成する。
　このように、画素７１０の信号の読み出し順序は、本技術の第１および第２の実施の形態の画素（画素３１０）の信号の読み出し順序と逆である。すなわち、判定回路（判定回路４００）における動作順序も逆になる。
　［撮像素子の動作例］
　次に、本技術の第３の実施の形態における撮像素子の動作について図面を参照して説明する。
　図１３は、本技術の第３の実施の形態の撮像素子において画素７１０の画素値を算出する際の処理手順例を示すフローチャートである。
　なお、図１３において示すフローチャートは、図９において示したフローチャートの変形例であり、信号の読み出し順序が逆である点と、ＡＣＤＳのサンプルホールドにより保持される信号が逆である点が異なる。
　図１３のフローチャートにおけるステップＳ９３１乃至Ｓ９３５では、図９のステップＳ９１１乃至Ｓ９１５において用いられたリセット信号の代わりに蓄積信号を用いて処理が行われる。また、図１３のフローチャートにおけるステップＳ９３６乃至Ｓ９３８では、図９のステップＳ９１６乃至Ｓ９１８において用いられた蓄積信号の代わりにリセット信号を用いて処理が行われる。なお、図１３のステップＳ９３９は、図９のステップＳ９１９に対応する。
　すなわち、まず、選択された行の画素（画素７１０）から垂直信号線３４１に蓄積信号が出力され（ステップＳ９３１）、続いて、蓄積信号がアンプ部４４０によりＮ倍に増幅される（ステップＳ９３２）。そして、アンプ部４４０により増幅された蓄積信号が、ＡＣＤＳ部４１０のキャパシタ４１３によってサンプルホールドされる（ステップＳ９３３）。
　その後、アンプ部４４０により増幅された蓄積信号と、サンプルホールドされた蓄積信号との差分の信号（無信号）が、ＤＣＤＳ部４２０のＡＤ変換部４２１によりＡＤ変換される（ステップＳ９３４）。そして、この無信号のＡＤ変換の結果が、オフセット値としてレジスタ４２２に保持される（ステップＳ９３５）。
　続いて、画素７１０において、フォトダイオード７１１のアノード端子側のウエル領域（ノード７２１）がリセット状態とされ、画素７１０からリセット信号が出力される（ステップＳ９３６）。その後、画素７１０から出力された蓄積信号が、アンプ部４４０によりＮ倍（Ｎ＞１）に増幅される（ステップＳ９３７）。そして、アンプ部４４０により増幅されたリセット信号と、サンプルホールドされた蓄積信号との差分の信号（正味の蓄積信号）が、ＤＣＤＳ部４２０のＡＤ変換部４２１によりＡＤ変換される（ステップＳ９３８）。
　そして、減算器４２４によって、正味の蓄積信号のＡＤ変換の結果（２回目）の値から、レジスタ４２２に保持された無信号のＡＤ変換の結果（１回目）の値が差し引かれた値が出力される（ステップＳ９３９）。このように、蓄積信号がリセット信号よりも先に出力される場合においても、比較器４１１やＡＤ変換部４２１に起因するノイズ（オフセット成分）がキャンセルされ、画素７１０が出力した蓄積信号のみのデジタル値（正味のデジタル値）を生成することができる。
　このように、本技術の第３の実施の形態によれば、蓄積信号を出力した後にリセット信号を出力する画素が設けられている場合においても、オフセット成分のＡＤ変換の速度を向上させることができる。
　＜４．第４の実施の形態＞
　本技術の第１の実施の形態では、リセット信号および蓄積信号を１回ずつサンプリングする例について説明した。ここで、サンプリングする回数を増やすと、Ｓ／Ｎ（Signal/Noise）比がよくなる。
　そこで、本技術の第４の実施の形態では、複数回のサンプリングを行うことによりＳ／Ｎ比の高い判定結果を取得する例について、図１４を参照して説明する。
　［タイミングチャートの例］
　図１４は、本技術の第４の実施の形態において、判定回路４００が複数回のサンプリングを行う場合の一例を示すタイミングチャートである。
　なお、図１４で示すタイミングチャートは、図６において示したタイミングチャートの変形例であり、サンプリングの回数が異なる点のみが異なる。そこで、図１４では、複数回のサンプリングに着目して説明する。なお、図１４では、一例として、４回ずつサンプリングを行う例について説明する。
　図１４で示すタイミングＴ１１乃至Ｔ１８は、図６のタイミングＴ１乃至Ｔ８に対応する。なお、図６のタイミングＴ３乃至Ｔ６に対応するタイミングＴ１３乃至Ｔ１６は、複数回のリセット信号カウント期間のうちの１回目のリセット信号カウント期間における各タイミングを示す。また、図６のタイミングＴ８およびＴ９に対応するタイミングＴ１８およびＴ１９は、複数回の蓄積信号カウント期間のうちの１回目の蓄積信号カウント期間の各タイミングを示す。
　なお、図１４で示すＲＥＦ信号線２１１の電位については、スペースの都合上、ランプ波形を斜線で示す。また、図１４で示すクロック信号線４８１の電位については、スペースの都合上、パルスの供給期間を、クロスした２本の斜線を付した矩形により模式的に示す。
　枠Ｆ２１乃至枠Ｆ２４は、図６の枠Ｆ２に対応し、１回目乃至４回目のリセット信号カウント期間におけるカウントの停止タイミングを示す。図１４の例では、リセット信号のサンプルホールドが行われている間に、リセット信号のカウントのためのランプ波形が４回供給され、枠Ｆ２１乃至枠Ｆ２４に示すように、リセット信号が４回カウントされる。なお、カウンタ４８０は、４回のカウント値が加算されるようにカウントする（カウンタ加算）。すなわち、１回目は初期値からカウントするものの、２回目乃至４回目では、前回のカウント値の続きからカウントを行う。
　枠Ｆ３１乃至枠Ｆ３４は、図６の枠Ｆ３に対応し、１回目乃至４回目の蓄積信号カウント期間におけるカウントの停止タイミングを示す。図１４に示すように、増幅信号線４６９の電位が蓄積信号に応じた電位となっている間に、蓄積信号のカウントのためのランプ波形が４回供給され、枠Ｆ３１乃至枠Ｆ３４に示すように蓄積信号が４回カウントされる。なお、リセット信号のカウントと同様に、４回のカウント値が加算されるようにカウンタ４８０によりカウントされる。
　ここで、複数回のサンプリングによるＳ／Ｎ比の向上について説明する。例えば、Ｋ回のサンプリングを実施した場合には、蓄積信号の加算値についてはＫ倍になる。一方、リセット信号の加算値は、ランダムノイズをカウントするため、最小で√Ｋ倍に抑制される。すなわち、Ｓ／Ｎ比が、最大で√Ｋ倍に向上される。図１４では、４回のサンプリングを行っているため、蓄積信号の加算値は４倍となり、一方、リセット信号の加算値は、個々のサンプリング期間でランダムノイズが独立して発生した場合には２倍に抑えられる。
　なお、図８において示したように、アンプ部４４０による増幅により、リセット信号のＡＤ変換にかかる時間が短縮される（×１／Ｎ倍）。このため、アンプ部４４０を設けない従来の方式と比較して、同じ検出時間内で複数回のサンプリングを行うことができる。また、リセット信号のＡＤ変換の開始（タイミングＴ１３）から蓄積信号のＡＤ変換の開始（タイミングＴ１８）までの時間が約１／Ｎと短縮されるため、デジタルＣＤＳによるランダムノイズの長周波成分の相殺効果を高めることができる。すなわち、アンプ回路による増幅と、複数サンプリングと、デジタルＣＤＳとを組み合わせることにより、ランダムノイズの低減の効果をより高めることができる。
　このように、本技術の第４の実施の形態によれば、複数回のサンプリングによりランダムノイズの影響を低減させるとともに、オフセット成分のＡＤ変換の速度を向上させることができる。
　＜５．第５の実施の形態＞
　本技術の第１乃至第４の実施の形態では、入力に対して正相の出力を生成するアンプ部がカラムごとに設けられている例について説明した。なお、本技術の実施の形態では、画素が出力した信号が、比較器に供給される前に増幅されれば良いため、信号の増幅方法については、他にも種々の例が考えられる。
　そこで本技術の第５の実施の形態では、複数の増幅方法について説明する。なお、図１５では、アンプ回路４６０の代わりにインバータのアンプ回路を設ける例を示し、図１６および図１７では、アンプ回路を設けずに画素のアンプトランジスタをソース接地型にして画素において増幅させる例を示す。さらに、図１８および図１９では、アンプ回路４６０を設けずに、画素の出力を画素のフローティングディフュージョンにフィードバックさせて画素において増幅させる例を示す。
　［インバータのアンプ回路を用いて増幅する例］
　図１５は、本技術の第５の実施の形態のインバータのアンプ回路を用いて増幅する例におけるアンプ回路（アンプ回路１１６０）の回路構成例の一例を模式的に示す図である。
　アンプ回路１１６０は、インバータ１１６１と、キャパシタ１１６２および１１６３と、スイッチ１１６４とを備える。
　インバータ１１６１は、入力端子が、キャパシタ１１６２の一方の電極と、キャパシタ１１６３の一方の電極と、スイッチ１１６４の一端とに接続される。また、インバータ１１６１は、出力端子が、キャパシタ１１６３の他方の電極と、スイッチ１１６４の他端と、増幅信号線４６９を介してキャパシタ４７１の一方の電極とに接続される。また、キャパシタ１１６２は、他方の電極が、垂直信号線３４１を介して画素３１０に接続される。
　アンプ回路１１６０は、ＣＭＯＳインバータ（インバータ１１６１）を用いて入力信号（ＰＸＯＵＴ）を増幅するものであり、２つの容量（キャパシタ１１６２および１１６３）の比に応じた信号増幅を行う。なお、インバータを用いたアンプであるため、出力信号（ＰＸＡＯＵＴ）は、入力信号（ＰＸＯＵＴ）の逆相となる。
　また、アンプ回路１１６０は、図５で示したアンプ回路４６０と比較すると、ランダムノイズとして発生する１／ｆ雑音が大きいため、発生するノイズが大きい。このため、インバータ１１６１を構成するトランジスタは、個々の画素に設けられるアンプトランジスタ（図２のアンプトランジスタ３１４）よりも十分に大面積のトランジスタを設けることが望ましい。例えば、アンプ回路１１６０を備える判定回路を撮像素子に設ける場合には、複数のカラム（列）で判定回路が共有されるようにすると、個々のアンプ回路１１６０に割り当てられる面積を大きくすることができる。
　図１５に示すように、インバータを用いたアンプ（アンプ回路１１６０）によっても、画素の出力を増幅することができる。
　［ソース接地型のアンプトランジスタを画素に設けて画素からの出力を増幅する例］
　図１６は、本技術の第５の実施の形態のソース接地型のＮＭＯＳトランジスタをアンプトランジスタとして画素に設けて画素からの出力を増幅する例における画素（画素１２１０）の回路構成の一例を示す模式図である。
　画素１２１０は、図２の画素３１０に設けられているソースフォロア型のアンプトランジスタ３１４に代えて、ソース接地型のアンプトランジスタ１２１１を備える。なお、アンプトランジスタ１２１１以外の画素の構成は、図２と同様のものであるため、図２と同一の符号を付してここでの説明を省略する。
　アンプトランジスタ１２１１は、ソース端子側が接地されたソース接地型のＮＭＯＳトランジスタで構成されたアンプトランジスタである。アンプトランジスタ１２１１のドレイン端子は、定電流源１２１９と、垂直信号線３４１を介して判定回路とに接続されている。アンプトランジスタ１２１１は、ソース接地型のアンプトランジスタであるため、入力（ＦＤ３２２の電位）を増幅して垂直信号線３４１へ出力することができる。
　ここで、アンプトランジスタ１２１１の増幅利得について説明する。アンプトランジスタ１２１１の動作は、例えば、次の式２の関係になる。
　　　ΔＩｄ＝ｇｍ・ΔＶｇ＋ΔＶｄ／Ｒｄ　　・・・式２
ここで、ΔＩｄは、増幅前のドレイン電流からのドレイン電流の変化量である。また、ｇｍは、相互コンダクタンスである。ΔＶｇは、増幅前のゲート電圧からのゲート電圧の変化量であり、Ｒｄは、ドレイン抵抗であり、ΔＶｄは、増幅前のドレイン電圧からのドレイン電圧の変化量である。
　上述の式２の関係において、アンプトランジスタ１２１１のドレイン端子を定電流負荷（ΔＩｄ＝０）に接続した場合には、アンプトランジスタ１２１１の増幅利得（Ａｖ）は、次の式３の関係となる。
　　　Ａｖ＝ΔＶｄ／ΔＶｇ＝－ｇｍ・Ｒｄ　　　・・・式３
　上述の式３におけるマイナスの符号から分かるように、アンプトランジスタ１２１１の出力は逆相となる。また、増幅の倍率は、一般的に、１より大きく（はるかに大きく）なるため、画素の出力信号が、このアンプトランジスタ１２１１により増幅される。この本技術の第５の実施の形態では、アンプトランジスタ１２１１から信号が出力される際に増幅されるため、判定回路にアンプを設ける必要がない。すなわち、画素１２１０を撮像素子に設ける場合には、図５で示した判定回路４００のアンプ回路４６０は省かれて、アンプトランジスタ１２１１により増幅された画素１２１０の出力がキャパシタ４７１に直接供給される。
　なお、相互コンダクタンスｇｍおよびドレイン抵抗ｒは、動作点の変化に伴いわずかに変動する値である。このため、アンプトランジスタ１２１１からの出力は、リニアリティに乏しい。しかしながら、１光子検出においてバイナリ判定を行う場合には、少量の電子しか蓄積されないため、ＦＤ３２２の電位の変動が少なく、動作点はほぼ一定となる。また、１光子検出の場合には、信号の有無（０または１）を判定するのみであるため、このリニアリティの劣化は問題にならない。すなわち、このソース接地型のアンプトランジスタを画素に設ける例は、特に１光子検出に適している。また、この例では、余分なトランジスタや回路の追加（例えば、図５で示した判定回路４００のアンプ回路４６０の追加）に伴うランダムノイズの増加も発生しない。
　なお、図１６では、定電流源１２１９と、画素の電源（電源線３２３を介して画素に供給される電源（電源電圧））とが分離されている例を示した。この図１６では、定電流源１２１９としてＰＭＯＳトランジスタを飽和領域で用いることを想定している。この場合には、定電流源１２１９の電源電位を、電源線３２３を介して画素に供給される画素の電源電位よりも高くすることにより、増幅に適した動作点を確保することができる。
　なお、図１６では、一般的なＮＭＯＳトランジスタでソース接地型のアンプトランジスタ１２１１を構成する例について説明したが、ＰＭＯＳトランジスタを用いても、ソース接地型のアンプトランジスタを画素に設けることができる。この場合には、定電流源の電源電位を画素の電源電位よりも高くする必要がなくなり、定電流源の電源電位の設定が容易になる。次に、ＰＭＯＳトランジスタでソース接地型のアンプトランジスタ１２１１を構成する例について、図１７を参照して説明する。
　図１７は、本技術の第５の実施の形態のソース接地型のＰＭＯＳトランジスタをアンプトランジスタとして画素に設けて画素からの出力を増幅する例における画素（画素１２２０）の回路構成の一例を示す模式図である。
　画素１２２０は、図１６のソース接地型のＮＭＯＳトランジスタで構成されたアンプトランジスタ３１４に代えて、ソース接地型のＰＭＯＳトランジスタで構成されたアンプトランジスタ１２２１を備える。なお、アンプトランジスタ１２２１以外の画素の構成は、図２および図１６と同様のものであるため、図２と同一の符号を付してここでの説明を省略する。
　アンプトランジスタ１２２１は、ソース接地型のＰＭＯＳトランジスタで構成されたアンプトランジスタである。アンプトランジスタ１２２１は、ゲート端子がＦＤ３２２に接続され、ソース端子が電源線３２３と、リセットトランジスタ３１３のドレイン端子とに接続される。また、アンプトランジスタ１２２１は、ドレイン端子が、定電流源１２２９と、垂直信号線３４１を介して判定回路とに接続されている。アンプトランジスタ１２２１は、図２のアンプトランジスタ３１４と同様に、正相の出力となる。
　このように、ソース接地型のＰＭＯＳトランジスタを画素のアンプトランジスタとして設けると、ＣＭＯＳイメージセンサに一般的なＮＭＯＳトランジスタを定電流負荷（定電流源１２２９の負荷）として使用することができる。また、図１６で示した画素１２１０と比較して、定電流源の電源電位を画素の電源電位よりも高くしなくとも動作点を確保することができ、動作点の設定が容易になる。
　なお、図１６および図１７では、定電流源の負荷にトランジスタを用いることを想定して説明したが、出力インピーダンスを無視できる場合には、抵抗素子を用いてもよい。また、この場合においても、ソース接地型のアンプトランジスタにおける増幅利得を１よりも十分に大きくすることができる。
　図１６および図１７では、画素の構成を変えて増幅する例について説明したが、画素の出力を画素にフィードバックして増幅する例も考えられる。次に、画素の出力をフィードバックして増幅する例について、２つのフィードバックの方法を想定し、図１８および図１９を参照して説明する。
　［出力をフィードバックさせて増幅する例］
　図１８は、本技術の第５の実施の形態の画素の出力をフローティングディフュージョンにフィードバックさせる例における画素（画素１２３０）の回路構成の一例を示す模式図である。
　画素１２３０は、図２の画素３１０の各構成に加えて、一端がＦＤ３２２へ接続される容量（キャパシタ１２３２）を備える。なお、アンプトランジスタ３１４は、図２と同様にソースフォロア型のものであり、この画素１２３０とともに、フィードバック用の回路（フィードバック用アンプ１２３１）がカラムごと（垂直信号線３４１ごと）に設けられる。
　フィードバック用アンプ１２３１は、垂直信号線３４１に供給された画素の出力信号を、その出力信号を出力した画素のＦＤ３２２へフィードバックさせるフィードバック用の回路である。フィードバック用アンプ１２３１は、例えば、ＰＭＯＳトランジスタのソースフォロアにより実現される。なお、図１８では、フィードバック用アンプ１２３１を構成する各構成（ＰＭＯＳトランジスタや定電流源（定電流負荷トランジスタ））については図示を省略し、アンプを示す三角形の記号としてフィードバック用アンプ１２３１を示す。また、図１８では、画素ごとに設けられずにカラムごとに設けられるフィードバック用アンプ１２３１を、フィードバック用アンプ１２３１の入力側および出力側の信号線を破線で示し、画素の構成と区別して示す。
　フィードバック用アンプ１２３１は、入力端子（ＰＭＯＳトランジスタのゲート端子）が垂直信号線３４１に接続される。そして、フィードバック用アンプ１２３１の出力端子（ＰＭＯＳトランジスタのソース端子）は、垂直信号線３４１に接続されている各画素に設けられているキャパシタ１２３２の一端に接続される。すなわち、フィードバック用アンプ１２３１は、垂直信号線３４１に供給された出力信号に応じて、その出力信号を出力した画素のキャパシタ１２３２の一端の電位を変動させる。なお、フィードバック用アンプ１２３１はＰＭＯＳトランジスタにより構成されて入力と出力との関係は正相になるため、ＦＤ３２２の電位には、正のフィードバックがかかる。
　キャパシタ１２３２は、フィードバック用アンプ１２３１の出力と、画素のＦＤ３２２とをカップリングさせるための容量である。すなわち、ＦＤ３２２の電位は、キャパシタ１２３２による容量性カップリングにより、フィードバック用アンプ１２３１の出力に応じて変動する。
　なお、図１８では、特に図示をしていないが、垂直信号線３４１に複数の画素が接続されている場合には、出力信号を出力した画素以外の画素のＦＤ３２２の電位も変動してしまう。そこで、この電位の変動を防ぐために、キャパシタ１２３２とフィードバック用アンプ１２３１との間にスイッチとして働くトランジスタを各画素に設ける（図示は省略）。そして、出力信号を出力した画素のトランジスタのみを導通状態にし、他の画素のトランジスタを非導通状態とする。これにより、出力信号を出力した画素のＦＤ３２２にのみフィードバックがかかるようになる。
　このように、画素の出力をＦＤ３２２にフィードバックすることによっても、画素の出力を増幅することができる。
　図１９は、本技術の第５の実施の形態の画素の出力をアンプトランジスタのドレイン端子にフィードバックさせる例における画素（画素１２４０）の回路構成の一例を示す模式図である。
　画素１２４０は、図２の画素３１０のアンプトランジスタ３１４のドレイン端子が、電源線３２３に接続されずに、アンプトランジスタ３１４のドレイン端子用の電位を供給するための線（信号線１２４９）に接続される。これ以外は、図２の画素３１０と同様であるため、ここでの説明を省略する。そして、この画素１２４０とともに、フィードバック用の回路（フィードバック用アンプ１２４１）が、カラムごと（垂直信号線３４１ごと）に設けられる。なお、フィードバック用アンプ１２４１は、出力が信号線１２４９に供給される以外は、図１８で示したフィードバック用アンプ１２３１と同様のものである。そこで、ここでは、出力が信号線１２４９の電位に与える影響についてのみ説明する。
　図１９に示すように、画素１２４０では、フィードバック用アンプ１２３１の出力がアンプトランジスタ３１４のドレインに直接接続され、従来の電源接続をフィードバック用アンプ１２３１の出力が代替する。これにより、画素１２４０では、アンプトランジスタ３１４のドレイン端子の電位がフィードバック用アンプ１２３１の出力に応じて変動する。なお、アンプトランジスタ３１４のドレイン拡散層は、ゲート電極（フローティングディフュージョン）と強い寄生容量を持つ。このため、ドレイン側の電位が変動すると、ゲート・ドレイン間の寄生容量により、アンプトランジスタ３１４のゲートの電位（ＦＤ３２２の電位）も変動する。すなわち、フィードバック用アンプ１２４１の出力による信号線１２４９の電位の低下は、寄生容量を介してＦＤ３２２への正のフィードバックとなり、画素の出力信号が増幅される。
　図１５乃至図１９で示したように、様々な方法で画素の出力を増幅することができる。すなわち、この増幅された出力を用いて本技術の第１の実施の形態で示したようにＡＤ変換を行うことで、オフセット成分のＡＤ変換の速度を向上させることができる。
　このように、本技術の実施の形態によれば、ＡＤ変換の速度を向上させることができる。すなわち、本技術の実施の形態によれば、画素からの微小信号（１光子信号も含む）を低ノイズ、高精度で、高速に検出することができ、これらを活用してフレームレートを上げることで、様々な高性能撮影が可能になる。
　なお、本技術の実施の形態において示した撮像素子は、光電子増倍管やアバランシェフォトダイオード、或いはフォトダイオードなどが設けられていた従来の電子機器における光検出部として幅広く適用することができる。例えば、イメージングプレートの蛍光スキャナ、放射線のシンチレーションカウンタに適用することができる。他にも、ＤＮＡチップの検出器、ＤＲ（Digital Radiography）と呼ばれるＸ線撮像装置、ＣＴ（Computed Tomography）装置、ＳＰＥＣＴ（Single Photon Emission Tomography）装置などにも適用することができる。特に、ＣＭＯＳイメージセンサであるために安値で大量生産することができるため、光電子増倍管の値段が高いために少数の光検出部しか設けられなかった電子機器において多数の光検出部を設けることにより、検出速度を向上させることができる。
　例えば、本技術の実施の形態において示した撮像素子をＣＴ装置の検出器に導入すれば、従来のフォトダイオード等による検出器より遥かに高感度なシンチレーション光の検出が可能となり、検出の高精度化やＸ線量の低下による低被爆化に寄与することができる。なお、ＳＰＥＣＴやＰＥＴなどの、従来、光電子増倍管を用いていたガンマ線の検出に付いても同様である。
　なお、検出ヘッドを多く設ける電子機器のみで効果があるわけでなく、単一の検出ヘッドを用いる電子機器においても同様の効果を得ることができる。例えば、放射線のシンチレーション線量計に本技術を適用すれば、安価な半導体撮像素子を用いて小型軽量で超高感度のポケット線量計を実現することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本技術は以下のような構成もとることができる。
（１）　光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅部と、
　前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出部と
を具備する撮像素子。
（２）　前記算出部は、
　前記増幅された信号における電荷を保持する保持部と、
　前記保持された電荷と前記増幅された信号とを相殺した信号を入力させて前記オフセット量信号とし、段差の電位差が前記精度に対応するランプ波形の参照信号の電位と、前記オフセット量信号の電位とを比較してどちらの電位が高いかを示すオフセット量信号比較結果を生成する比較部と、
　前記比較の開始から前記オフセット量信号比較結果が反転するまでの間において前記ランプ波形の段に対応するパルスをカウントして前記比較部のオフセット成分に対応する前記デジタル値を算出するカウント部と
を備える前記（１）に記載の撮像素子。
（３）　前記保持部は、前記リセット信号が増幅された信号における電荷を保持し、
　前記比較部は、前記保持された電荷と前記リセット信号が増幅された信号とを相殺した信号を前記オフセット量信号として前記比較を行い前記オフセット量信号比較結果を生成する
前記（２）に記載の撮像素子。
（４）　前記比較部は、前記蓄積信号のデジタル値を算出する場合には、前記保持された電荷と前記蓄積信号が増幅された信号とを相殺した信号をデジタル化対象信号として、前記ランプ波形の参照信号の電位と、前記デジタル化対象信号の電位とを比較してどちらの電位が高いかを示すデジタル化対象信号比較結果を生成し、
　前記カウント部は、前記比較部のオフセット成分に対応するデジタル値を算出する場合には、初期状態のカウント値から前記オフセット量信号比較結果に基づいてダウンカウントを行い、前記蓄積信号のデジタル値を算出する場合には、前記ダウンカウント後のカウント値から前記デジタル化対象信号比較結果に基づいてアップカウントを行って、前記比較部のオフセット成分に対応するデジタル値が除去された前記蓄積信号のデジタル値を算出する
前記（３）に記載の撮像素子。
（５）　前記算出された蓄積信号のデジタル値を閾値と比較して、前記蓄積信号を生成した画素への光子の入射の有無をバイナリ判定するバイナリ判定部をさらに具備する前記（４）に記載の撮像素子。
（６）　前記比較部は、同一の前記オフセット量信号に対して前記オフセット信号比較結果を連続して複数回生成するとともに、同一の前記デジタル化対象信号に対して前記デジタル化対象信号比較結果を連続して複数回生成し、
　前記カウント部は、前記連続して複数回生成されたオフセット信号比較結果のそれぞれのダウンカウントの値の加算値と、前記連続して複数回生成されたデジタル化対象信号比較結果のそれぞれのアップカウントの値の加算値とに基づいて前記蓄積信号のデジタル値を算出する前記（４）に記載の撮像素子。
（７）　前記保持部は、前記蓄積信号が増幅された信号における電荷を保持し、
　前記比較部は、前記オフセット量信号比較結果を生成する場合には、前記保持された電荷と前記蓄積信号が増幅された信号とを相殺した信号を前記オフセット量信号として生成し、前記蓄積信号のデジタル値を算出する場合には、前記保持された電荷と前記リセット信号が増幅された信号とを相殺した信号をデジタル化対象信号として、前記ランプ波形の参照信号の電位と、前記デジタル化対象信号の電位とを比較してデジタル化対象信号比較結果を生成し、
　前記カウント部は、前記比較部のオフセット成分に対応するデジタル値を算出する場合には、初期状態のカウント値から前記オフセット量信号比較結果に基づいてダウンカウントを行い、前記蓄積信号のデジタル値を算出する場合には、前記ダウンカウント後のカウント値から前記デジタル化対象信号比較結果に基づいてアップカウントを行って、前記比較部のオフセット成分に対応するデジタル値が除去された前記蓄積信号のデジタル値を算出する
前記（２）に記載の撮像素子。
（８）　前記比較部は、前記増幅部において設定された倍率の増加に応じて減少する前記精度を用いて前記比較を行う前記（２）に記載の撮像素子。
（９）　前記増幅部は、前記算出部ごとに設けられるオペアンプまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータにより構成される前記（１）から（８）のいずれかに記載の撮像素子。
（１０）　前記増幅部は、前記画素ごとに設けられるソース接地型のアンプトランジスタにより構成される前記（１）から（８）のいずれかに記載の撮像素子。
（１１）　前記増幅部は、前記画素が出力した信号における電位を、前記信号を出力した画素のフローティングディフュージョンにおける電位にフィードバックさせるためのフィードバック回路により構成される前記（１）から（８）のいずれかに記載の撮像素子。
（１２）　光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅部と、
　前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出部と
を具備する撮像装置。
（１３）　光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅部と、
　前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出部と
を具備する電子機器。
（１４）　光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅手順と、
　前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出手順と
を具備する撮像方法。
　１００　撮像素子
　１１２　第１垂直駆動回路
　１１４　レジスタ
　１１５　垂直駆動回路
　１１８　出力回路
　２１０　ＲＥＦ信号生成部
　４００　判定回路
　４１０　ＡＣＤＳ部
　４１１　比較器
　４１２、４２３、４６４　スイッチ
　４１３、４６２、４６３、４７１、４７２　キャパシタ
　４２０　ＤＣＤＳ部
　４２１　ＡＤ変換部
　４２２　レジスタ
　４２４　減算器
　４４０　アンプ部
　４６０　アンプ回路
　４７０　比較器
　４８０　カウンタ

Claims (14)

  1. 　光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅部と、
    　前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出部と
    を具備する撮像素子。
  2. 　前記算出部は、
    　前記増幅された信号における電荷を保持する保持部と、
    　前記保持された電荷と前記増幅された信号とを相殺した信号を入力させて前記オフセット量信号とし、段差の電位差が前記精度に対応するランプ波形の参照信号の電位と、前記オフセット量信号の電位とを比較してどちらの電位が高いかを示すオフセット量信号比較結果を生成する比較部と、
    　前記比較の開始から前記オフセット量信号比較結果が反転するまでの間において前記ランプ波形の段に対応するパルスをカウントして前記比較部のオフセット成分に対応する前記デジタル値を算出するカウント部と
    を備える請求項１記載の撮像素子。
  3. 　前記保持部は、前記リセット信号が増幅された信号における電荷を保持し、
    　前記比較部は、前記保持された電荷と前記リセット信号が増幅された信号とを相殺した信号を前記オフセット量信号として前記比較を行い前記オフセット量信号比較結果を生成する
    請求項２記載の撮像素子。
  4. 　前記比較部は、前記蓄積信号のデジタル値を算出する場合には、前記保持された電荷と前記蓄積信号が増幅された信号とを相殺した信号をデジタル化対象信号として、前記ランプ波形の参照信号の電位と、前記デジタル化対象信号の電位とを比較してどちらの電位が高いかを示すデジタル化対象信号比較結果を生成し、
    　前記カウント部は、前記比較部のオフセット成分に対応するデジタル値を算出する場合には、初期状態のカウント値から前記オフセット量信号比較結果に基づいてダウンカウントを行い、前記蓄積信号のデジタル値を算出する場合には、前記ダウンカウント後のカウント値から前記デジタル化対象信号比較結果に基づいてアップカウントを行って、前記比較部のオフセット成分に対応するデジタル値が除去された前記蓄積信号のデジタル値を算出する
    請求項３記載の撮像素子。
  5. 　前記算出された蓄積信号のデジタル値を閾値と比較して、前記蓄積信号を生成した画素への光子の入射の有無をバイナリ判定するバイナリ判定部をさらに具備する請求項４記載の撮像素子。
  6. 　前記比較部は、同一の前記オフセット量信号に対して前記オフセット信号比較結果を連続して複数回生成するとともに、同一の前記デジタル化対象信号に対して前記デジタル化対象信号比較結果を連続して複数回生成し、
    　前記カウント部は、前記連続して複数回生成されたオフセット信号比較結果のそれぞれのダウンカウントの値の加算値と、前記連続して複数回生成されたデジタル化対象信号比較結果のそれぞれのアップカウントの値の加算値とに基づいて前記蓄積信号のデジタル値を算出する
    請求項４記載の撮像素子。
  7. 　前記保持部は、前記蓄積信号が増幅された信号における電荷を保持し、
    　前記比較部は、前記オフセット量信号比較結果を生成する場合には、前記保持された電荷と前記蓄積信号が増幅された信号とを相殺した信号を前記オフセット量信号として生成し、前記蓄積信号のデジタル値を算出する場合には、前記保持された電荷と前記リセット信号が増幅された信号とを相殺した信号をデジタル化対象信号として、前記ランプ波形の参照信号の電位と、前記デジタル化対象信号の電位とを比較してデジタル化対象信号比較結果を生成し、
    　前記カウント部は、前記比較部のオフセット成分に対応するデジタル値を算出する場合には、初期状態のカウント値から前記オフセット量信号比較結果に基づいてダウンカウントを行い、前記蓄積信号のデジタル値を算出する場合には、前記ダウンカウント後のカウント値から前記デジタル化対象信号比較結果に基づいてアップカウントを行って、前記比較部のオフセット成分に対応するデジタル値が除去された前記蓄積信号のデジタル値を算出する
    請求項２記載の撮像素子。
  8. 　前記比較部は、前記増幅部において設定された倍率の増加に応じて減少する前記精度を用いて前記比較を行う請求項２記載の撮像素子。
  9. 　前記増幅部は、前記算出部ごとに設けられるオペアンプまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータにより構成される請求項１記載の撮像素子。
  10. 　前記増幅部は、前記画素ごとに設けられるソース接地型のアンプトランジスタにより構成される請求項１記載の撮像素子。
  11. 　前記増幅部は、前記画素が出力した信号における電位を、前記信号を出力した画素のフローティングディフュージョンにおける電位にフィードバックさせるためのフィードバック回路により構成される請求項１記載の撮像素子。
  12. 　光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅部と、
    　前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出部と
    を具備する撮像装置。
  13. 　光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅部と、
    　前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出部と
    を具備する電子機器。
  14. 　光子による電荷の蓄積が無い状態における信号をリセット信号として出力し、前記光子による電荷の蓄積が有る状態における信号を蓄積信号として出力する画素の前記各信号を、１より大きい倍率で増幅する増幅手順と、
    　前記増幅された信号を用いて自己のオフセット成分の量に対応するオフセット量信号を生成し、当該生成されたオフセット量信号と、前記増幅された蓄積信号のＡＤ変換のために設定されている精度とを用いて前記自己のオフセット成分に対応するデジタル値を算出する算出手順と
    を具備する撮像方法。
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