WO2016042734A1 - 固体撮像装置 - Google Patents

固体撮像装置 Download PDF

Info

Publication number
WO2016042734A1
WO2016042734A1 PCT/JP2015/004547 JP2015004547W WO2016042734A1 WO 2016042734 A1 WO2016042734 A1 WO 2016042734A1 JP 2015004547 W JP2015004547 W JP 2015004547W WO 2016042734 A1 WO2016042734 A1 WO 2016042734A1
Authority
WO
WIPO (PCT)
Prior art keywords
count value
imaging device
solid
state imaging
unit
Prior art date
Application number
PCT/JP2015/004547
Other languages
English (en)
French (fr)
Inventor
春日　繁孝
征二 山平
加藤　剛久
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to CN201580049945.5A priority Critical patent/CN106716994B/zh
Priority to JP2016548553A priority patent/JP6593711B2/ja
Publication of WO2016042734A1 publication Critical patent/WO2016042734A1/ja
Priority to US15/461,159 priority patent/US10812729B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/70—Circuitry for compensating brightness variation in the scene
    • H04N23/71—Circuitry for evaluating the brightness variation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H04N25/773—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters comprising photon counting circuits, e.g. single photon detection [SPD] or single photon avalanche diodes [SPAD]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J2001/4413—Type
    • G01J2001/442—Single-photon detection or photon counting
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J2001/4446—Type of detector
    • G01J2001/446—Photodiode
    • G01J2001/4466—Avalanche
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes

Definitions

  • the present disclosure relates to a solid-state imaging device, for example, a solid-state imaging device that detects weak light.
  • a weak light sensor that accurately measures weak light reaching one photon (photon) is required.
  • a photomultiplier tube PMT is widely used as a weak light sensor.
  • PMT which is a vacuum tube device
  • PMT is about 10 mm ⁇ 10 mm at the smallest, so it is difficult to increase the number of pixels.
  • the weak light sensor in order to simultaneously realize the multi-pixel and high speed of the weak light sensor, there is a demand for the weak light sensor to be a solid element.
  • Non-Patent Document 1 a solid-state imaging device in which an analog circuit is mounted on a pixel as a counting unit is disclosed (for example, Non-Patent Document 1).
  • the detection unit discharges the charge from the holding unit that holds the initial voltage.
  • the amount of charge discharged from the holding means varies due to variations in amplitude due to the intensity of photon energy and variations in parasitic capacitance of the control transistor that controls discharge from the holding means.
  • the amount of change ( ⁇ V) in the voltage of the holding means is not constant and may vary every time a photon enters.
  • the number of photons incident on the light receiving element is measured by comparing the reset voltage with the voltage of the holding means when the integrated amount of ⁇ V is subtracted, but it is difficult to measure accurately due to variations in ⁇ V. is there.
  • an object of the present disclosure is to provide a solid-state imaging device having a high-performance photon counting function and capable of increasing the number of pixels with a small pixel size.
  • a solid-state imaging device includes an avalanche amplification type light receiving element that detects photons, and a reset unit that resets an output potential of the light receiving element.
  • a detection unit that outputs a digital signal indicating the presence or absence of incidence of photons on, a count value holding unit that holds the count value by converting the digital signal output from the detection unit into an analog voltage and counting,
  • a reading unit that outputs the count value as an analog signal.
  • FIG. 1 is a circuit block diagram illustrating a functional configuration of a unit pixel of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a circuit diagram illustrating a circuit configuration example of a unit pixel of the solid-state imaging device according to the first embodiment.
  • FIG. 3 is a timing chart illustrating an example of the operation of the solid-state imaging device according to the first embodiment.
  • FIG. 4 is a diagram showing the correspondence between the number of photons incident on the light receiving element and the count value in the solid-state imaging device according to the first embodiment.
  • FIG. 5 is a circuit block diagram illustrating a functional configuration of a unit pixel of the solid-state imaging device according to the second embodiment.
  • FIG. 6 is a circuit diagram illustrating a circuit configuration example of a unit pixel of the solid-state imaging device according to the second embodiment.
  • FIG. 7 is a timing chart showing an example of the operation of the solid-state imaging device according to the second embodiment.
  • FIG. 8 is a circuit block diagram illustrating a functional configuration of a unit pixel of the solid-state imaging device according to the third embodiment.
  • FIG. 9 is a circuit diagram illustrating a circuit configuration example of a unit pixel of the solid-state imaging device according to the third embodiment.
  • FIG. 10 is a diagram illustrating an operation example of the solid-state imaging device according to the third embodiment.
  • FIG. 11 is a circuit diagram illustrating a circuit configuration example of a unit pixel of a solid-state imaging device according to a modification of the embodiment.
  • FIG. 1 is a circuit block diagram showing a functional configuration of a unit pixel of the solid-state imaging device according to the present embodiment.
  • FIG. 2 is a circuit diagram illustrating a circuit configuration example of a unit pixel of the solid-state imaging device according to the present embodiment.
  • the solid-state imaging device includes a plurality of pixels arranged in a matrix.
  • Each of the plurality of pixels includes the pixel circuit 1 shown in FIG.
  • the pixel circuit 1 includes a detection unit 10, a count value holding unit 20, and a reading unit 30.
  • the detection unit 10 includes a light receiving unit 11, a reset unit 12, and an AD conversion amplifier 13.
  • the detection unit 10 outputs a digital signal indicating whether or not photons are incident on a light receiving element included in the light receiving unit 11.
  • the light receiving unit 11 includes an avalanche amplification type light receiving element APD, a floating diffusion FD, and a first stage amplifier AMP0.
  • the light receiving element APD is an example of a light receiving element for detecting photons.
  • the light receiving element APD is an avalanche amplification type photodiode.
  • the anode of the light receiving element APD is connected to the power supply VPD, and the cathode is connected to the floating diffusion FD.
  • the light receiving element APD captures incident photons and generates charges by the captured photons. The generated charges are accumulated and held in the floating diffusion FD.
  • the floating diffusion FD is an example of a charge storage unit that stores charges generated in the light receiving element APD.
  • the input terminal of the first stage amplifier AMP0 and the reset unit 12 are connected to a connection point between the floating diffusion FD and the cathode of the light receiving element APD.
  • the first stage amplifier AMP0 amplifies the charge accumulated in the floating diffusion FD by converting the voltage. Specifically, the potential in the floating diffusion FD (hereinafter referred to as FD potential) is converted into voltage and amplified. Specifically, the FD potential is a potential at a connection point between the floating diffusion FD and the cathode of the light receiving element APD.
  • the reset unit 12 resets the output potential of the light receiving element APD. In the present embodiment, the reset unit 12 resets the FD potential of the floating diffusion FD to the initial state.
  • the reset unit 12 includes a transistor TR1.
  • the transistor TR1 is a switching transistor connected between the floating diffusion FD and the power source RSD.
  • a control terminal (for example, a gate terminal) of the transistor TR1 is connected to the terminal RS1, and conduction and non-conduction are controlled by a control signal input from the terminal RS1.
  • the transistor TR1 When the transistor TR1 is turned on, the reset voltage Vrsd is applied from the power source RSD to the floating diffusion FD, and the FD potential is reset to the initial state. That is, the initial state is a state where the reset voltage Vrsd is applied.
  • the AD conversion amplifier 13 converts the output voltage of the first stage amplifier AMP0 into a digital signal and amplifies it.
  • the AD conversion amplifier 13 reads the presence / absence of photon incidence on the light receiving element APD from the output voltage of the light receiving unit 11 and outputs the read result as a digital signal.
  • the digital binary signal is at a low level (second signal level) when photons are incident on the light receiving element APD, and is at a high level (first signal level) when no photons are incident on the light receiving element APD. Specifically, the digital binary signal becomes a low level when the FD potential is reset, that is, when the FD potential that has decreased due to incidence of photons increases.
  • the AD conversion amplifier 13 includes a DC cut capacitor C0, an inverter AMP1, and transistors TR2 to TR4 as shown in FIG.
  • the DC cut capacitor C0 is a capacitor for removing the DC component of the signal output from the light receiving unit 11.
  • the DC cut capacitor C0 is connected between the output terminal of the first stage amplifier AMP0 and the input terminal of the inverter AMP1.
  • the inverter AMP1 converts the voltage signal generated by the first stage amplifier AMP0 into a digital signal.
  • the input terminal of the inverter AMP1 is connected to the first stage amplifier AMP0 via the DC cut capacitor C0, and the output terminal of the inverter AMP1 is connected to the count value holding unit 20 (specifically, the inverter AMP2) via the transistor TR3. ing. Further, the inverter AMP1 is connected to the power supply VINV, and the voltage Vinv is supplied as the power supply voltage.
  • the inverter AMP1 when the input voltage of the inverter AMP1 rises, the output voltage of the inverter AMP1 becomes low level. Since the input voltage of the inverter AMP1 varies depending on the output voltage of the first-stage amplifier AMP0, it varies depending on whether or not photons are incident on the light receiving element APD. Therefore, the inverter AMP1 outputs digital signals having different signal levels depending on whether or not photons are incident.
  • the transistor TR2 is a switching transistor for equalizing the inverter AMP1, and is connected between the input terminal and the output terminal of the inverter AMP1.
  • the control terminal of the transistor TR2 is connected to the terminal RS2, and conduction and non-conduction are controlled by a control signal input from the terminal RS2.
  • the transistor TR2 becomes conductive, the inverter AMP1 is equalized.
  • the transistor TR3 is a switching transistor connected between the output terminal of the inverter AMP1 and the input terminal of the inverter AMP2.
  • the control terminal of the transistor TR3 is connected to the terminal RS1, and conduction and non-conduction are controlled by a control signal input from the terminal RS1. That is, the transistor TR3 operates in synchronization with the transistor TR1.
  • the transistor TR3 When the transistor TR3 is turned on, the output voltage of the inverter AMP1 is supplied to the inverter AMP2.
  • the transistor TR4 is a switching transistor connected between the input terminal of the inverter AMP2 and the power source VCHG.
  • the control terminal of the transistor TR4 is connected to the terminal RS2, and conduction and non-conduction are controlled by a control signal input from the terminal RS2. That is, the transistor TR4 operates in synchronization with the transistor TR2.
  • the transistor TR4 When the transistor TR4 is turned on, the input voltage of the inverter AMP2 is set to the voltage Vchg.
  • the count value holding unit 20 holds the digital signal output from the detection unit 10 as a count value by converting the digital signal into an analog value and counting. Specifically, the count value holding unit 20 converts the digital signal output from the AD conversion amplifier 13 into an analog voltage ( ⁇ V (n) described later), and integrates and counts the converted analog voltage.
  • the signal level of the digital signal changes every time a photon enters the light receiving element APD (for example, from a high level to a low level).
  • the count value holding unit 20 counts the number of incident photons as an integrated value of analog values by integrating analog voltages corresponding to the change.
  • the integrated value (that is, the count value) of the analog voltage corresponds to the number of photons incident on the light receiving element APD.
  • the inverter AMP2 inverts and amplifies the digital signal output from the inverter AMP1.
  • the input terminal of the inverter AMP2 is connected to the output terminal of the inverter AMP1 via the transistor TR3, and the output terminal of the inverter AMP2 is connected to the capacitor C1.
  • the inverter AMP2 is connected to the power supply VCHG, and the voltage Vchg is supplied as the power supply voltage.
  • the capacitor C1 and the capacitor C2 are connected in series between the output terminal of the inverter AMP2 and the ground potential. Specifically, one electrode of the capacitor C1 is connected to the inverter AMP2, and the other electrode is connected to one electrode of the capacitor C2 via the transistor TR5. The other electrode of the capacitor C2 is grounded.
  • the digital signal output from the AD conversion amplifier 13 is converted into an analog voltage according to the ratio of the capacitance values of the capacitors C1 and C2.
  • the output voltage of the inverter AMP2 is distributed to one electrode (specifically, the output node VCOUNT) of the capacitor C2 by the capacitor C1 and the capacitor C2.
  • the voltage Vcount (n) of the output node VCOUNT corresponds to the count value. Note that n is the number of photon detections (number of incident photons).
  • the transistor TR5 is a switching transistor connected between the capacitor C1 and the capacitor C2.
  • the control terminal of the transistor TR5 is connected to the output terminal of the inverter AMP2, and conduction and non-conduction are controlled by the output voltage of the inverter AMP2.
  • the transistor TR5 when the voltage at the output terminal of the inverter AMP2 becomes high level, the transistor TR5 is turned on, and the capacitors C1 and C2 are electrically connected in series.
  • the transistor TR5 When the output voltage of the inverter AMP2 is at a low level, the transistor TR5 is non-conductive, so the voltage held in the capacitor C2 does not change. That is, the voltage held in the capacitor C2 changes only when the output voltage of the inverter AMP2 becomes high level.
  • the voltage held in the capacitor C2 only when the FD potential in a state where the photon is incident on the light receiving element APD and the potential is lowered is reset, that is, when the input to the first-stage amplifier AMP0 is increased. Changes.
  • the transistor TR6 is a switching transistor connected between the other electrode (intermediate node VM) of the capacitor C1 and the power supply VINIT.
  • the control terminal of the transistor TR6 is connected to the terminal RS2, and conduction and non-conduction are controlled by a control signal input from the terminal RS2. That is, the transistor TR6 operates in synchronization with the transistors TR2 and TR4. When the transistor TR6 is turned on, the voltage of the intermediate node VM is set to the initial voltage Vinit.
  • the transistor TR7 is a switching transistor connected between the other electrode (intermediate node VM) of the capacitor C1 and the power supply VINIT.
  • the control terminal of the transistor TR7 is connected to the terminal RS3, and conduction and non-conduction are controlled by a control signal input from the terminal RS3.
  • the transistor TR7 is turned on, the voltage of the intermediate node VM is set to the initial voltage Vinit.
  • the transistor TR8 is a switching transistor connected between one electrode (output node VCOUNT) of the capacitor C2 and the power supply VINIT.
  • the control terminal of the transistor TR8 is connected to the terminal RS3, and conduction and non-conduction are controlled by a control signal input from the terminal RS3. That is, the transistor TR8 operates in synchronization with the transistor TR7.
  • voltage Vcount (n) at output node VCOUNT is set to initial voltage Vinit.
  • the reading unit 30 outputs the count value held in the count value holding unit 20 as an analog signal.
  • the reading unit 30 includes an amplifier AMP3, a transistor TR9, and an output signal line 31, as shown in FIG.
  • the reading unit 30 reads the count value as an analog signal to the output signal line 31 at a predetermined timing.
  • the amplifier AMP3 amplifies the voltage Vcount (n) of the output node VCOUNT.
  • the input terminal of the amplifier AMP3 is connected to the output node VCOUNT, and the output terminal of the amplifier AMP3 is connected to the output signal line 31 and the output terminal OUT via the transistor TR9.
  • the transistor TR9 is connected between the output terminal of the amplifier AMP3 and the output signal line 31.
  • the control terminal of the transistor TR9 is connected to the terminal SEL, and conduction and non-conduction are controlled by a control signal input from the terminal SEL.
  • the transistor TR9 is turned on, the output voltage of the amplifier AMP3 is output to the output terminal OUT via the output signal line 31.
  • FIG. 3 is a timing chart showing an example of the operation of the solid-state imaging device according to the present embodiment.
  • FD indicates an FD potential
  • RS1, RS2, RS3, and SEL indicate control signals supplied from the terminal RS1, the terminal RS2, the terminal RS3, and the terminal SEL, respectively.
  • CHG indicates the output voltage of the inverter AMP2
  • VCOUNT indicates the voltage of one electrode (output node VCOUNT) of the capacitor C2, that is, the count value.
  • OUT indicates the voltage of the output terminal OUT.
  • the transistors TR7 and TR8 of the count value holding unit 20 are made conductive.
  • the voltage Vcount (n) of the output node VCOUNT is set to the initial voltage Vinit.
  • An analog voltage corresponding to the initial voltage Vinit is regarded as a count value 0. Note that the FD potential of the floating diffusion FD is reset to the initial state. That is, the reset voltage Vrsd is applied to the floating diffusion FD.
  • the FD potential rises by the amount reduced by the incidence of photons.
  • This increase in potential is amplified by the first stage amplifier AMP0, and the input potential of the inverter AMP1 is increased through the DC cut capacitor C0. Therefore, the output voltage of the inverter AMP1 becomes low level.
  • the inverter AMP2 When a low level output voltage is input to the inverter AMP2 of the count value holding unit 20 via the transistor TR3, the inverter AMP2 outputs a voltage Vchg (high level) that is the power supply voltage.
  • the output voltage Vchg of the inverter AMP2 is transferred to the output node VCOUNT via the transistor TR5 by charge redistribution between the capacitors C1 and C2, and the following (Formula 1) to (Formula 1):
  • the battery is charged as a voltage ⁇ V (n) represented by 3).
  • ⁇ V (n) corresponds to a count value 1 that is an analog voltage, and the number of incident photons can be counted by integrating ⁇ V (n).
  • the output amplitude width of the inverter AMP1 is defined by the equalize voltage and the power supply voltage Vinv of the inverter AMP1, it does not cause a full swing between the power supply voltage Vinv and the ground level. Therefore, the inverter AMP2 is necessary.
  • the detection part 10 can change the 1st signal level and 2nd signal level of the digital signal to output. Specifically, the detection unit 10 can change the high level and the low level of the digital signal. More specifically, the power supply voltage Vinv of the inverter AMP1 and the ground-side low voltage can be arbitrarily set.
  • the transistor TR4 of the AD conversion amplifier 13 is made conductive by applying a pulse to the terminal RS2.
  • the output terminal of the inverter AMP1 and the input terminal of the inverter AMP2 become the voltage Vchg, that is, the high level.
  • the intermediate node VM is initialized to the initial voltage Vinit via the transistor TR6, and the photon detection state is reset.
  • the voltage Vcount (3) becomes the count value 3 of the analog voltage.
  • the count value 3 amplified by the amplifier AMP3 of the reading unit 30 is applied to the terminal SEL to make the transistor TR9 conductive and output to the terminal OUT.
  • Time t5 is the repetition of time t0 described above, and one cycle of photon counting is from time t0 to time t5. That is, FIG. 3 shows that three photons can be detected in one cycle. Thereafter, two photons and one photon are detected from time t5 to time t9 and from time t9 to time t12, respectively.
  • the pixel circuit 1 can count the number of photons incident on the light receiving element APD within a predetermined period.
  • the count value holding unit 20 can count the same number of photons as the number of reset pulses indicating the reset timing of the reset unit 12 within a predetermined period as an integrated value of analog voltages. That is, the count value holding unit 20 can count the number of resets of the FD potential within a predetermined period, specifically, the number of photons equal to or less than the number of reset pulses supplied to the terminal RS1.
  • the solid-state imaging device includes the avalanche amplification type light receiving element APD that detects photons and the reset unit 12 that resets the output potential of the light receiving element APD.
  • a detection unit 10 that outputs a digital signal indicating whether or not photons are incident, and a count value holding unit 20 that holds the digital signal output from the detection unit 10 by converting the digital signal into an analog voltage and counting it, And a reading unit 30 that outputs the count value as an analog signal.
  • the detection unit 10 outputs a digital signal indicating whether or not photons are incident on the light receiving element APD, the amplitude variation of the light receiving element APD at the time of photon incidence can be reduced. Thereby, the error for every photon can be suppressed and generation
  • the count value holding unit 20 converts the digital signal into an analog value and performs counting, the number of circuit elements constituting the count value holding unit 20 can be significantly reduced as compared with the conventional digital counting circuit. .
  • the light receiving element APD is an avalanche amplification type photodiode
  • the detection unit 10 further includes a floating diffusion FD that accumulates charges generated in the avalanche amplification type photodiode, and charges accumulated in the floating diffusion FD.
  • the first stage amplifier AMP0 that performs voltage conversion and amplification
  • the AD conversion amplifier 13 that converts the output voltage of the first stage amplifier AMP0 into a digital signal.
  • the reset unit 12 resets the FD potential to an initial state, and the digital signal is FD The first signal level when the potential does not change from the initial state and the second signal level when the FD potential changes from the initial state due to the incidence of photons on the light receiving element APD.
  • the detection unit 10 may be capable of changing the first signal level and the second signal level.
  • the degree of freedom in circuit design can be increased, and for example, power consumption can be reduced.
  • the count value holding unit 20 can count the same number of photons as the number of reset pulses indicating the reset timing of the reset unit 12 within a predetermined period as the integrated value of the analog voltage.
  • the number of photons that can be detected can be appropriately adjusted by adjusting the number of reset pulses within a predetermined period.
  • the output signal line 31 for reading the count value can be realized by a single line.
  • the pixel circuit 1 of the solid-state imaging device according to the present embodiment only needs to include one output signal line 31 for reading the count value.
  • the count value holding unit 20 includes a capacitor C1 and a capacitor C2, converts a digital signal into an analog voltage according to the ratio of the capacitance values of the capacitors C1 and C2, and at least one of the capacitors C1 and C2. May be a variable capacitor.
  • Equation 1 in the ratio of the capacitance values of the capacitance C1 and the capacitance C2, ⁇ V (n) decreases as the capacitance value C1 decreases. Alternatively, ⁇ V (n) decreases as the capacitance value C2 increases. Since the amplitude of the voltage Vcount (n) needs to be equal to or less than the power supply voltage connected to the readout unit 30, the desired number of photons can be set by arbitrarily adjusting the ratio of the capacitance values of the capacitors C1 and C2. ⁇ V (n) that can be counted can be set.
  • ⁇ V (n) increases as the power supply voltage Vchg of the inverter AMP2 increases.
  • the solid-state imaging device may include a voltage control unit (not shown) that variably controls the power supply voltage.
  • the voltage control unit variably controls voltages supplied from the power supply RSD, the power supply VPD, the power supply VINV, the power supply VCHG, and the power supply VINIT.
  • the voltage control unit can change the reset voltage Vrsd supplied by the power source RSD.
  • the voltage control unit may be able to change the voltage Vinv, the voltage Vchg, or the initial voltage Vinit.
  • transistors connected to the capacitors C1 and C2 generate thermal noise (also referred to as kTC noise) when functioning as switches. That is, since kTC noise during non-conduction occurs in the capacitors C1 and C2, if ⁇ V (n), which is an analog count value, is set small, image quality may be deteriorated.
  • one or more transistors may be controlled by a control signal whose amplitude and / or waveform are variable. That is, the solid-state imaging device according to the present embodiment includes a control unit (not shown) that generates a control signal that controls one or more transistors and has at least one of amplitude and waveform variable. Also good. Specifically, like the terminals RS2 and RS3 in FIG. 2, the control signal for controlling the transistor connected to the capacitor is arbitrarily changed, such as reduction of the amplitude value or tapering of the waveform. Thereby, kTC noise can be made difficult to occur.
  • the first stage amplifier AMP0 may operate as an inverter.
  • the reset unit 12 may selectively apply two different reset voltages to the floating diffusion FD. Thereby, detection of photons can be made easier.
  • the light receiving element APD is in an exposure state in a state where a potential lower than the reset voltage Vrsd is set in the floating diffusion FD.
  • FIG. 4 is a diagram illustrating the correspondence between the number of photons incident on the light receiving element APD and the count value in the solid-state imaging device according to the first embodiment.
  • the count value is divided into an upper digit and a lower digit and held.
  • the lower digit of the count value is, for example, a numerical value for one or more lower bits when the count value is expressed as a digital value.
  • the upper digit of the count value is, for example, a numerical value for one or more upper bits when the count value is expressed as a digital value.
  • the lower digit can be a numerical value for m bits from the lowest bit
  • the upper digit can be a numerical value for nm bits from the highest bit.
  • FIG. 5 is a circuit block diagram showing a functional configuration of a unit pixel of the solid-state imaging device according to the present embodiment.
  • FIG. 6 is a circuit diagram illustrating a circuit configuration example of the solid-state imaging device according to the present embodiment.
  • the pixel circuit 2 according to the present embodiment is different from the pixel circuit 1 shown in FIG. 1 in that the count value holding unit 120 and the readout are used instead of the count value holding unit 20 and the readout unit 30. Part 130 is provided.
  • the count value holding unit 120 includes an analog counting circuit 121 and a digital counting circuit 122.
  • the analog counting circuit 121 holds the lower digit of the count value as an analog value.
  • the analog counting circuit 121 includes a plurality of capacitors, and converts the digital signal output from the detection unit 10 into an analog voltage and holds it according to the ratio of the capacitance values of the plurality of capacitors.
  • the analog counting circuit 121 has the same circuit configuration as the count value holding unit 20 shown in FIG.
  • the digital counting circuit 122 holds the upper digit of the count value as a digital value.
  • the digital counting circuit 122 includes a comparator AMP4, transistors TR10 to TR12, a delay circuit DELAY, and a capacitor C3.
  • the comparator AMP4 compares the voltage Vcount (n) of the output node VCOUNT with the reference voltage Vref and outputs a comparison result.
  • the two input terminals of the comparator AMP4 are connected to the output node VCOUNT of the analog counting circuit 121 and the power supply REF for supplying the reference voltage Vref, respectively.
  • the output terminal (node VDIG) of the comparator AMP4 is connected to the reading unit 130 (specifically, the digital reading unit 132) via the transistor TR11. For example, the comparator AMP4 outputs a high level signal when the voltage Vcount (n) becomes larger than the reference voltage Vref.
  • the transistor TR10 is a switching transistor connected between the output node VCOUNT and the power supply VINIT.
  • the control terminal of the transistor TR10 is connected to the output terminal (node VDIG) of the comparator AMP4 via the delay circuit DELAY. Therefore, the transistor TR10 is turned on after the delay period has elapsed since the comparator AMP4 outputs a high level signal.
  • output node VCOUNT is set to initial voltage Vinit. That is, the voltage Vcount (n) of the output node VCOUNT, that is, the count value is reset to the initial voltage Vinit when it exceeds the reference voltage Vref.
  • the transistor TR11 is a switching transistor connected between the comparator AMP4 and the amplifier AMP5 of the digital readout unit 132.
  • the control terminal of the transistor TR11 is connected to the output terminal of the comparator AMP4. Therefore, the transistor TR11 is turned on when the comparator AMP4 outputs a high level signal, and inputs the high level signal to the amplifier AMP5.
  • the transistor TR12 is a switching transistor electrically connected in parallel to the capacitor C3.
  • the control terminal of the transistor TR12 is connected to the terminal RS3, and conduction and non-conduction are controlled by a control signal input from the terminal RS3. That is, the transistor TR12 operates in synchronization with the transistors TR7 and TR8. When the transistor TR12 is turned on, the voltage held in the capacitor C3 is reset.
  • the capacity C3 is a capacity for holding the upper digit of the count value.
  • One electrode of the capacitor C3 is connected to the output terminal of the comparator AMP4 via the transistor TR11, and the other electrode is grounded. Therefore, when the comparator AMP4 outputs a high level signal, the voltage value is held.
  • the count value holding unit 120 increments the voltage Vcount (n), which is the count value, to a higher bit when the voltage Vcount (n) exceeds a certain reference voltage Vref, and returns the voltage Vcount (n) to the initial voltage Vinit for counting. To do.
  • the reading unit 130 includes an analog reading unit 131 and a digital reading unit 132.
  • the analog reading unit 131 outputs the lower digit of the count value held in the analog counting circuit 121 as an analog signal.
  • the analog readout unit 131 has the same circuit configuration as the readout unit 30 shown in FIG.
  • the digital reading unit 132 outputs the upper digit of the count value held in the digital counting circuit 122 as a digital signal.
  • the digital reading unit 132 includes an amplifier AMP5 and a transistor TR13, like the reading unit 30 shown in FIG.
  • the amplifier AMP5 and the transistor TR13 correspond to the amplifier AMP3 and the transistor TR9, respectively, and perform the same operation.
  • FIG. 7 is a timing chart showing an example of the operation of the solid-state imaging device according to the present embodiment.
  • the driving example shown in FIG. 7 differs from the driving example shown in FIG. 3 in that the bit advance is set when the number of incident photons exceeds 63.
  • the comparator AMP4 outputs a high level signal. As a result, the transistor TR11 becomes conductive, and the voltage is held in the capacitor C3. In other words, 1 bit corresponding to the count value 63 is stored in the capacitor C3.
  • the delay circuit DELAY causes the transistor TR10 to become conductive after the delay period has elapsed, thereby resetting the voltage Vcount (n) to the initial voltage Vinit. Thereafter, when photons are detected, the count value holding unit 120 counts from 0 to 1 as at time t7.
  • the lower digit analog count value (specifically 1) is read from OUTA, and the upper digit digital value (specifically 63) is read from OUTD, and the count value is all cleared at time t9. is doing.
  • the analog value of the lower digit and the digital value of the upper digit By adding the analog value of the lower digit and the digital value of the upper digit, the number of photons incident within a predetermined period can be accurately counted.
  • the count value holding unit 120 includes the analog counting circuit 121 that holds the lower digit of the count value as an analog value, and the upper digit of the count value as a digital value. And a digital counting circuit 122 held as
  • the count value is divided and held in upper and lower digits, so that the number of photons can be accurately counted.
  • Vcount (n) can be reset before the photon number and the count value shown in FIG. 4 deviate greatly from the linear relationship, ⁇ V (n) is used to accurately count the photon number. Can do.
  • the reading unit 130 reads the lower digit of the count value as an analog value, and reads the upper digit of the count value as a digital value.
  • the count value is read separately for the upper and lower digits, so that the number of photons can be accurately counted.
  • the count value is divided into upper digits and lower digits and held.
  • the upper digit of the count value is held as a digital value and the lower digit of the count value is held as an analog value is shown.
  • the lower digit of the count value is changed to an analog value. Hold as a digital value, and hold the upper digit of the count value as an analog value.
  • FIG. 8 is a circuit block diagram showing a functional configuration of a unit pixel of the solid-state imaging device according to the present embodiment.
  • FIG. 9 is a circuit diagram illustrating a circuit configuration example of the solid-state imaging device according to the present embodiment.
  • the pixel circuit 3 according to the present embodiment is different from the pixel circuit 1 shown in FIG. 1 in that the count value holding unit 220 and the readout are used instead of the count value holding unit 20 and the readout unit 30.
  • the unit 230 is provided.
  • the count value holding unit 220 includes an upper bit holding unit 221 and a lower bit holding unit 222.
  • the upper bit holding unit 221 is an example of an analog counting circuit that holds an upper digit of a count value as an analog value.
  • the upper bit holding unit 221 has the same circuit configuration as the count value holding unit 20 shown in FIG.
  • the upper bit holding unit 221 receives an input from the output terminal of the lower bit holding unit 222 instead of the output terminal of the AD conversion amplifier 13.
  • the lower bit holding unit 222 is an example of a digital counting circuit that holds the lower digit of the count value as a digital value.
  • the lower bit holding unit 222 includes a 4-bit (16 gradations) counter including four D-type flip-flops Q0 to Q3.
  • the D-type flip-flop Q0 holds the least significant bit of the 4-bit count value
  • the D-type flip-flop Q3 holds the most significant bit of the 4-bit count value.
  • the clock terminal CK is connected to the previous output terminal -Q (meaning Q negation), and the input terminal D is connected to its own output terminal -Q.
  • the output terminal of the AD conversion amplifier 13 is connected to the clock terminal CK of the D-type flip-flop Q0 in the first stage.
  • the output terminal -Q of the D flip-flop Q3 at the last stage is connected to the input terminal of the upper bit holding unit 221 (specifically, the inverter AMP2).
  • the output terminals Q of the D-type flip-flops Q0 to Q3 are connected to the control terminals of the transistors TR20 to TR23 of the lower bit reading unit 232, respectively.
  • the reading unit 230 divides the count value into a lower digit and an upper digit, and reads each as an analog value.
  • the reading unit 230 includes an upper bit reading unit 231 and a lower bit reading unit 232.
  • the upper bit reading unit 231 outputs the upper digit of the count value held in the upper bit holding unit 221 as an analog signal.
  • the upper bit read unit 231 has the same circuit configuration as the read unit 30 shown in FIG.
  • the lower bit reading unit 232 outputs the lower digit of the count value held in the lower bit holding unit 222 as an analog signal.
  • the lower-order bit reading unit 232 includes transistors TR20 to TR23 and a constant current source.
  • Transistors TR20 to TR23 are switching transistors connected between the power supply VDD and the constant current source and the output terminal OUTL.
  • the transistors TR20 to TR23 are electrically connected in parallel with each other.
  • the control terminals of the transistors TR20 to TR23 are connected to the output terminals Q of the D flip-flops Q0 to Q3.
  • the transistor TR20 becomes conductive when the output terminal Q of the D-type flip-flop Q0 becomes high level.
  • the transistor TR21 becomes conductive when the output terminal Q of the D-type flip-flop Q1 becomes high level.
  • the transistor TR22 conducts when the output terminal Q of the D-type flip-flop Q2 becomes high level.
  • the transistor TR23 becomes conductive when the output terminal Q of the D-type flip-flop Q3 becomes high level.
  • Transistors TR20 to TR23 have different ratios (W / L) of channel width W to channel length L. Specifically, when the ratio between the channel width and the channel length of the transistor TR20 is represented by W / L, the ratios of the transistors TR21 to TR23 are 2W / L, 4W / L, and 8W / L, respectively.
  • the 4-bit counter circuit included in the lower bit holding unit 222 starts the count operation by the digital signal (low level) output from the AD conversion amplifier 13. For example, when the output Q of the D-type flip-flop Q0 holding the least significant bit becomes 1, the transistor TR20 becomes conductive, and a constant voltage is generated at the output terminal OUTL between the transistor TR20 and the constant current source. This voltage is set to a count value of 1.
  • FIG. 10 is a diagram illustrating an operation example of the solid-state imaging device according to the present embodiment.
  • the count value holding unit 220 includes the lower bit holding unit 222 that holds the lower digit of the count value as a digital value, and the upper digit of the count value is analog. And an upper bit holding unit 221 that holds the value.
  • the count value is divided and held in upper and lower digits, so that the number of photons can be accurately counted.
  • Vcount (n) can be reset before the photon number and the count value shown in FIG. 4 deviate greatly from the linear relationship, ⁇ V (n) is used to accurately count the photon number. Can do.
  • the reading unit 230 divides the count value into a lower digit and an upper digit, and reads each as an analog value.
  • the count value is read separately for the upper and lower digits, so that the number of photons can be accurately counted.
  • the avalanche amplification type light receiving element APD may be operated as a normal photodiode that is not an avalanche amplification type.
  • FIG. 11 is a circuit diagram showing a circuit configuration example of a unit pixel of the solid-state imaging device according to this modification.
  • the pixel circuit 4 shown in FIG. 11 is different from the pixel circuit 1 shown in FIG. 2 in that an output unit 340 is newly provided.
  • the output unit 340 When the light receiving element APD operates as a light receiving element that is not an avalanche amplification type, the output unit 340 outputs the output voltage of the first stage amplifier AMP0 without converting it into a digital signal.
  • the output unit 340 includes a signal line 341, an amplifier AMP6, and a transistor TR100.
  • the amplifier AMP6 and the transistor TR100 correspond to the amplifier AMP3 and the transistor TR9 of the reading unit 30, respectively.
  • the control terminal of the transistor TR is connected to the terminal SEL2, and can be read at a timing different from that of the reading unit 30.
  • the signal line 341 connects the output terminal of the first stage amplifier AMP0 and the input terminal of the amplifier AMP6. Therefore, the output voltage of the first stage amplifier AMP0 is output from the first stage amplifier AMP0 to the output terminal OUT2 without passing through the AD conversion amplifier 13 and the count value holding unit 20.
  • the light receiving element APD operates as a light receiving element that is not an avalanche amplification type when the number of photons whose count value overflows is incident.
  • the light receiving element APD may include a color filter or a microlens.
  • the count value is read by dividing into two of the upper digit and the lower digit has been described, but the count value may be read by dividing into three or more.
  • an avalanche amplification type photodiode is used as an avalanche amplification type light receiving element.
  • an avalanche amplification type phototransistor may be used.
  • the present invention is not limited to this as long as it is a capacitor that stores the charge generated in the light receiving element.
  • the solid-state imaging device may have a structure in which the pixels are formed on the surface of the semiconductor substrate, that is, on the same surface side as the surface on which the gate terminal and the wiring of the transistor are formed.
  • a so-called back-illuminated image sensor back surface in which pixels are formed on the back surface side of the semiconductor substrate, that is, on the back surface side with respect to the surface on which the gate terminal and wiring of the transistor are formed.
  • the structure of an irradiation type solid-state imaging device may be used.
  • the solid-state imaging device according to the present disclosure can be used for, for example, an imaging device that detects weak light of a random light emission event such as radiation detection.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

　固体撮像装置は、フォトンを検出するアバランシェ増幅型の受光素子（ＡＰＤ）、及び、受光素子（ＡＰＤ）の出力電位をリセットするリセット部（１２）を有し、受光素子（ＡＰＤ）へのフォトンの入射の有無を示すデジタル信号を出力する検出部（１０）と、検出部（１０）から出力されるデジタル信号をアナログ電圧に変換して計数することで、計数値として保持する計数値保持部（２０）と、計数値をアナログ信号として出力する読み出し部（３０）とを備える。

Description

固体撮像装置
　本開示は、固体撮像装置に関し、例えば、微弱な光を検出する固体撮像装置に関する。
　近年、医療、バイオ、放射線計測などのさまざまな分野で、１つのフォトン（光子）に至る程度の微弱光を正確に計測する微弱光センサが必要とされている。現在、微弱光センサとして光電子増倍管（Ｐｈｏｔｏｍｕｌｔｉｐｌｉｅｒ　Ｔｕｂｅ：ＰＭＴ）が広く利用されている。
　しかし、真空管デバイスであるＰＭＴは、小さくても１０ｍｍ×１０ｍｍほどの大きさであるため多画素化が難しい。また、ＰＭＴを用いてイメージングを行うには、被写体をＸＹ面内で走査するなどの方法により、被写体の各点の情報を集めてから画像化する処理が必要である。このため、リアルタイムの撮影は難しい。そのような中、微弱光センサの多画素化と高速化とを同時に実現するために、微弱光センサの固体素子化が要望されている。
　微弱光を検出する固体撮像装置の一つとして、フォトダイオードに入射したフォトンをカウントし、デジタル値の信号としてカウント結果を画素の外に伝送するフォトンカウント型の固体撮像装置が提案されている（例えば、特許文献１参照）。また、負荷抵抗が接続され、降伏電圧以上の高電圧が印加されたアバランシェフォトダイオード（いわゆるガイガーモードＡＰＤ）をアレイ配列した構造を持つ固体撮像装置も実在する（例えば、特許文献２参照）。
　しかしながら、特許文献１及び特許文献２のようにデジタルカウント型の回路を計数手段として画素に搭載した場合、カウント回路は、１ビットでも回路規模が大きくなる。所望の階調を得るためにビット数を増やすと、回路素子数とビット数分の信号線の本数とが比例して増加するので、画素セルサイズが大きくなり、多画素化が困難になるという課題がある。
　一方、この課題を解決するために、アナログ回路を計数手段として画素に搭載する固体撮像装置が開示されている（例えば、非特許文献１）。非特許文献１に係る固体撮像装置では、受光素子にフォトンが入射する度に、検出手段は、初期電圧を保持した保持手段から電荷を放電する。
　しかしながら、実際には、フォトンエネルギーの強弱による振幅のばらつきと、保持手段からの放電を制御する制御トランジスタの寄生容量のばらつきとによって、保持手段から放電される電荷量もばらつく。このため、保持手段の電圧の変化量（ΔＶ）は一定ではなく、フォトンが入射する度に異なる場合がある。受光素子に入射したフォトンの数の計測は、リセット電圧と、ΔＶの積算量を差し引いた際の保持手段の電圧とを比較して行うが、ΔＶのばらつきにより、正確に計測することが困難である。
　そこで、本開示は、高性能なフォトンカウント機能を有し、かつ、小さい画素サイズで多画素化が可能な固体撮像装置を提供することを目的とする。
　上記目的を達成するため、本開示の一態様に係る固体撮像装置は、フォトンを検出するアバランシェ増幅型の受光素子、及び、当該受光素子の出力電位をリセットするリセット部を有し、前記受光素子へのフォトンの入射の有無を示すデジタル信号を出力する検出部と、前記検出部から出力されるデジタル信号をアナログ電圧に変換して計数することで、計数値として保持する計数値保持部と、前記計数値をアナログ信号として出力する読み出し部とを備える。
　本開示によれば、高性能なフォトンカウント機能を有し、かつ、小さい画素サイズで多画素化が可能な固体撮像装置を提供することができる。
図１は、実施の形態１に係る固体撮像装置の単位画素の機能構成を示す回路ブロック図である。 図２は、実施の形態１に係る固体撮像装置の単位画素の回路構成例を示す回路図である。 図３は、実施の形態１に係る固体撮像装置の動作の一例を示すタイミングチャートである。 図４は、実施の形態１に係る固体撮像装置において、受光素子に入射するフォトンの数と計数値との対応を示す図である。 図５は、実施の形態２に係る固体撮像装置の単位画素の機能構成を示す回路ブロック図である。 図６は、実施の形態２に係る固体撮像装置の単位画素の回路構成例を示す回路図である。 図７は、実施の形態２に係る固体撮像装置の動作の一例を示すタイミングチャートである。 図８は、実施の形態３に係る固体撮像装置の単位画素の機能構成を示す回路ブロック図である。 図９は、実施の形態３に係る固体撮像装置の単位画素の回路構成例を示す回路図である。 図１０は、実施の形態３に係る固体撮像装置の動作例を示す図である。 図１１は、実施の形態の変形例に係る固体撮像装置の単位画素の回路構成例を示す回路図である。
　以下、本開示に係る実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（実施の形態１）
　まず、図１及び図２を参照しながら、本実施の形態に係る固体撮像装置の単位画素の画素回路１を説明する。図１は、本実施の形態に係る固体撮像装置の単位画素の機能構成を示す回路ブロック図である。図２は、本実施の形態に係る固体撮像装置の単位画素の回路構成例を示す回路図である。
　本実施の形態に係る固体撮像装置は、行列状に配置された複数の画素を備える。複数の画素の各々（単位画素）は、図１に示す画素回路１を備える。図１に示すように、画素回路１は、検出部１０と、計数値保持部２０と、読み出し部３０とを備える。
　検出部１０は、受光部１１と、リセット部１２と、ＡＤ変換増幅器１３とを備える。検出部１０は、受光部１１が備える受光素子へのフォトンの入射の有無を示すデジタル信号を出力する。
　受光部１１は、アバランシェ増幅型の受光素子ＡＰＤと、フローティングディフュージョンＦＤと、初段増幅器ＡＭＰ０とを備える。
　受光素子ＡＰＤは、フォトンを検出するための受光素子の一例である。具体的には、受光素子ＡＰＤは、アバランシェ増幅型フォトダイオードである。受光素子ＡＰＤのアノードは、電源ＶＰＤに接続され、カソードは、フローティングディフュージョンＦＤに接続されている。受光素子ＡＰＤは、入射するフォトンを捉え、捉えたフォトンによって電荷を発生する。発生した電荷は、フローティングディフュージョンＦＤに蓄積保持される。
　フローティングディフュージョンＦＤは、受光素子ＡＰＤで発生した電荷を蓄積する電荷蓄積部の一例である。フローティングディフュージョンＦＤと受光素子ＡＰＤのカソードとの接続点には、初段増幅器ＡＭＰ０の入力端子及びリセット部１２が接続されている。
　初段増幅器ＡＭＰ０は、フローティングディフュージョンＦＤに蓄積された電荷を電圧変換して増幅する。具体的には、フローティングディフュージョンＦＤにおける電位（以下、ＦＤ電位という）を電圧変換して増幅する。具体的には、ＦＤ電位は、フローティングディフュージョンＦＤと受光素子ＡＰＤのカソードとの接続点の電位である。
　リセット部１２は、受光素子ＡＰＤの出力電位をリセットする。本実施の形態では、リセット部１２は、フローティングディフュージョンＦＤのＦＤ電位を初期状態にリセットする。
　具体的には、リセット部１２は、トランジスタＴＲ１を備える。トランジスタＴＲ１は、フローティングディフュージョンＦＤと電源ＲＳＤとの間に接続されたスイッチングトランジスタである。トランジスタＴＲ１の制御端子（例えば、ゲート端子）は、端子ＲＳ１に接続され、端子ＲＳ１から入力される制御信号によって導通及び非導通が制御される。トランジスタＴＲ１が導通した場合、電源ＲＳＤからリセット電圧ＶｒｓｄがフローティングディフュージョンＦＤに印加され、ＦＤ電位が初期状態にリセットされる。つまり、初期状態は、リセット電圧Ｖｒｓｄが印加された状態である。
　ＡＤ変換増幅器１３は、初段増幅器ＡＭＰ０の出力電圧をデジタル信号に変換して増幅する。本実施の形態では、ＡＤ変換増幅器１３は、受光素子ＡＰＤへのフォトン入射の有無を受光部１１の出力電圧から読み取り、読み取った結果をデジタル信号として出力する。
　具体的には、ＡＤ変換増幅器１３が出力するデジタル信号は、ＦＤ電位が初期状態から変動がない場合の第１信号レベルと、受光素子ＡＰＤへのフォトンの入射に起因してＦＤ電位が変動した場合の第２信号レベルとを有する。例えば、デジタル信号は、ハイレベルとローレベルとを有するデジタル２値信号である。
　当該デジタル２値信号は、受光素子ＡＰＤにフォトンが入射したときにローレベル（第２信号レベル）になり、受光素子ＡＰＤにフォトンが入射しないときにハイレベル（第１信号レベル）になる。具体的には、デジタル２値信号は、ＦＤ電位がリセットされたときに、すなわち、フォトンの入射によって下がったＦＤ電位が上昇したときに、ローレベルになる。
　本実施の形態では、ＡＤ変換増幅器１３は、図２に示すように、ＤＣカット容量Ｃ０と、インバータＡＭＰ１と、トランジスタＴＲ２～ＴＲ４とを備える。
　ＤＣカット容量Ｃ０は、受光部１１から出力される信号の直流成分を除去するためのキャパシタである。ＤＣカット容量Ｃ０は、初段増幅器ＡＭＰ０の出力端子と、インバータＡＭＰ１の入力端子との間に接続されている。
　インバータＡＭＰ１は、初段増幅器ＡＭＰ０によって生成された電圧信号をデジタル信号に変換する。インバータＡＭＰ１の入力端子は、ＤＣカット容量Ｃ０を介して初段増幅器ＡＭＰ０に接続され、インバータＡＭＰ１の出力端子は、トランジスタＴＲ３を介して計数値保持部２０（具体的には、インバータＡＭＰ２）に接続されている。また、インバータＡＭＰ１は、電源ＶＩＮＶに接続され、電源電圧として電圧Ｖｉｎｖが供給される。
　例えば、インバータＡＭＰ１の入力電圧が上昇した場合に、インバータＡＭＰ１の出力電圧はローレベルになる。インバータＡＭＰ１の入力電圧は、初段増幅器ＡＭＰ０の出力電圧によって変化するので、受光素子ＡＰＤへのフォトンの入射の有無によって変化する。したがって、インバータＡＭＰ１は、フォトンの入射の有無によって信号レベルの異なるデジタル信号を出力する。
　トランジスタＴＲ２は、インバータＡＭＰ１をイコライズするためのスイッチングトランジスタであり、インバータＡＭＰ１の入力端子と出力端子との間に接続されている。トランジスタＴＲ２の制御端子は、端子ＲＳ２に接続され、端子ＲＳ２から入力される制御信号によって導通及び非導通が制御される。トランジスタＴＲ２が導通した場合、インバータＡＭＰ１はイコライズされる。
　トランジスタＴＲ３は、インバータＡＭＰ１の出力端子と、インバータＡＭＰ２の入力端子との間に接続されたスイッチングトランジスタである。トランジスタＴＲ３の制御端子は、端子ＲＳ１に接続され、端子ＲＳ１から入力される制御信号によって導通及び非導通が制御される。つまり、トランジスタＴＲ３は、トランジスタＴＲ１と同期して動作する。トランジスタＴＲ３が導通した場合、インバータＡＭＰ１の出力電圧がインバータＡＭＰ２に供給される。
　トランジスタＴＲ４は、インバータＡＭＰ２の入力端子と電源ＶＣＨＧとの間に接続されたスイッチングトランジスタである。トランジスタＴＲ４の制御端子は、端子ＲＳ２に接続され、端子ＲＳ２から入力される制御信号によって導通及び非導通が制御される。つまり、トランジスタＴＲ４は、トランジスタＴＲ２と同期して動作する。トランジスタＴＲ４が導通した場合、インバータＡＭＰ２の入力電圧が電圧Ｖｃｈｇに設定される。
　計数値保持部２０は、検出部１０から出力されるデジタル信号をアナログ値に変換して計数することで、計数値として保持する。具体的には、計数値保持部２０は、ＡＤ変換増幅器１３から出力されるデジタル信号をアナログ電圧（後述するΔＶ（ｎ））に変換し、変換したアナログ電圧を積算して計数する。
　具体的には、デジタル信号は、受光素子ＡＰＤにフォトンが入射する度に、その信号レベルが変化する（例えば、ハイレベルからローレベル）。計数値保持部２０は、当該変化に相当するアナログ電圧を積算することで、フォトンの入射数をアナログ値の積算値として計数する。言い換えると、アナログ電圧の積算値（すなわち、計数値）は、受光素子ＡＰＤに入射したフォトンの数に相当する。
　本実施の形態では、計数値保持部２０は、図２に示すように、インバータＡＭＰ２と、容量Ｃ１及びＣ２と、トランジスタＴＲ５～ＴＲ８とを備える。
　インバータＡＭＰ２は、インバータＡＭＰ１から出力されるデジタル信号を反転増幅する。インバータＡＭＰ２の入力端子は、トランジスタＴＲ３を介してインバータＡＭＰ１の出力端子に接続され、インバータＡＭＰ２の出力端子は、容量Ｃ１に接続されている。また、インバータＡＭＰ２は、電源ＶＣＨＧに接続され、電源電圧として電圧Ｖｃｈｇが供給される。
　容量Ｃ１及び容量Ｃ２は、インバータＡＭＰ２の出力端子と接地電位との間に、直列に接続されている。具体的には、容量Ｃ１の一方の電極は、インバータＡＭＰ２に接続され、他方の電極は、トランジスタＴＲ５を介して容量Ｃ２の一方の電極に接続されている。容量Ｃ２の他方の電極は接地されている。
　これにより、容量Ｃ１及び容量Ｃ２の各々の容量値の比率によって、ＡＤ変換増幅器１３から出力されるデジタル信号は、アナログ電圧に変換される。具体的には、インバータＡＭＰ２の出力電圧が、容量Ｃ１及び容量Ｃ２によって、容量Ｃ２の一方の電極（具体的には、出力ノードＶＣＯＵＮＴ）に分配される。出力ノードＶＣＯＵＮＴの電圧Ｖｃｏｕｎｔ（ｎ）が計数値に相当する。なお、ｎは、フォトンの検出回数（入射フォトン数）である。
　トランジスタＴＲ５は、容量Ｃ１と容量Ｃ２との間に接続されたスイッチングトランジスタである。トランジスタＴＲ５の制御端子は、インバータＡＭＰ２の出力端子に接続され、インバータＡＭＰ２の出力電圧によって導通及び非導通が制御される。
　具体的には、インバータＡＭＰ２の出力端子の電圧がハイレベルになったときに、トランジスタＴＲ５は導通し、容量Ｃ１及び容量Ｃ２が電気的に直列接続される。インバータＡＭＰ２の出力電圧がローレベルのときは、トランジスタＴＲ５は非導通であるので、容量Ｃ２に保持された電圧は変化しない。つまり、容量Ｃ２に保持された電圧が変化するのは、インバータＡＭＰ２の出力電圧がハイレベルになったときのみである。具体的には、受光素子ＡＰＤにフォトンが入射して電位が下がった状態のＦＤ電位がリセットされたとき、すなわち、初段増幅器ＡＭＰ０への入力が上昇したときにのみ、容量Ｃ２に保持された電圧が変化する。
　トランジスタＴＲ６は、容量Ｃ１の他方の電極（中間ノードＶＭ）と電源ＶＩＮＩＴとの間に接続されたスイッチングトランジスタである。トランジスタＴＲ６の制御端子は、端子ＲＳ２に接続され、端子ＲＳ２から入力される制御信号によって導通及び非導通が制御される。つまり、トランジスタＴＲ６は、トランジスタＴＲ２及びＴＲ４と同期して動作する。トランジスタＴＲ６が導通した場合、中間ノードＶＭの電圧は、初期電圧Ｖｉｎｉｔに設定される。
　トランジスタＴＲ７は、容量Ｃ１の他方の電極（中間ノードＶＭ）と電源ＶＩＮＩＴとの間に接続されたスイッチングトランジスタである。トランジスタＴＲ７の制御端子は、端子ＲＳ３に接続され、端子ＲＳ３から入力される制御信号によって導通及び非導通が制御される。トランジスタＴＲ７が導通した場合、中間ノードＶＭの電圧は、初期電圧Ｖｉｎｉｔに設定される。
　トランジスタＴＲ８は、容量Ｃ２の一方の電極（出力ノードＶＣＯＵＮＴ）と電源ＶＩＮＩＴとの間に接続されたスイッチングトランジスタである。トランジスタＴＲ８の制御端子は、端子ＲＳ３に接続され、端子ＲＳ３から入力される制御信号によって導通及び非導通が制御される。つまり、トランジスタＴＲ８は、トランジスタＴＲ７と同期して動作する。トランジスタＴＲ８が導通した場合、出力ノードＶＣＯＵＮＴの電圧Ｖｃｏｕｎｔ（ｎ）は、初期電圧Ｖｉｎｉｔに設定される。
　読み出し部３０は、計数値保持部２０に保持された計数値をアナログ信号として出力する。本実施の形態では、読み出し部３０は、図２に示すように、増幅器ＡＭＰ３と、トランジスタＴＲ９と、出力信号線３１とを備える。読み出し部３０は、所定のタイミングで計数値をアナログ信号として出力信号線３１に読み出す。
　増幅器ＡＭＰ３は、出力ノードＶＣＯＵＮＴの電圧Ｖｃｏｕｎｔ（ｎ）を増幅する。増幅器ＡＭＰ３の入力端子は、出力ノードＶＣＯＵＮＴに接続され、増幅器ＡＭＰ３の出力端子は、トランジスタＴＲ９を介して出力信号線３１及び出力端子ＯＵＴに接続されている。
　トランジスタＴＲ９は、増幅器ＡＭＰ３の出力端子と出力信号線３１との間に接続されている。トランジスタＴＲ９の制御端子は、端子ＳＥＬに接続され、端子ＳＥＬから入力される制御信号によって導通及び非導通が制御される。トランジスタＴＲ９が導通した場合、増幅器ＡＭＰ３の出力電圧が出力信号線３１を介して出力端子ＯＵＴに出力される。
　続いて、本実施の形態に係る固体撮像装置の画素回路１の動作について、図３を用いて説明する。図３は、本実施の形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。
　なお、図３において、ＦＤは、ＦＤ電位を示し、ＲＳ１、ＲＳ２、ＲＳ３及びＳＥＬはそれぞれ、端子ＲＳ１、端子ＲＳ２、端子ＲＳ３及び端子ＳＥＬから供給される制御信号を示している。ＣＨＧは、インバータＡＭＰ２の出力電圧を示し、ＶＣＯＵＮＴは、容量Ｃ２の一方の電極（出力ノードＶＣＯＵＮＴ）の電圧、すなわち、計数値を示している。ＯＵＴは、出力端子ＯＵＴの電圧を示している。
　時刻ｔ０にて、端子ＲＳ３にパルス（ハイレベルの制御信号）を印加することで、計数値保持部２０のトランジスタＴＲ７とＴＲ８とを導通させる。これにより、出力ノードＶＣＯＵＮＴの電圧Ｖｃｏｕｎｔ（ｎ）は、初期電圧Ｖｉｎｉｔに設定される。初期電圧Ｖｉｎｉｔに相当するアナログ電圧を、計数値０とみなす。なお、フローティングディフュージョンＦＤのＦＤ電位は、初期状態にリセットされている。すなわち、フローティングディフュージョンＦＤには、リセット電圧Ｖｒｓｄが印加されている。
　その後、受光素子ＡＰＤにフォトンが入射すると、ＦＤ電位が下がる。フローティングディフュージョンＦＤは、下がった後の電位を保持する。初段増幅器ＡＭＰ０は、ＦＤ電位を電圧変換し、電圧信号を出力する。このとき、端子ＲＳ２にパルスを印加することで、ＡＤ変換増幅器１３のトランジスタＴＲ２を導通させる。これにより、インバータＡＭＰ１をイコライズする。
　時刻ｔ１にて、端子ＲＳ１にパルスを印加し、フローティングディフュージョンＦＤにリセット電圧Ｖｒｓｄを印加することで、ＦＤ電位は、フォトン入射によって減少した分だけ上昇する。この電位の上昇分が初段増幅器ＡＭＰ０によって増幅されて、ＤＣカット容量Ｃ０を介してインバータＡＭＰ１の入力電位が上昇する。したがって、インバータＡＭＰ１の出力電圧はローレベルになる。トランジスタＴＲ３を介して、ローレベルの出力電圧を計数値保持部２０のインバータＡＭＰ２に入力すると、インバータＡＭＰ２は、その電源電圧である電圧Ｖｃｈｇ（ハイレベル）を出力する。
　このとき、トランジスタＴＲ５が導通するので、インバータＡＭＰ２の出力電圧Ｖｃｈｇは、トランジスタＴＲ５を介して、出力ノードＶＣＯＵＮＴに、容量Ｃ１と容量Ｃ２との電荷再分配により、以下の（式１）～（式３）で表される電圧ΔＶ（ｎ）として充電される。例えば、ΔＶ（ｎ）が、アナログ電圧である計数値１に相当し、ΔＶ（ｎ）を積算することで、入射したフォトンの数を計数することができる。
　（式１）　ΔＶ（ｎ）＝（Ｖｃｈｇ－Ｖｃｏｕｎｔ（ｎ－１））×Ｃ１÷（Ｃ１＋Ｃ２）
　（式２）　Ｖｃｏｕｎｔ（０）＝Ｖｉｎｉｔ
　（式３）　Ｖｃｏｕｎｔ（ｎ）＝Ｖｉｎｉｔ＋ΔＶ（ｎ）
　なお、インバータＡＭＰ１の出力振幅幅は、イコライズ電圧とインバータＡＭＰ１の電源電圧Ｖｉｎｖとで規定されるため、電源電圧Ｖｉｎｖとグランドレベルとのフルスイングとはならない。そのため、インバータＡＭＰ２が必要となる。
　なお、検出部１０は、出力するデジタル信号の第１信号レベル及び第２信号レベルを変更可能である。具体的には、検出部１０は、デジタル信号のハイレベル及びローレベルを変更可能である。より具体的には、インバータＡＭＰ１の電源電圧Ｖｉｎｖとグランド側の低電圧とは、任意に設定できる。
　その後、端子ＲＳ２にパルスを印加することで、ＡＤ変換増幅器１３のトランジスタＴＲ４を導通させる。これにより、インバータＡＭＰ１の出力端子とインバータＡＭＰ２の入力端子とは、電圧Ｖｃｈｇ、すなわち、ハイレベルとなる。このとき、トランジスタＴＲ６も導通するので、中間ノードＶＭは、トランジスタＴＲ６を介して初期電圧Ｖｉｎｉｔに初期化され、フォトン検出状態をリセットする。
　図３に示す駆動例では、この間にも受光素子ＡＰＤにフォトンが入射しているため、ＦＤ電位が下がっている状態を示している。したがって、先に説明した動作が繰り返され、時刻ｔ２において端子ＲＳ１にパルスを印加することで、計数値である電圧Ｖｃｏｕｎｔ（２）は、アナログ電圧である計数値２となる。
　さらに、次のフォトンが入射した直後の時刻ｔ３において、電圧Ｖｃｏｕｎｔ（３）は、アナログ電圧の計数値３となる。
　時刻ｔ４において、読み出し部３０の増幅器ＡＭＰ３で増幅された計数値３は、端子ＳＥＬにパルスを印加することによって、トランジスタＴＲ９を導通させて、端子ＯＵＴに出力される。
　時刻ｔ５は、先に説明した時刻ｔ０の繰り返しであり、時刻ｔ０から時刻ｔ５までがフォトン計数の１サイクルとなる。つまり、図３では、１サイクル中に３つのフォトンが検出できたことを示している。以降、時刻ｔ５～時刻ｔ９、及び、時刻ｔ９～時刻ｔ１２ではそれぞれ、２つのフォトン、及び、１つのフォトンが検出される。
　このように、本実施の形態に係る画素回路１は、所定期間内に受光素子ＡＰＤに入射したフォトンの数を計数することができる。具体的には、計数値保持部２０は、所定期間内で、リセット部１２がリセットするタイミングを示すリセットパルスの数と同数のフォトンを、アナログ電圧の積算値として計数可能である。つまり、計数値保持部２０は、所定期間内におけるＦＤ電位のリセットの回数、具体的には、端子ＲＳ１に供給されるリセットパルスの数以下のフォトンを計数することができる。
　以上のように、本実施の形態に係る固体撮像装置は、フォトンを検出するアバランシェ増幅型の受光素子ＡＰＤ、及び、受光素子ＡＰＤの出力電位をリセットするリセット部１２を有し、受光素子ＡＰＤへのフォトンの入射の有無を示すデジタル信号を出力する検出部１０と、検出部１０から出力されるデジタル信号をアナログ電圧に変換して計数することで、計数値として保持する計数値保持部２０と、計数値をアナログ信号として出力する読み出し部３０とを備える。
　このように、検出部１０は、受光素子ＡＰＤへのフォトンの入射の有無を示すデジタル信号を出力するので、フォトンの入射時の受光素子ＡＰＤの振幅ばらつきを緩和することができる。これにより、１フォトン毎の誤差を抑制し、フォトンの入射数と計数値との誤差の発生を抑制することができる。また、計数値保持部２０は、デジタル信号をアナログ値に変換して計数するので、計数値保持部２０を構成する回路素子の数を、従来のデジタル計数回路よりも大幅に削減することができる。
　したがって、本実施の形態によれば、高性能なフォトンカウント機能を有し、かつ、小さい画素サイズで多画素化が可能な固体撮像装置を実現することができる。
　また、例えば、受光素子ＡＰＤは、アバランシェ増幅型フォトダイオードであり、検出部１０は、さらに、アバランシェ増幅型フォトダイオードで発生した電荷を蓄積するフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤに蓄積された電荷を電圧変換して増幅する初段増幅器ＡＭＰ０と、初段増幅器ＡＭＰ０の出力電圧をデジタル信号に変換するＡＤ変換増幅器１３とを備え、リセット部１２は、ＦＤ電位を初期状態にリセットし、デジタル信号は、ＦＤ電位が初期状態から変動がない場合の第１信号レベルと、受光素子ＡＰＤへのフォトンの入射に起因してＦＤ電位が初期状態から変動した場合の第２信号レベルとを有する。
　これにより、ＦＤ電位をリセットした際におけるＦＤ電位の変動の有無によって、受光素子ＡＰＤへのフォトンの入射の有無を判定することができる。したがって、簡易な構成によりフォトンを検出することができる。
　また、例えば、検出部１０は、第１信号レベル及び第２信号レベルを変更可能であってもよい。
　これにより、回路設計の自由度を増すことができ、例えば、消費電力の低減などが実現できる。
　また、例えば、計数値保持部２０は、所定期間内で、リセット部１２がリセットするタイミングを示すリセットパルスの数と同数のフォトンを、アナログ電圧の積算値として計数可能である。
　これにより、所定期間内におけるリセットパルスの数を調整することで、検出可能なフォトンの数を適宜調整することができる。
　また、例えば、読み出し部３０は、出力信号線３１を備え、所定のタイミングで計数値をアナログ信号として出力信号線３１に読み出す。
　これにより、計数値をアナログ信号として読み出すので、計数値を読み出すための出力信号線３１を一本で実現することができる。言い換えると、本実施の形態に係る固体撮像装置の画素回路１は、計数値を読み出すための出力信号線３１を一本のみ備えていればよい。
　なお、例えば、計数値保持部２０は、容量Ｃ１及び容量Ｃ２を備え、容量Ｃ１及び容量Ｃ２の各々の容量値の比率によってデジタル信号をアナログ電圧に変換し、容量Ｃ１及び容量Ｃ２の少なくとも１つは、可変容量であってもよい。
　（式１）から分かるように、容量Ｃ１と容量Ｃ２との容量値の比率において、容量値Ｃ１が小さいほどΔＶ（ｎ）が小さくなる。あるいは、容量値Ｃ２が大きいほどΔＶ（ｎ）が小さくなる。電圧Ｖｃｏｕｎｔ（ｎ）の振幅は、読み出し部３０に接続される電源電圧以下である必要があるため、容量Ｃ１と容量Ｃ２との容量値の比率を任意に調整することによって、所望のフォトン数をカウントできるΔＶ（ｎ）を設定することができる。
　また、同じく（式１）から分かるように、インバータＡＭＰ２の電源電圧Ｖｃｈｇが大きいほどΔＶ（ｎ）が大きくなる。ΔＶ（ｎ）が大きいほど、計数値保持部２０から出力される計数値を後段で読み取りやすくなるため、電圧Ｖｃｈｇをなるべく大きく設定可能であることが好ましい。
　例えば、本実施の形態に係る固体撮像装置は、電源電圧を可変に制御する電圧制御部（図示せず）を備えてもよい。具体的には、電圧制御部は、電源ＲＳＤ、電源ＶＰＤ、電源ＶＩＮＶ、電源ＶＣＨＧ及び電源ＶＩＮＩＴのそれぞれが供給する電圧を可変に制御する。例えば、電圧制御部は、電源ＲＳＤが供給するリセット電圧Ｖｒｓｄを変更可能である。あるいは、電圧制御部は、電圧Ｖｉｎｖ、電圧Ｖｃｈｇ又は初期電圧Ｖｉｎｉｔを変更可能でもよい。
　また、先に説明したトランジスタＴＲ６、ＴＲ７及びＴＲ８のように、容量Ｃ１及び容量Ｃ２に接続されるトランジスタは、スイッチとして機能させるときに、熱ノイズ（ｋＴＣノイズともいう）を発生する。すなわち、非導通時のｋＴＣノイズが容量Ｃ１と容量Ｃ２とに発生するため、アナログでの計数値であるΔＶ（ｎ）を小さく設定した場合には、画質の悪化を招くことがある。
　この画質の悪化を抑制するため、１以上のトランジスタは、振幅及び波形の少なくとも一方が可変な制御信号によって制御されてもよい。つまり、本実施の形態に係る固体撮像装置は、１以上のトランジスタを制御する制御信号であって、振幅及び波形の少なくとも一方が可変な制御信号を生成する制御部（図示せず）を備えてもよい。具体的には、図２の端子ＲＳ２及びＲＳ３のように、容量に接続されたトランジスタを制御する制御信号を、振幅値の縮小又は波形のテーパー形状化など任意に変更する。これにより、ｋＴＣノイズを発生しにくくすることができる。
　なお、例えば、初段増幅器ＡＭＰ０は、インバータ動作してもよい。この場合、例えば、リセット部１２は、互いに異なる２つのリセット電圧をフローティングディフュージョンＦＤに選択的に印加してもよい。これにより、フォトンの検出をより容易にすることもできる。
　例えば、図３のリセット電圧Ｖｒｓｄを時刻ｔ１で印加することによって、フォトンの入射の有無の検出を行った後、リセット電圧Ｖｒｓｄより低い電圧をフローティングディフュージョンＦＤに印加してからトランジスタＴＲ１を非導通にしておく。これにより、フローティングディフュージョンＦＤにリセット電圧Ｖｒｓｄより低い電位が設定された状態で、受光素子ＡＰＤは露光状態になる。
　この状態で、受光素子ＡＰＤにフォトンが入射すると、フォトンのエネルギーが弱く、フローティングディフュージョンＦＤの電位変動が小さくなる場合でも、初段増幅器ＡＭＰ０の出力が反転しやすくなる。このため、弱いフォトンでも検出することができる。
　（実施の形態２）
　続いて、実施の形態２に係る固体撮像装置について説明する。
　実施の形態１で説明したフォトンの検出動作において、受光素子ＡＰＤに入射するフォトンの数が多くなると、図４に示すように、計数値である電圧Ｖｃｏｕｎｔ（ｎ）がリニアに大きくならない場合がある。なお、図４は、実施の形態１に係る固体撮像装置において、受光素子ＡＰＤに入射するフォトンの数と計数値との対応を示す図である。
　上述した（式１）～（式３）から分かるように、インバータＡＭＰ２の出力電圧Ｖｃｈｇと計数値Ｖｃｏｕｎｔ（ｎ－１）との差が減少すると、アナログ電圧であるΔＶ（ｎ）が徐々に小さくなっていく。最終的には、電圧Ｖｃｏｕｎｔ（ｎ－１）が電圧Ｖｃｈｇに等しくなる場合に、ΔＶ（ｎ）が０となり、積算が停止する。初期電圧Ｖｉｎｉｔを低電圧にすることで、又は、容量Ｃ２を大きくすることで、計数値（積算回数）を増やすことはできるが、この場合、ΔＶ（ｎ）が小さくなるので、後段でのΔＶ（ｎ）の読み取りが難しくなる。
　この対策として、本実施の形態に係る固体撮像装置では、計数値を上位桁と下位桁とに分けて保持する。なお、計数値の下位桁は、例えば、計数値をデジタル値として表したときの下位の１以上のビット分の数値である。計数値の上位桁は、例えば、計数値をデジタル値として表したときの上位の１以上のビット分の数値である。例えば、計数値がｎビットのデジタル値で表すとき、下位桁は、最下位ビットからｍビット分の数値、上位桁は、最上位ビットからｎ－ｍビット分の数値とすることができる。
　以下では、まず、本実施の形態に係る固体撮像装置の単位画素の画素回路について、図５及び図６を用いて説明する。
　図５は、本実施の形態に係る固体撮像装置の単位画素の機能構成を示す回路ブロック図である。図６は、本実施の形態に係る固体撮像装置の回路構成例を示す回路図である。
　図５に示すように、本実施の形態に係る画素回路２は、図１に示す画素回路１と比較して、計数値保持部２０及び読み出し部３０の代わりに、計数値保持部１２０及び読み出し部１３０を備える。
　計数値保持部１２０は、アナログ計数回路１２１と、デジタル計数回路１２２とを備える。
　アナログ計数回路１２１は、計数値の下位桁をアナログ値として保持する。本実施の形態では、アナログ計数回路１２１は、複数の容量を備え、当該複数の容量の各々の容量値の比率によって、検出部１０から出力されるデジタル信号をアナログ電圧に変換して保持する。具体的には、アナログ計数回路１２１は、図２に示す計数値保持部２０と同じ回路構成を有する。
　デジタル計数回路１２２は、計数値の上位桁をデジタル値として保持する。本実施の形態では、図６に示すように、デジタル計数回路１２２は、比較器ＡＭＰ４と、トランジスタＴＲ１０～ＴＲ１２と、遅延回路ＤＥＬＡＹと、容量Ｃ３とを備える。
　比較器ＡＭＰ４は、出力ノードＶＣＯＵＮＴの電圧Ｖｃｏｕｎｔ（ｎ）と、参照電圧Ｖｒｅｆとを比較し、比較結果を出力する。比較器ＡＭＰ４の２つの入力端子はそれぞれ、アナログ計数回路１２１の出力ノードＶＣＯＵＮＴと、参照電圧Ｖｒｅｆを供給するための電源ＲＥＦとに接続されている。比較器ＡＭＰ４の出力端子（ノードＶＤＩＧ）は、トランジスタＴＲ１１を介して読み出し部１３０（具体的には、デジタル読み出し部１３２）に接続されている。例えば、比較器ＡＭＰ４は、電圧Ｖｃｏｕｎｔ（ｎ）が参照電圧Ｖｒｅｆより大きくなった場合に、ハイレベルの信号を出力する。
　トランジスタＴＲ１０は、出力ノードＶＣＯＵＮＴと電源ＶＩＮＩＴとの間に接続されたスイッチングトランジスタである。トランジスタＴＲ１０の制御端子は、遅延回路ＤＥＬＡＹを介して比較器ＡＭＰ４の出力端子（ノードＶＤＩＧ）に接続されている。したがって、トランジスタＴＲ１０は、比較器ＡＭＰ４がハイレベルの信号を出力してから遅延期間経過後に導通される。トランジスタＴＲ１０が導通した場合、出力ノードＶＣＯＵＮＴは、初期電圧Ｖｉｎｉｔに設定される。つまり、出力ノードＶＣＯＵＮＴの電圧Ｖｃｏｕｎｔ（ｎ）、すなわち、計数値は、参照電圧Ｖｒｅｆを超えると初期電圧Ｖｉｎｉｔにリセットされる。
　トランジスタＴＲ１１は、比較器ＡＭＰ４とデジタル読み出し部１３２の増幅器ＡＭＰ５との間に接続されたスイッチングトランジスタである。トランジスタＴＲ１１の制御端子は、比較器ＡＭＰ４の出力端子に接続されている。したがって、トランジスタＴＲ１１は、比較器ＡＭＰ４がハイレベルの信号を出力した場合に導通されて、ハイレベルの信号を増幅器ＡＭＰ５に入力する。
　トランジスタＴＲ１２は、容量Ｃ３に電気的に並列接続されたスイッチングトランジスタである。トランジスタＴＲ１２の制御端子は、端子ＲＳ３に接続され、端子ＲＳ３から入力される制御信号によって導通及び非導通が制御される。つまり、トランジスタＴＲ１２は、トランジスタＴＲ７及びＴＲ８と同期して動作する。トランジスタＴＲ１２が導通した場合、容量Ｃ３に保持された電圧はリセットされる。
　容量Ｃ３は、計数値の上位桁を保持するための容量である。容量Ｃ３の一方の電極は、トランジスタＴＲ１１を介して、比較器ＡＭＰ４の出力端子に接続され、他方の電極は、接地されている。したがって、比較器ＡＭＰ４がハイレベルの信号を出力した場合に、その電圧値を保持する。
　このように、計数値保持部１２０は、計数値である電圧Ｖｃｏｕｎｔ（ｎ）が一定の参照電圧Ｖｒｅｆを超えた時点で上位ビットに繰り上げし、電圧Ｖｃｏｕｎｔ（ｎ）を初期電圧Ｖｉｎｉｔに戻して計数する。
　読み出し部１３０は、図５に示すように、アナログ読み出し部１３１と、デジタル読み出し部１３２とを備える。
　アナログ読み出し部１３１は、アナログ計数回路１２１に保持された計数値の下位桁をアナログ信号として出力する。本実施の形態では、アナログ読み出し部１３１は、図２に示す読み出し部３０と同じ回路構成を有する。
　デジタル読み出し部１３２は、デジタル計数回路１２２に保持された計数値の上位桁をデジタル信号として出力する。本実施の形態では、デジタル読み出し部１３２は、図２に示す読み出し部３０と同様に、増幅器ＡＭＰ５とトランジスタＴＲ１３とを備える。増幅器ＡＭＰ５及びトランジスタＴＲ１３はそれぞれ、増幅器ＡＭＰ３及びトランジスタＴＲ９に相当し、同様の動作を行う。
　続いて、本実施の形態に係る固体撮像装置の画素回路２の動作について、図７を用いて説明する。図７は、本実施の形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。図７に示す駆動例は、図３に示す駆動例と比較して、フォトンの入射数が６３を上回った場合にビット繰上げを行う設定にしている点が異なる。
　電源ＲＥＦは、計数値６３（電圧Ｖｃｏｕｎｔ（ｎ）＝６３）に相当する参照電圧Ｖｒｅｆが設定されている。
　時刻ｔ６において、電圧Ｖｃｏｕｎｔ（ｎ）が参照電圧Ｖｒｅｆを上回ったとき、比較器ＡＭＰ４はハイレベルの信号を出力する。これにより、トランジスタＴＲ１１が導通し、容量Ｃ３に電圧が保持される。言い換えると、容量Ｃ３には、計数値６３に相当する１ビットが記憶される。
　その後、遅延回路ＤＥＬＡＹによって遅延期間経過後にトランジスタＴＲ１０を導通させて、電圧Ｖｃｏｕｎｔ（ｎ）を初期電圧Ｖｉｎｉｔにリセットしている。その後、フォトンを検出すれば、時刻ｔ７のように計数値保持部１２０は、０から１を計数する。
　時刻ｔ８にて、ＯＵＴＡから下位桁のアナログ計数値（具体的には、１）を、ＯＵＴＤから上位桁のデジタル値（具体的には、６３）をそれぞれ読み出し、時刻ｔ９で計数値をオールクリアしている。下位桁のアナログ値と上位桁のデジタル値とを加えることで、所定期間内に入射したフォトンの数を正確に計数することができる。
　以上のように、本実施の形態に係る固体撮像装置では、例えば、計数値保持部１２０は、計数値の下位桁をアナログ値として保持するアナログ計数回路１２１と、計数値の上位桁をデジタル値として保持するデジタル計数回路１２２とを備える。
　これにより、入射するフォトンの数が多い場合であっても、計数値を上位桁と下位桁とに分けて保持するので、フォトン数を正確に計数することができる。例えば、図４に示すフォトン数と計数値とがリニアな関係から大きく外れる前に、電圧Ｖｃｏｕｎｔ（ｎ）をリセットすることができるので、ΔＶ（ｎ）を用いてフォトン数を正確に計数することができる。
　また、例えば、読み出し部１３０は、計数値の下位桁をアナログ値で読み出し、計数値の上位桁をデジタル値で読み出す。
　これにより、入射するフォトンの数が多い場合であっても、計数値を上位桁と下位桁とに分けて読み出すので、フォトン数を正確に計数することができる。
　（実施の形態３）
　続いて、実施の形態３に係る固体撮像装置について説明する。
　本実施の形態に係る固体撮像装置では、実施の形態２と同様に、計数値を上位桁と下位桁とに分けて保持する。実施の形態２では、計数値の上位桁をデジタル値として保持し、計数値の下位桁をアナログ値として保持する例について示したのに対して、本実施の形態では、計数値の下位桁をデジタル値として保持し、計数値の上位桁をアナログ値として保持する。
　以下では、まず、本実施の形態に係る固体撮像装置の単位画素の画素回路について、図８及び図９を用いて説明する。図８は、本実施の形態に係る固体撮像装置の単位画素の機能構成を示す回路ブロック図である。図９は、本実施の形態に係る固体撮像装置の回路構成例を示す回路図である。
　図８に示すように、本実施の形態に係る画素回路３は、図１に示す画素回路１と比較して、計数値保持部２０及び読み出し部３０の代わりに、計数値保持部２２０及び読み出し部２３０を備える。
　計数値保持部２２０は、上位ビット保持部２２１と、下位ビット保持部２２２とを備える。
　上位ビット保持部２２１は、計数値の上位桁をアナログ値として保持するアナログ計数回路の一例である。本実施の形態では、上位ビット保持部２２１は、図２に示す計数値保持部２０と同じ回路構成を有する。上位ビット保持部２２１は、ＡＤ変換増幅器１３の出力端子ではなく、下位ビット保持部２２２の出力端子からの入力を受け付ける。
　下位ビット保持部２２２は、計数値の下位桁をデジタル値として保持するデジタル計数回路の一例である。本実施の形態では、図９に示すように、下位ビット保持部２２２は、４つのＤ型フリップフロップＱ０～Ｑ３を備える４ビット（１６階調）カウンタを備える。Ｄ型フリップフロップＱ０は、４ビットの計数値の最下位ビットを保持し、Ｄ型フリップフロップＱ３は、４ビットの計数値の最上位ビットを保持する。
　４つのＤ型フリップフロップＱ０～Ｑ３はそれぞれ、クロック端子ＣＫには、前段の出力端子－Ｑ（Ｑの否定を意味する）が接続され、入力端子Ｄには、自身の出力端子－Ｑが接続されている。なお、先頭段のＤ型フリップフロップＱ０のクロック端子ＣＫには、ＡＤ変換増幅器１３の出力端子が接続されている。また、最後段のＤ型フリップフロップＱ３の出力端子－Ｑは、上位ビット保持部２２１（具体的には、インバータＡＭＰ２）の入力端子に接続されている。また、Ｄ型フリップフロップＱ０～Ｑ３の出力端子Ｑはそれぞれ、下位ビット読み出し部２３２のトランジスタＴＲ２０～ＴＲ２３の制御端子に接続されている。
　読み出し部２３０は、計数値を下位桁と上位桁とに分けて、それぞれをアナログ値として読み出す。本実施の形態では、図８に示すように、読み出し部２３０は、上位ビット読み出し部２３１と、下位ビット読み出し部２３２とを備える。
　上位ビット読み出し部２３１は、上位ビット保持部２２１に保持された計数値の上位桁をアナログ信号として出力する。本実施の形態では、上位ビット読み出し部２３１は、図２に示す読み出し部３０と同じ回路構成を有する。
　下位ビット読み出し部２３２は、下位ビット保持部２２２に保持された計数値の下位桁をアナログ信号として出力する。本実施の形態では、図９に示すように、下位ビット読み出し部２３２は、トランジスタＴＲ２０～ＴＲ２３と、定電流源とを備える。
　トランジスタＴＲ２０～ＴＲ２３は、電源ＶＤＤと、定電流源及び出力端子ＯＵＴＬとの間に接続されたスイッチングトランジスタである。トランジスタＴＲ２０～ＴＲ２３は、互いに電気的に並列接続されている。トランジスタＴＲ２０～ＴＲ２３のそれぞれの制御端子は、Ｄ型フリップフロップＱ０～Ｑ３の出力端子Ｑに接続されている。
　具体的には、トランジスタＴＲ２０は、Ｄ型フリップフロップＱ０の出力端子Ｑがハイレベルになった場合に導通する。トランジスタＴＲ２１は、Ｄ型フリップフロップＱ１の出力端子Ｑがハイレベルになった場合に導通する。トランジスタＴＲ２２は、Ｄ型フリップフロップＱ２の出力端子Ｑがハイレベルになった場合に導通する。トランジスタＴＲ２３は、Ｄ型フリップフロップＱ３の出力端子Ｑがハイレベルになった場合に導通する。
　トランジスタＴＲ２０～ＴＲ２３は、チャネル幅Ｗとチャネル長Ｌとの比（Ｗ／Ｌ）が互いに異なっている。具体的には、トランジスタＴＲ２０のチャネル幅とチャネル長との比をＷ／Ｌで表した場合、トランジスタＴＲ２１～ＴＲ２３の比はそれぞれ、２Ｗ／Ｌ、４Ｗ／Ｌ、８Ｗ／Ｌである。
　トランジスタＴＲ２０～ＴＲ２３のいずれかが導通した場合、出力端子ＯＵＴＬには、導通したトランジスタに応じた出力電圧が出力される。これにより、トランジスタＴＲ２０～ＴＲ２３を組み合わせて導通させることで、出力端子ＯＵＴＬには、下位ビット保持部２２２によって保持された下位桁に応じたアナログ電圧を出力することができる。
　具体的には、ＡＤ変換増幅器１３から出力されたデジタル信号（ローレベル）により、下位ビット保持部２２２が備える４ビットのカウンタ回路がカウント動作を開始する。例えば、最下位ビットを保持するＤ型フリップフロップＱ０の出力Ｑが１になると、トランジスタＴＲ２０が導通し、トランジスタＴＲ２０と定電流源とで、出力端子ＯＵＴＬに一定の電圧を発生する。この電圧を計数値１とする。
　その後、フォトンが入射して、ローレベルのデジタル信号が入力されるたびに、Ｄ型フリップフロップＱ１、Ｑ２、Ｑ３の出力が変化し、それに応じて、出力端子ＯＵＴＬの電圧が変化する。その後、４ビットのカウンタ回路がフルカウントになれば、ＣＡＲＲＹ信号をハイレベルにして、上位ビット保持部２２１に入力する。
　以降、上位ビットは、上位ビット保持部２２１によって計数する。これにより、図１０に示すように、フォトンの検出数に応じて、上位桁の出力端子ＯＵＴと下位桁の出力端子ＯＵＴＬとの出力が変化する。なお、図１０は、本実施の形態に係る固体撮像装置の動作例を示す図である。
　以上のように、本実施の形態に係る固体撮像装置では、例えば、計数値保持部２２０は、計数値の下位桁をデジタル値として保持する下位ビット保持部２２２と、計数値の上位桁をアナログ値として保持する上位ビット保持部２２１とを備える。
　これにより、入射するフォトンの数が多い場合であっても、計数値を上位桁と下位桁とに分けて保持するので、フォトン数を正確に計数することができる。例えば、図４に示すフォトン数と計数値とがリニアな関係から大きく外れる前に、電圧Ｖｃｏｕｎｔ（ｎ）をリセットすることができるので、ΔＶ（ｎ）を用いてフォトン数を正確に計数することができる。
　また、例えば、読み出し部２３０は、計数値を下位桁と上位桁とに分けて、それぞれをアナログ値として読み出す。
　これにより、入射するフォトンの数が多い場合であっても、計数値を上位桁と下位桁とに分けて読み出すので、フォトン数を正確に計数することができる。
　（変形例）
　以上の実施の形態１～３では、入射するフォトンの数が限られる環境下での動作を想定したが、一般的な環境下のように、計数値保持部の計数値がオーバーフローするような数のフォトンが入射する場合は、本開示に係るアバランシェ増幅型の受光素子ＡＰＤを、アバランシェ増幅型でない、ノーマルなフォトダイオードとして動作させてもよい。
　図１１は、本変形例に係る固体撮像装置の単位画素の回路構成例を示す回路図である。
　図１１に示す画素回路４は、図２に示す画素回路１と比較して、新たに、出力部３４０を備える点が異なっている。
　出力部３４０は、受光素子ＡＰＤがアバランシェ増幅型でない受光素子として動作するとき、初段増幅器ＡＭＰ０の出力電圧をデジタル信号に変換することなく、出力する。本実施の形態では、出力部３４０は、信号線３４１と、増幅器ＡＭＰ６と、トランジスタＴＲ１００とを備える。増幅器ＡＭＰ６及びトランジスタＴＲ１００はそれぞれ、読み出し部３０の増幅器ＡＭＰ３及びトランジスタＴＲ９に相当する。なお、トランジスタＴＲの制御端子は、端子ＳＥＬ２に接続されており、読み出し部３０とは異なるタイミングで読み出すことができる。
　信号線３４１は、初段増幅器ＡＭＰ０の出力端子と、増幅器ＡＭＰ６の入力端子とを接続する。したがって、初段増幅器ＡＭＰ０から、ＡＤ変換増幅器１３及び計数値保持部２０を介することなく、出力端子ＯＵＴ２に初段増幅器ＡＭＰ０の出力電圧を出力する。
　以上のように、本変形例に係る固体撮像装置では、例えば、受光素子ＡＰＤは、計数値がオーバーフローする数のフォトンが入射した場合、アバランシェ増幅型でない受光素子として動作する。
　これにより、例えば、特に使用環境に関わらず、フォトンを捉えて出力することが可能となり、微弱光の検出から日常環境まで広いダイナミックレンジで撮影することができる。
　また、例えば、受光素子ＡＰＤは、カラーフィルタ又はマイクロレンズを備えてもよい。
　これにより、画像のカラー化やさらなる高感度化を図ることができる。
　（他の実施の形態）
　以上、本開示に係る固体撮像装置について、実施の形態に基づいて説明したが、本開示は、上記実施の形態に限定されるものではない。本開示における技術は、各実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、各実施の形態に対して、本開示の趣旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示に係る固体撮像装置を内蔵した各種機器、各種システムとして適用することができる。
　例えば、上記の実施の形態では、計数値を上位桁と下位桁との２つに分けて読み出す例について説明したが、３つ以上に分けて読み出してもよい。
　また、例えば、上記の実施の形態では、アバランシェ増幅型の受光素子としてアバランシェ増幅型フォトダイオードを用いる例について説明したが、アバランシェ増幅型フォトトランジスタを用いてもよい。
　また、例えば、上記の実施の形態では、電荷蓄積部としてフローティングディフュージョンＦＤを用いる例について説明したが、受光素子で発生した電荷を蓄積する容量であれば、これに限らない。
　また、本開示に係る固体撮像装置は、画素が半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成された面と同じ面側に形成される構造でもよい。あるいは、本開示に係る固体撮像装置は、画素が半導体基板の裏面、すなわち、トランジスタのゲート端子及び配線が形成された面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造でもよい。
　また、上記の各実施の形態は、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示に係る固体撮像装置は、例えば、放射線検出などのランダムな発光事象の微弱光を検出する撮像装置などに利用することができる。
１、２、３、４　画素回路
１０　検出部
１１　受光部
１２　リセット部
１３　ＡＤ変換増幅器
２０、１２０、２２０　計数値保持部
３０、１３０、２３０　読み出し部
３１　出力信号線
１２１　アナログ計数回路
１２２　デジタル計数回路
１３１　アナログ読み出し部
１３２　デジタル読み出し部
２２１　上位ビット保持部
２２２　下位ビット保持部
２３１　上位ビット読み出し部
２３２　下位ビット読み出し部
３４０　出力部
３４１　信号線
ＡＭＰ０　初段増幅器
ＡＭＰ１、ＡＭＰ２　インバータ
ＡＭＰ３、ＡＭＰ５、ＡＭＰ６　増幅器
ＡＭＰ４　比較器
ＡＰＤ　受光素子
Ｃ０　ＤＣカット容量
Ｃ１、Ｃ２、Ｃ３　容量
ＤＥＬＡＹ　遅延回路
ＦＤ　フローティングディフュージョン
Ｑ０、Ｑ１、Ｑ２、Ｑ３　Ｄ型フリップフロップ
ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５、ＴＲ６、ＴＲ７、ＴＲ８、ＴＲ９、ＴＲ１０、ＴＲ１１、ＴＲ１２、ＴＲ１３、ＴＲ２０、ＴＲ２１、ＴＲ２２、ＴＲ２３、ＴＲ１００　トランジスタ

Claims (16)

  1. 　フォトンを検出するアバランシェ増幅型の受光素子、及び、当該受光素子の出力電位をリセットするリセット部を有し、前記受光素子へのフォトンの入射の有無を示すデジタル信号を出力する検出部と、
    　前記検出部から出力されるデジタル信号をアナログ電圧に変換して計数することで、計数値として保持する計数値保持部と、
    　前記計数値をアナログ信号として出力する読み出し部とを備える
    　固体撮像装置。
  2. 　前記受光素子は、アバランシェ増幅型フォトダイオードであり、
    　前記検出部は、さらに、
    　前記アバランシェ増幅型フォトダイオードで発生した電荷を蓄積する電荷蓄積部と、
    　前記電荷蓄積部に蓄積された電荷を電圧変換して増幅する初段増幅器と、
    　前記初段増幅器の出力電圧をデジタル信号に変換するＡＤ変換器とを備え、
    　前記リセット部は、前記電荷蓄積部の電位を初期状態にリセットし、
    　前記デジタル信号は、
    　前記電荷蓄積部の電位が前記初期状態から変動がない場合の第１信号レベルと、
    　前記受光素子へのフォトンの入射に起因して前記電荷蓄積部の電位が前記初期状態から変動した場合の第２信号レベルとを有する
    　請求項１に記載の固体撮像装置。
  3. 　前記リセット部は、互いに異なる２つのリセット電圧を前記電荷蓄積部に選択的に印加する
    　請求項２に記載の固体撮像装置。
  4. 　前記初段増幅器は、インバータ動作する
    　請求項２又は３に記載の固体撮像装置。
  5. 　前記検出部は、前記第１信号レベル及び前記第２信号レベルを変更可能である
    　請求項２～４のいずれか１項に記載の固体撮像装置。
  6. 　前記計数値保持部は、複数の容量を備え、前記複数の容量の各々の容量値の比率によって前記デジタル信号を前記アナログ電圧に変換し、
    　前記複数の容量の少なくとも１つは、可変容量である
    　請求項２～５のいずれか１項に記載の固体撮像装置。
  7. 　前記計数値保持部は、１以上のトランジスタ、及び、前記１以上のトランジスタに接続された複数の容量を備え、前記複数の容量の各々の容量値の比率によって前記デジタル信号を前記アナログ電圧に変換し、
    　前記１以上のトランジスタは、振幅及び波形の少なくとも一方が可変な制御信号によって制御される
    　請求項２～５のいずれか１項に記載の固体撮像装置。
  8. 　前記計数値保持部は、所定期間内で、前記リセット部がリセットするタイミングを示すリセットパルスの数と同数のフォトンを、前記アナログ電圧の積算値として計数可能である
    　請求項２～７のいずれか１項に記載の固体撮像装置。
  9. 　前記受光素子は、前記計数値がオーバーフローする数のフォトンが入射した場合、アバランシェ増幅型でない受光素子として動作する
    　請求項２～８のいずれか１項に記載の固体撮像装置。
  10. 　前記固体撮像装置は、さらに、前記受光素子がアバランシェ増幅型でない受光素子として動作するとき、前記初段増幅器の出力電圧を前記デジタル信号に変換することなく、出力する出力部を備える
    　請求項９に記載の固体撮像装置。
  11. 　前記受光素子は、カラーフィルタ又はマイクロレンズを備える
    　請求項９又は１０に記載の固体撮像装置。
  12. 　前記読み出し部は、出力信号線を備え、所定のタイミングで前記計数値を前記アナログ信号として前記出力信号線に読み出す
    　請求項１～１１のいずれか１項に記載の固体撮像装置。
  13. 　前記計数値保持部は、
    　前記計数値の下位桁をアナログ値として保持するアナログ計数回路と、
    　前記計数値の上位桁をデジタル値として保持するデジタル計数回路とを備える
    　請求項１～１２のいずれか１項に記載の固体撮像装置。
  14. 　前記読み出し部は、前記計数値の下位桁をアナログ値で読み出し、前記計数値の上位桁をデジタル値で読み出す
    　請求項１３に記載の固体撮像装置。
  15. 　前記計数値保持部は、
    　前記計数値の下位桁をデジタル値として保持するデジタル計数回路と、
    　前記計数値の上位桁をアナログ値として保持するアナログ計数回路とを備える
    　請求項１～１２のいずれか１項に記載の固体撮像装置。
  16. 　前記読み出し部は、前記計数値を下位桁と上位桁とに分けて、それぞれをアナログ値として読み出す
    　請求項１～１２のいずれか１項に記載の固体撮像装置。
PCT/JP2015/004547 2014-09-19 2015-09-08 固体撮像装置 WO2016042734A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201580049945.5A CN106716994B (zh) 2014-09-19 2015-09-08 固体摄像装置
JP2016548553A JP6593711B2 (ja) 2014-09-19 2015-09-08 固体撮像装置
US15/461,159 US10812729B2 (en) 2014-09-19 2017-03-16 Solid-state imaging device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014191115 2014-09-19
JP2014-191115 2014-09-19

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/461,159 Continuation US10812729B2 (en) 2014-09-19 2017-03-16 Solid-state imaging device

Publications (1)

Publication Number Publication Date
WO2016042734A1 true WO2016042734A1 (ja) 2016-03-24

Family

ID=55532792

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/004547 WO2016042734A1 (ja) 2014-09-19 2015-09-08 固体撮像装置

Country Status (4)

Country Link
US (1) US10812729B2 (ja)
JP (1) JP6593711B2 (ja)
CN (1) CN106716994B (ja)
WO (1) WO2016042734A1 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017183451A1 (ja) * 2016-04-21 2017-10-26 パナソニックＩｐマネジメント株式会社 撮像装置及びそれを備えたカメラシステム
JP2018201155A (ja) * 2017-05-29 2018-12-20 キヤノン株式会社 固体撮像素子、撮像装置及び撮像方法
JP2019009768A (ja) * 2017-06-23 2019-01-17 キヤノン株式会社 固体撮像素子、撮像装置及び撮像方法
JP2019007877A (ja) * 2017-06-27 2019-01-17 キヤノン株式会社 光検出装置及び撮像システム
JP2019129338A (ja) * 2018-01-22 2019-08-01 キヤノン株式会社 固体撮像素子、撮像装置及び撮像方法
WO2019146723A1 (ja) * 2018-01-26 2019-08-01 浜松ホトニクス株式会社 光検出装置
JP2019140524A (ja) * 2018-02-09 2019-08-22 キヤノン株式会社 光電変換装置及び撮像システム
JP2019165324A (ja) * 2018-03-19 2019-09-26 キヤノン株式会社 撮像素子およびそれを有する電子機器
CN110462436A (zh) * 2017-03-29 2019-11-15 松下知识产权经营株式会社 固体摄像装置
WO2020050362A1 (ja) 2018-09-06 2020-03-12 パナソニックＩｐマネジメント株式会社 固体撮像素子、撮像システム、固体撮像素子の駆動方法、及び光検出器
CN111372007A (zh) * 2020-03-03 2020-07-03 华为技术有限公司 环境光照度的检测方法、装置和电子设备
JP2020123847A (ja) * 2019-01-30 2020-08-13 キヤノン株式会社 光電変換装置、撮像システム、移動体
US11415458B2 (en) 2019-01-30 2022-08-16 Canon Kabushiki Kaisha Photoelectric conversion apparatus, imaging system, and moving object
WO2023089884A1 (ja) * 2021-11-22 2023-05-25 ソニーセミコンダクタソリューションズ株式会社 光検出装置、撮像装置および測距装置
US12034015B2 (en) 2019-05-23 2024-07-09 Meta Platforms Technologies, Llc Programmable pixel array

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3547665A4 (en) * 2016-11-25 2020-05-27 Hamamatsu Photonics K.K. PHOTON DETECTOR
US10312275B2 (en) * 2017-04-25 2019-06-04 Semiconductor Components Industries, Llc Single-photon avalanche diode image sensor with photon counting and time-of-flight detection capabilities
CN109031393B (zh) * 2017-06-09 2020-07-28 京东方科技集团股份有限公司 光电探测电路以及光电探测器
JP2019075440A (ja) * 2017-10-13 2019-05-16 キヤノン株式会社 光検出装置、撮像装置、及び撮像システム
JP7089390B2 (ja) * 2018-03-30 2022-06-22 キヤノン株式会社 光電変換装置及びその駆動方法
JP7171213B2 (ja) * 2018-04-02 2022-11-15 キヤノン株式会社 光電変換装置及び撮像システム
WO2020118017A1 (en) * 2018-12-05 2020-06-11 Sense Photonics, Inc. Hybrid center of mass method (cmm) pixel
JP7218193B2 (ja) * 2019-01-31 2023-02-06 キヤノン株式会社 撮像装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0767043A (ja) * 1993-08-23 1995-03-10 Toshiba Corp 固体撮像装置
WO2013099723A1 (ja) * 2011-12-27 2013-07-04 ソニー株式会社 撮像素子、撮像装置、電子機器および撮像方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799868B2 (ja) 1984-12-26 1995-10-25 日本放送協会 固体撮像装置
JP4290071B2 (ja) * 2004-06-02 2009-07-01 キヤノン株式会社 固体撮像装置及び撮像システム
CN101069418A (zh) * 2005-02-28 2007-11-07 松下电器产业株式会社 固体摄像装置及其驱动方法
JP4855704B2 (ja) * 2005-03-31 2012-01-18 株式会社東芝 固体撮像装置
US8653435B2 (en) * 2010-09-06 2014-02-18 King Abdulaziz City Science And Technology Time-delay integration imaging method and apparatus using a high-speed in-pixel analog photon counter
WO2013018293A1 (ja) * 2011-08-04 2013-02-07 パナソニック株式会社 固体撮像装置及びスイッチング回路
EP3164683B1 (en) * 2014-07-02 2023-02-22 The John Hopkins University Photodetection circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0767043A (ja) * 1993-08-23 1995-03-10 Toshiba Corp 固体撮像装置
WO2013099723A1 (ja) * 2011-12-27 2013-07-04 ソニー株式会社 撮像素子、撮像装置、電子機器および撮像方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PANCHERI, LUCIO ET AL.: "SPAD Image Sensor With Analog Counting Pixel for Time-Resolved Fluorescence Detection", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol. 60, no. 10, October 2013 (2013-10-01), pages 3442 - 3449, XP011527362, ISSN: 0018-9383, DOI: doi:10.1109/TED.2013.2276752 *
PANINA, EKATERINA ET AL.: "Compact CMOS Analog Counter for SPAD Pixel Arrays", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II: EXPRESS BRIEFS, vol. 61, no. 4, April 2014 (2014-04-01), pages 214 - 218, XP011545653, ISSN: 1549-7747, DOI: doi:10.1109/TCSII.2014.2312094 *

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017183451A1 (ja) * 2016-04-21 2017-10-26 パナソニックＩｐマネジメント株式会社 撮像装置及びそれを備えたカメラシステム
JPWO2017183451A1 (ja) * 2016-04-21 2018-11-08 パナソニックＩｐマネジメント株式会社 撮像装置及びそれを備えたカメラシステム
CN110462436A (zh) * 2017-03-29 2019-11-15 松下知识产权经营株式会社 固体摄像装置
JP2018201155A (ja) * 2017-05-29 2018-12-20 キヤノン株式会社 固体撮像素子、撮像装置及び撮像方法
JP2019009768A (ja) * 2017-06-23 2019-01-17 キヤノン株式会社 固体撮像素子、撮像装置及び撮像方法
JP7129182B2 (ja) 2017-06-23 2022-09-01 キヤノン株式会社 固体撮像素子、撮像装置及び撮像方法
JP2019007877A (ja) * 2017-06-27 2019-01-17 キヤノン株式会社 光検出装置及び撮像システム
US11169022B2 (en) 2017-06-27 2021-11-09 Canon Kabushiki Kaisha Photo-detection device and imaging system
JP2019129338A (ja) * 2018-01-22 2019-08-01 キヤノン株式会社 固体撮像素子、撮像装置及び撮像方法
JP7022598B2 (ja) 2018-01-22 2022-02-18 キヤノン株式会社 固体撮像素子、撮像装置及び撮像方法
WO2019146723A1 (ja) * 2018-01-26 2019-08-01 浜松ホトニクス株式会社 光検出装置
JP7461745B2 (ja) 2018-01-26 2024-04-04 浜松ホトニクス株式会社 光検出装置
US11774283B2 (en) 2018-01-26 2023-10-03 Hamamatsu Photonics K.K. Photodetector device
JP2019140524A (ja) * 2018-02-09 2019-08-22 キヤノン株式会社 光電変換装置及び撮像システム
JP7039310B2 (ja) 2018-02-09 2022-03-22 キヤノン株式会社 光電変換装置及び撮像システム
JP2022079487A (ja) * 2018-02-09 2022-05-26 キヤノン株式会社 光電変換装置及び撮像システム
JP7379563B2 (ja) 2018-02-09 2023-11-14 キヤノン株式会社 光電変換装置及び撮像システム
JP7007965B2 (ja) 2018-03-19 2022-01-25 キヤノン株式会社 撮像素子およびそれを有する電子機器
JP2019165324A (ja) * 2018-03-19 2019-09-26 キヤノン株式会社 撮像素子およびそれを有する電子機器
WO2020050362A1 (ja) 2018-09-06 2020-03-12 パナソニックＩｐマネジメント株式会社 固体撮像素子、撮像システム、固体撮像素子の駆動方法、及び光検出器
US11290675B2 (en) 2018-09-06 2022-03-29 Panasonic Intellectual Property Management Co., Ltd. Solid-state image sensor and imaging system
US11415458B2 (en) 2019-01-30 2022-08-16 Canon Kabushiki Kaisha Photoelectric conversion apparatus, imaging system, and moving object
JP7321713B2 (ja) 2019-01-30 2023-08-07 キヤノン株式会社 光電変換装置、撮像システム、移動体
US11937004B2 (en) 2019-01-30 2024-03-19 Canon Kabushiki Kaisha Photoelectric conversion apparatus, imaging system, movable object, and semiconductor substrate
JP2020123847A (ja) * 2019-01-30 2020-08-13 キヤノン株式会社 光電変換装置、撮像システム、移動体
US12034015B2 (en) 2019-05-23 2024-07-09 Meta Platforms Technologies, Llc Programmable pixel array
CN111372007A (zh) * 2020-03-03 2020-07-03 华为技术有限公司 环境光照度的检测方法、装置和电子设备
CN111372007B (zh) * 2020-03-03 2021-11-12 荣耀终端有限公司 环境光照度的检测方法、装置和电子设备
WO2023089884A1 (ja) * 2021-11-22 2023-05-25 ソニーセミコンダクタソリューションズ株式会社 光検出装置、撮像装置および測距装置

Also Published As

Publication number Publication date
CN106716994B (zh) 2020-01-17
US20170187939A1 (en) 2017-06-29
US10812729B2 (en) 2020-10-20
JP6593711B2 (ja) 2019-10-23
JPWO2016042734A1 (ja) 2017-07-06
CN106716994A (zh) 2017-05-24

Similar Documents

Publication Publication Date Title
JP6593711B2 (ja) 固体撮像装置
US9294700B2 (en) Imaging element, imaging device, electronic device, and imaging method
US8760213B2 (en) Ramp signal output circuit, analog-to-digital conversion circuit, imaging device, method for driving ramp signal output circuit, method for driving analog-to-digital conversion circuit, and method for driving imaging device
JP5858695B2 (ja) 固体撮像装置及び固体撮像装置の駆動方法
TWI511561B (zh) 固態影像擷取裝置，用於一固態影像擷取裝置之信號處理方法及電子裝置
US7626618B2 (en) Solid-state image pickup device, driving method for solid-state image pickup device and image pickup apparatus
JP5324947B2 (ja) 信号処理装置および光検出装置
TWI386046B (zh) 固態成像器件、驅動其之方法、用於其之信號處理方法以及成像裝置
US8872089B2 (en) Solid-state imaging device
CN108293099B (zh) 固体摄像装置以及固体摄像装置的驱动方法
CN110651366A (zh) 固体摄像元件及摄像装置
JP2013085105A (ja) 固体撮像装置
JP2015173432A (ja) 信号処理回路及びイメージセンサ
JP2012147339A (ja) 固体撮像装置、固体撮像装置を備えたカメラ及び固体撮像装置の駆動方法
US20140320685A1 (en) Imaging apparatus and imaging system
US10811448B2 (en) Solid-state imaging device
JP2016019115A (ja) 画素回路、半導体光検出装置および放射線計数装置
JP6302350B2 (ja) 信号電荷のａ／ｄ変換回路、信号読み出し回路及び固体撮像素子
JP2019004225A (ja) 信号読み出し回路及び固体撮像素子
JP2021193759A (ja) 固体撮像装置、放射線検出器及び放射線計測システム
CN115004687A (zh) 固体摄像装置
JP2011239333A (ja) 信号処理装置および光検出装置
Masoodian et al. A power-efficient CMOS active pixel sensor imager with column-level difference ADC in 0.18-µm
JP5275911B2 (ja) 信号処理装置および光検出装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15842563

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016548553

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15842563

Country of ref document: EP

Kind code of ref document: A1