JP7171213B2 - 光電変換装置及び撮像システム - Google Patents

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Description

本発明は、光電変換装置及び撮像システムに関する。
受光部に到来する光子の数をデジタル的に計数し、その計数値をデジタル信号として画素から出力する光電変換装置が知られている。特許文献１には、フォトン入射の有無を示す２値のパルスを出力するフォトンカウント型の受光素子を含む受光手段と、受光手段から出力されたパルスのパルス幅の合計値を積分又は累積加算した出力値を求める累算手段と、を有する光検出器が記載されている。また、特許文献１には更に、累算手段の出力値に対して補正を行う補正手段が記載されている。
特開２０１４－０８１２５３号公報
しかしながら、特許文献１に記載の補正手段は、出力値が入射光量に比例した値になるように補正処理を行うものであり、複数の画素の各々に対して補正を行うものではなかった。特に、特許文献１では、欠陥画素の検出やその出力に対する補正については考慮されていなかった。
本発明の目的は、欠陥画素の検出や欠陥画素からの出力値の補正が可能なフォトンカウント型の光電変換装置を提供することにある。
本発明の一観点によれば、複数の行及び複数の列に渡って配された複数の画素と、前記複数の画素からの信号が出力される複数の出力線と、を有し、前記複数の画素の各々は、光子の入射に応じてパルスを出力する受光部と、前記出力線に出力する画素信号を前記受光部からの出力に基づいて生成する信号生成部と、を有し、前記信号生成部は、前記受光部から出力されるパルスの計数値を示すカウント信号を生成する計数部と、前記カウント信号により示される前記計数値と所定の閾値とを比較する比較部と、を有し、前記信号生成部は、前記計数部が保持する計数値と前記閾値との比較の結果、前記計数部が保持する前記計数値が前記閾値未満の場合に、前記計数部が保持する前記計数値を示す画素信号を出力し、前記計数部が保持する前記計数値が前記閾値以上の場合に、所定の代替値を示す画素信号を出力する光電変換装置が提供される。
本発明によれば、フォトンカウント型の光電変換装置において、欠陥画素の検出や欠陥画素からの出力値の補正を行うことができる。
本発明の第１実施形態による光電変換装置の概略構成を示すブロック図である。 本発明の第１実施形態による光電変換装置の画素の概略構成を説明する図である。 本発明の第１実施形態による光電変換装置の画素の構成例を示す回路図である。 本発明の第１実施形態による光電変換装置の駆動方法を示すタイミングチャートである。 本発明の第１実施形態による光電変換装置の概略断面図である。 本発明の第２実施形態による光電変換装置の画素の構成例を示す回路図である。 本発明の第３実施形態による光電変換装置の概略構成を示すブロック図である。 本発明の第３実施形態による光電変換装置の画素の概略構成を説明する図である。 本発明の第３実施形態による光電変換装置の画素の構成例を示す回路図である。 本発明の第４実施形態による撮像システムの概略構成を示すブロック図である。 本発明の第５実施形態による撮像システム及び移動体の構成例を示す図である。
［第１実施形態］
本発明の第１実施形態による光電変換装置について、図１乃至図５を用いて説明する。図１は、本実施形態による光電変換装置の概略構成を示すブロック図である。図２は、本実施形態による光電変換装置の画素の概略構成を説明する図である。図３は、本実施形態による光電変換装置の画素の構成例を示す回路図である。図４は、本実施形態による光電変換装置の駆動方法を示すタイミングチャートである。図５は、本発明の第１実施形態による光電変換装置の概略断面図である。
本実施形態による光電変換装置１００は、図１に示すように、画素領域１０と、垂直選択回路３と、信号処理回路４と、水平選択回路５と、出力回路６と、制御回路７と、を含む。
画素領域１０には、複数行及び列方向に渡ってマトリクス状に配された複数の画素Ｐが設けられている。図１には、第０行から第５行までの６行と、第０列から第５列までの６列に配された３６個の画素Ｐを、行番号及び列番号を示す符号とともに示している。例えば、第１行、第４列に配された画素Ｐには、「Ｐ１４」の符号を付している。なお、画素領域１０を構成する画素アレイの行数及び列数は、特に限定されるものではない。
画素領域１０の画素アレイの各行には、第１の方向（図１において横方向）に延在して、制御線ＰＶＳＥＬが配されている。制御線ＰＶＳＥＬは、第１の方向に並ぶ画素Ｐにそれぞれ接続され、これら画素Ｐに共通の信号線をなしている。制御線ＰＶＳＥＬの延在する第１の方向は、行方向或いは水平方向と表記することがある。なお、図１には、制御線ＰＶＳＥＬを、行番号を示す符号とともに表している。例えば、第１行の制御線には、「ＰＶＳＥＬ［１］」の符号を付している。
各行の制御線ＰＶＳＥＬは、垂直選択回路３に接続されている。垂直選択回路３は、画素Ｐ内の信号生成回路（図示せず）を駆動するための制御信号を、制御線ＰＶＳＥＬを介して画素Ｐに供給する回路部である。
画素領域１０の画素アレイの各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、出力線ＰＯＵＴが配されている。出力線ＰＯＵＴは、第２の方向に並ぶ画素Ｐにそれぞれ接続され、これら画素Ｐに共通の信号線をなしている。出力線ＰＯＵＴの延在する第２の方向は、列方向或いは垂直方向と表記することがある。なお、図１には、出力線ＰＯＵＴを、列番号を示す符号とともに表している。例えば、第４列の出力線には、「ＰＯＵＴ４」の符号を付している。出力線ＰＯＵＴの各々は、ｎビットのデジタル信号を出力するためのｎ本の信号線を備えている。
出力線ＰＯＵＴは、信号処理回路４に接続されている。信号処理回路４は、画素領域１０の画素アレイの各列に対応してそれぞれ設けられており、対応する列の出力線ＰＯＵＴに接続されている。信号処理回路４は、対応する列の出力線ＰＯＵＴを介して画素Ｐから出力される信号を保持する機能を備える。画素Ｐから出力される信号は、出力線ＰＯＵＴのｎ本の信号線を介して入力されるｎビットの信号であるため、信号処理回路４の各々は各ビットの信号を保持するため少なくともｎ個の保持部を有する。
水平選択回路５は、信号処理回路４から信号を読み出すための制御信号を信号処理回路４に供給する回路部である。水平選択回路５は、各列の信号処理回路４に、制御線ＰＨＳＥＬを介して制御信号を供給する。水平選択回路５から制御信号を受信した信号処理回路４は、保持部に保持している信号を、水平出力線ＨＳＩＧを介して出力回路６へと出力する。なお、図１には、制御線ＰＨＳＥＬを、列番号を示す符号とともに表している。例えば、第４列の制御線には、「ＰＨＳＥＬ［４］」の符号を付している。水平出力線ＨＳＩＧは、ｎビットのデジタル信号を出力するためのｎ本の信号線を備えている。
出力回路６は、水平出力線ＨＳＩＧを介して供給された信号を、出力信号ＳＯＵＴとして光電変換装置１００の外部へ出力するための回路部である。制御回路７は、垂直選択回路３、信号処理回路４、水平選択回路５、出力回路６の動作やそのタイミングを制御する制御信号を供給するための回路部である。なお、垂直選択回路３、信号処理回路４、水平選択回路５、出力回路６の動作やそのタイミングを制御する制御信号の少なくとも一部は、光電変換装置１００の外部から供給してもよい。
各々の画素Ｐは、図２に示すように、受光部２０と、信号生成部３０と、を有する。信号生成部３０は、計数部４０と、信号比較部５０と、を有する。信号比較部５０は、信号置換部５２を有する。受光部２０は、光子の入射に応じてパルスを出力する。計数部４０は、受光部２０から出力されたパルスの計数値を示すカウント信号を生成する。信号比較部５０は、計数部４０が出力するカウント信号により表される計数値と予め定められた閾値とを比較する。信号置換部５２は、信号比較部５０による比較の結果に応じて、計数部４０が出力するカウント信号を、予め定められた代替値を示す代替信号に置き換える。例えば、信号置換部５２は、カウント信号により示される計数値が閾値以上の場合に、カウント信号を代替信号に置き換える。この場合、信号生成部３０は、カウント信号により示される計数値が閾値未満の場合にはカウント信号を出力し、カウント信号により示される計数値が閾値以上の場合には代替信号を出力する。画素Ｐは、信号比較部５０の動作に従い、カウント信号及び代替信号のうちの一方を画素信号として出力する。
受光部２０は、図３に示すように、アバランシェ増幅型のダイオードＤと、Ｐ型ＭＯＳトランジスタにより構成されるクエンチ素子Ｍｑと、インバータ回路ＩＮＶと、を有する。信号生成部３０は、計数部４０と、信号比較部５０と、Ｎ型ＭＯＳトランジスタにより構成されるスイッチＳＷ０，ＳＷ１と、を有する。計数部４０は、３ビットのカウンタ回路を構成する３つのＴ（トグル）－フリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２を有する。信号比較部５０は、ＮＯＴゲートＧ１１，Ｇ１２，Ｇ１３と、ＮＯＲゲートＧ１４，Ｇ１５，Ｇ１６と、を有する。
ダイオードＤのアノードは、電圧ＶＳＳを供給する電源線に接続されている。ダイオードＤのカソードは、クエンチ素子Ｍｑを構成するＰ型ＭＯＳトランジスタのドレインに接続されている。クエンチ素子Ｍｑを構成するＰ型ＭＯＳトランジスタのソースは、電圧ＶＤＤを供給する電源線に接続されている。インバータ回路ＩＮＶの入力端子は、ダイオードＤとクエンチ素子Ｍｑとの間の接続ノードに接続されている。
受光部２０の出力端子でもあるインバータ回路ＩＮＶの出力端子は、信号生成部３０の入力端子でもあるＮＯＴゲートＧ１３の入力端子に接続されている。ＮＯＴゲートＧ１３の出力端子は、ＮＯＲゲートＧ１６の一方の入力端子に接続されている。ＮＯＲゲートＧ１６の出力端子は、Ｔ－フリップフロップ回路ＦＦ０の入力端子Ｔに接続されている。Ｔ－フリップフロップ回路ＦＦ０の出力端子Ｑは、Ｔ－フリップフロップ回路ＦＦ１の入力端子Ｔに接続されている。Ｔ－フリップフロップ回路ＦＦ０の出力端子ＱとＴ－フリップフロップ回路ＦＦ１の入力端子Ｔとの間の接続ノードは、ＮＯＴゲートＧ１１の入力端子に接続されている。ＮＯＴゲートＧ１１の出力端子は、ＮＯＲゲートＧ１４の一方の入力端子に接続されている。ＮＯＲゲートＧ１４の出力端子は、スイッチＳＷ０を構成するＮ型ＭＯＳトランジスタのソースに接続されている。
Ｔ－フリップフロップ回路ＦＦ１の出力端子Ｑは、Ｔ－フリップフロップ回路ＦＦ２の入力端子Ｔに接続されている。Ｔ－フリップフロップ回路ＦＦ１の出力端子ＱとＴ－フリップフロップ回路ＦＦ２の入力端子Ｔとの接続ノードは、ＮＯＴゲートＧ１２の入力端子に接続されている。ＮＯＴゲートＧ１２の出力端子は、ＮＯＲゲートＧ１５の一方の入力端子に接続されている。ＮＯＲゲートＧ１５の出力端子は、スイッチＳＷ１を構成するＮ型ＭＯＳトランジスタのソースに接続されている。Ｔ－フリップフロップ回路ＦＦ２の出力端子Ｑは、ＮＯＲゲートＧ１４，Ｇ１５，Ｇ１６の他方の入力端子に、それぞれ接続されている。
スイッチＳＷ０，ＳＷ１を構成するＮ型ＭＯＳトランジスタのゲートは、制御線ＰＶＳＥＬに接続されている。スイッチＳＷ０，ＳＷ１を構成するＮ型ＭＯＳトランジスタのドレインは、出力線ＰＯＵＴに接続されている。Ｔ－フリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２のクリア端子ＣＬＲは垂直選択回路３に接続されており、垂直選択回路３から制御信号ＰＣＬＲを供給できるようになっている。
ダイオードＤには、電圧ＶＤＤ，ＶＳＳを供給する電源線から、クエンチ素子Ｍｑを介してブレイクダウン電圧以上の大きさの逆バイアス電圧が印加されている。これにより、ダイオードＤは、ガイガーモードで動作するように設定されている。ダイオードＤに光子が入射すると、入射光子により励起された電子を種としてアバランシェ現象により多数の電子（及び正孔）が発生し、ダイオードＤ及びクエンチ素子Ｍｑに電流が流れる。アバランシェ現象により発生した電流がクエンチ素子Ｍｑに流れることでクエンチ素子Ｍｑによる電圧降下が起こり、ダイオードＤの動作領域はガイガーモードから外れる。ダイオードＤのアバランシェ現象が停止すると、クエンチ素子Ｍｑによる電圧降下が元に戻り、ダイオードＤの動作領域は再びガイガーモードとなる。インバータ回路ＩＮＶは、ダイオードＤのカソードの電位の変化を反転増幅する。このような構成により、受光部２０は、光子入射の有無を電圧パルス信号（信号ＰＩＸＯＵＴ）として出力することができる。
計数部４０は、Ｔ－フリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２が縦続接続されてなる３ビットのカウンタ回路により構成されている。これにより、計数部４０は、ＮＯＴゲートＧ１３及びＮＯＲゲートＧ１６を介して受光部２０から供給される信号ＰＩＸＯＵＴに重畳するパルスをカウントする。ＮＯＲゲートＧ１６は、Ｔ－フリップフロップ回路ＦＦ２の出力Ｑがローレベルのとき、受光部２０から供給されたパルスをＴ－フリップフロップ回路ＦＦ０に出力する。
ＮＯＲゲートＧ１４は、Ｔ－フリップフロップ回路ＦＦ２の出力Ｑがローレベルのとき、計数部４０が計数した計数値の第０ビットの値として、Ｔ－フリップフロップ回路ＦＦ０の出力Ｑをそのまま出力する。また、ＮＯＲゲートＧ１４は、Ｔ－フリップフロップ回路ＦＦ２の出力Ｑがハイレベルのとき、計数部４０が計数した計数値の第０ビットの値として、０を出力する。
同様に、ＮＯＲゲートＧ１５は、Ｔ－フリップフロップ回路ＦＦ２の出力Ｑがローレベルのとき、計数部４０が計数した計数値の第１ビットの値として、Ｔ－フリップフロップ回路ＦＦ１の出力Ｑをそのまま出力する。また、ＮＯＲゲートＧ１５は、Ｔ－フリップフロップ回路ＦＦ２の出力Ｑがハイレベルのとき、計数部４０が計数した計数値の第１ビットの値として、０を出力する。
すなわち、信号比較部５０は、計数部４０の出力である計数値を所定の閾値と比較し、計数値が閾値以上の場合には閾値未満の所定の代替値に置き換えるように動作する。より具体的には、信号比較部５０は、Ｔ－フリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２により構成される３ビットのカウンタ回路の計数値が４以上の場合、計数部４０から出力されるカウント信号を、代替値０を示す代替信号に置き換えて出力する。
なお、図３の構成例では、信号比較部５０に予め定められた閾値を４、代替値を０とし、受光部２０に入射される光子数が４以上の場合に出力値が０となるように信号比較部５０を構成しているが、閾値及び代替値はこれらに限定されるものではない。閾値は４以外の値でもよく、代替値は０以外の値でもよい。
スイッチＳＷ０，ＳＷ１は、制御線ＰＶＳＥＬから供給される制御信号に応じてオンになることにより、計数部４０の計数値又はその代替値を、出力線ＰＯＵＴへと出力する。Ｔ－フリップフロップ回路ＦＦ０～ＦＦ２により構成されるカウンタ回路は、垂直選択回路３から供給される制御信号ＰＣＬＲにより、カウンタ出力信号をリセットするように構成されている。
次に、本実施形態による光電変換装置の駆動方法について、図４を用いて説明する。図４は、本実施形態による光電変換装置の駆動方法を示すタイミングチャートである。図４には、垂直選択回路３から供給される制御信号ＰＣＬＲ，ＰＶＳＥＬ［０］，ＰＶＳＥＬ［１］，ＰＶＳＥＬ［５］、水平選択回路５から供給される制御信号ＰＨＳＥＬ［０］，ＰＨＳＥＬ［１］，ＰＨＳＥＬ［５］、出力信号ＳＯＵＴを示している。
時刻ｔ１において、垂直選択回路３は、制御信号ＰＣＬＲをハイレベルからローレベルに制御する。これにより、総ての画素Ｐの計数部４０のＴ－フリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２がリセットされる。すなわち、計数部４０が示す計数値の値は０となる。
次いで、制御信号ＰＣＬＲをハイレベルに戻してから時刻ｔ２までの期間において、各画素Ｐの受光部２０は、入射した光子の数に応じた数のパルスを含む信号ＰＩＸＯＵＴを出力する。そして、各画素Ｐの信号生成部３０の計数部４０は、受光部２０から出力される信号ＰＩＸＯＵＴに重畳するパルスの数をカウントする。
次いで、時刻ｔ２において、垂直選択回路３は、制御信号ＰＶＳＥＬ［０］をローレベルからハイレベルへと制御し、第０行に属する画素ＰのスイッチＳＷ０，ＳＷ１をオンにする。これにより、第０行に属する画素Ｐの計数部４０から出力される計数値又は信号比較部５０から出力される代替値を示す信号が、対応する列の出力線ＰＯＵＴを介して対応する列の信号処理回路４へと出力される。各列の信号処理回路４は、対応する列の画素Ｐから出力された信号を保持する。
次いで、制御信号ＰＶＳＥＬ［０］をローレベルに制御した後の時刻ｔ３から時刻ｔ４の期間において、水平選択回路５は、各列の信号処理回路４に対応する制御信号ＰＨＳＥＬ［０］，ＰＨＳＥＬ［１］，…，ＰＨＳＥＬ［５］を、順次ハイレベルへと制御する。これにより、各列の信号処理回路４に保持されていた信号（データＤ００～Ｄ０５）が、出力信号ＳＯＵＴとして、水平出力線ＨＳＩＧ及び出力回路６を介して光電変換装置１００の外部へと順次出力される。なお、出力信号ＳＯＵＴのデータＤ００～Ｄ０５は、図１における画素Ｐ００～Ｐ０５の出力に対応している。
この後、時刻ｔ２から時刻ｔ４の期間の動作と同様にして、第１行から第５行に属する画素Ｐからの信号の読み出しを行単位で順次行う。例えば、時刻ｔ４から時刻ｔ６の期間において、第１行の各列の画素Ｐから読み出した信号（データＤ１０～Ｄ１５）を、出力信号ＳＯＵＴとして順次出力する。また、時刻ｔ６から時刻ｔ８の期間において、第５行の各列の画素Ｐから読み出した信号（データＤ５０～Ｄ５５）を、出力信号ＳＯＵＴとして順次出力する。
このように、本実施形態による光電変換装置１００は、計数部４０から出力されたカウント信号が示す計数値と予め定められた閾値とを比較する信号比較部５０を備える。したがって、画素領域１０に配された画素Ｐの画素欠陥等に伴う出力値の異常が発生し、計数部４０の出力値が想定値を超えた場合に、画素Ｐ毎にその異常を検出することが可能である。また、本実施形態による光電変換装置１００は、計数部４０から出力されたカウント信号が示す計数値が所定の閾値以上の場合に、計数部４０が出力するカウント信号を予め定められた代替値を示す代替信号に置き換える信号置換部５２を備える。したがって、画素欠陥等に伴って画素Ｐの出力値に異常がある場合に、その出力値を補正することが可能である。
次に、本実施形態による光電変換装置１００の具体的な構成例について、図５を用いて説明する。図５は、本実施形態による光電変換装置の構造を示す概略断面図である。図５には、隣接して配置された２つの画素Ｐの断面構造を示している。
光電変換装置１００は、第１のチップ１０１と、第２のチップ１０２と、を含む。第１のチップ１０１と第２のチップ１０２とは、接合面１０３において接合されている。第１のチップ１０１には、画素Ｐの構成要素のうち、ダイオードＤが配される。第２のチップ１０２には、画素Ｐの構成要素のうち、画素ＰのダイオードＤ以外の他の構成要素、すなわち、クエンチ素子Ｍｑ、インバータ回路ＩＮＶ、信号生成部３０が配される。図５には、画素Ｐのこれら構成要素のうち、ダイオードＤとクエンチ素子Ｍｑのみを示している。
第１のチップ１０１は、第１の基板１０４を有する。第１の基板１０４は、接合面１０３側の面である主面１０５と、その反対側の面である裏面１０６と、を有する。第１の基板１０４内には、ウェル１１３と、ウェル１１３間を分離する素子分離領域１１７と、が設けられている。ウェル１１３内の主面１０５側には、主面１０５に接するＮ型領域１１４と、Ｎ型領域１１４の底部に接するＰ型領域１１５とのｐｎ接合により構成されるダイオードＤが設けられている。第１の基板１０４の主面１０５上には、配線層１２２や配線層１２３を含む多層配線構造１０７が設けられている。ダイオードＤと配線層１２２との間や、配線層１２２と配線層１２３との間は、例えばタングステンからなるコンタクトプラグ１１２によって電気的に接続されている。第１の基板１０４の裏面１０６上には、平坦化層などを含むカラーフィルタ層１２０と、マイクロレンズ１２１と、が設けられている。
第２のチップ１０２は、第２の基板１０８を有する。第２の基板１０８は、接合面１０３側の面である主面１０９と、その反対側の面である裏面１１０と、を有する。第２の基板１０８内の主面１０９側には、ウェル１２４と、ウェル１２４間を分離する素子分離領域１２７と、が設けられている。ウェル１２４には、ソース／ドレイン領域１２５とゲート電極１２６とを含み、クエンチ素子Ｍｑを構成するＰ型ＭＯＳトランジスタが設けられている。第２の基板１０８の主面１０９上には、配線層１２８や配線層１２９を含む多層配線構造１１１が設けられている。クエンチ素子Ｍｑの各端子と配線層１２８との間や、配線層１２８と配線層１２９との間は、例えばタングステンからなるコンタクトプラグ１１２によって電気的に接続されている。
第１のチップ１０１と第２のチップ１０２とは、第１のチップ１０１の最上層の配線１２３と第２のチップ１０２の最上層の配線層１２９とが接合面１０３において電気的に接続されるように、貼り合わされている。
このように、本実施形態による光電変換装置１００は、第１の基板１０４の裏面１０６側から入射した光をマイクロレンズ１２１及びカラーフィルタ層１２０を介してダイオードＤへと導く裏面照射型の光電変換装置として構成可能である。ただし、本実施形態の光電変換装置１００は、必ずしも裏面照射型の光電変換装置である必要はなく、表面照射型の光電変換装置であってもよい。
このように、本実施形態によれば、フォトンカウント型の光電変換装置において、欠陥画素の検出や欠陥画素からの出力値の補正を行うことができる。
［第２実施形態］
本発明の第２実施形態による光電変換装置について、図６を用いて説明する。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図６は、本実施形態による光電変換装置の第２画素の構成例を示す回路図である。
本実施形態では、画素Ｐの他の構成例を説明する。その他の要素については、第１実施形態による光電変換装置と同様である。
本実施形態による光電変換装置の画素Ｐは、図６に示すように、第１実施形態と同様、受光部２０と、信号生成部３０と、を有する。受光部２０は、図３に示す第１実施形態による光電変換装置と同様である。信号生成部３０は、図９に示すように、計数部４０と、信号比較部５０と、Ｎ型ＭＯＳトランジスタにより構成されるスイッチＳＷ０，ＳＷ１と、を有する。計数部４０は、３ビットのカウンタ回路を構成する３つのＴ－フリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２を有する。信号比較部５０は、ＮＯＴゲートＧ２１，Ｇ２２と、ＮＯＲゲートＧ２３，Ｇ２４と、を有する。
受光部２０の出力端子でもあるインバータ回路ＩＮＶの出力端子は、信号生成部３０の入力端子でもあるＴ－フリップフロップ回路ＦＦ０の入力端子Ｔに接続されている。Ｔ－フリップフロップ回路ＦＦ０の出力端子Ｑは、Ｔ－フリップフロップ回路ＦＦ１の入力端子Ｔに接続されている。Ｔ－フリップフロップ回路ＦＦ０の出力端子ＱとＴ－フリップフロップ回路ＦＦ１の入力端子Ｔとの間の接続ノードは、スイッチＳＷ０を構成するＮ型ＭＯＳトランジスタのソースに接続されている。Ｔ－フリップフロップ回路ＦＦ１の出力端子Ｑは、Ｔ－フリップフロップ回路ＦＦ２の入力端子Ｔに接続されている。Ｔ－フリップフロップ回路ＦＦ１の出力端子ＱとＴ－フリップフロップ回路ＦＦ２の入力端子Ｔとの間の接続ノードは、スイッチＳＷ１を構成するＮ型ＭＯＳトランジスタのソースに接続されている。Ｔ－フリップフロップ回路ＦＦ２の出力端子Ｑは、ＮＯＲゲートＧ２３，Ｇ２４の一方の入力端子に、それぞれ接続されている。
スイッチＳＷ０，ＳＷ１を構成するＮ型ＭＯＳトランジスタのゲートは、制御線ＰＶＳＥＬに接続されている。スイッチＳＷ０，ＳＷ１を構成するＮ型ＭＯＳトランジスタのドレインは、出力線ＰＯＵＴに接続されている。
ＮＯＴゲートＧ２１の出力端子は、ＮＯＲゲートＧ２３の他方の入力端子に接続されている。ＮＯＲゲートＧ２３の出力端子は、Ｔ－フリップフロップ回路ＦＦ０のクリア端子ＣＬＲに接続されている。また、ＮＯＴゲートＧ２２の出力端子は、ＮＯＲゲートＧ２４の他方の入力端子に接続されている。ＮＯＲゲートＧ２４の出力端子は、Ｔ－フリップフロップ回路ＦＦ１のクリア端子ＣＬＲに接続されている。ＮＯＴゲートＧ２１，Ｇ２２の入力端子及びＴ－フリップフロップ回路ＦＦ２のクリア端子ＣＬＲは垂直選択回路３に接続されており、垂直選択回路３から制御信号ＰＣＬＲを供給できるようになっている。
計数部４０は、Ｔ－フリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２が縦続接続されてなる３ビットのカウンタ回路により構成されている。これにより、計数部４０は、受光部２０から供給される信号ＰＩＸＯＵＴに重畳するパルスをカウントする。スイッチＳＷ０，ＳＷ１は、制御線ＰＶＳＥＬから供給される制御信号に応じてオンになることにより、Ｔ－フリップフロップ回路ＦＦ０～ＦＦ２により構成されるカウンタ回路の下位２ビットの値を出力信号として出力線ＰＯＵＴへと出力する。
信号比較部５０は、制御信号ＰＣＬＲとＴ－フリップフロップ回路ＦＦ２の出力とに応じて、Ｔ－フリップフロップ回路ＦＦ０，ＦＦ１をリセットするように構成されている。具体的には、信号比較部５０は、制御信号ＰＣＬＲがローレベル、或いは、制御信号ＰＣＬＲ及びＴ－フリップフロップ回路ＦＦ２の出力がハイレベルのとき、Ｔ－フリップフロップ回路ＦＦ０，ＦＦ１をリセットする。すなわち、信号比較部５０は、第１実施形態と同様、Ｔ－フリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２により構成されるカウンタ回路の計数値が４以上の場合、計数部４０から出力されるカウント信号を、代替値０を示す代替信号に置き換えて出力する。
なお、図６の構成例では、信号比較部５０に予め定められた閾値を４、代替値を０とし、受光部２０に入射される光子数が４以上の場合に出力の値が０となるように信号比較部５０を構成しているが、閾値及び代替値はこれらに限定されるものではない。閾値は４以外の値でもよく、代替値は０以外の値でもよい。
このように、本実施形態による光電変換装置１００は、計数部４０から出力されたカウント信号が示す計数値と予め定められた閾値とを比較する信号比較部５０を備える。したがって、画素領域１０に配された画素Ｐの画素欠陥等に伴う出力値の異常が発生し、計数部４０の出力値が想定値を超えた場合に、画素Ｐ毎にその異常を検出することが可能である。また、本実施形態による光電変換装置１００は、計数部４０から出力されたカウント信号が示す計数値が所定の閾値以上の場合に、計数部４０から出力するカウント信号を予め定められた代替値を示す代替信号に置き換える信号置換部５２を備える。したがって、画素欠陥等に伴って画素Ｐの出力値に異常がある場合に、その出力値を補正することが可能である。
このように、本実施形態によれば、フォトンカウント型の光電変換装置において、欠陥画素の検出や欠陥画素からの出力値の補正を行うことができる。
［第３実施形態］
本発明の第３実施形態による光電変換装置について、図７乃至図９を用いて説明する。第１及び第２実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
図７は、本実施形態による光電変換装置の概略構成を示すブロック図である。図８は、本実施形態による光電変換装置１００における画素Ｐの構成を説明するための概念図である。図９は、本実施形態による光電変換装置の画素の構成例を示す回路図である。
本実施形態による光電変換装置１００は、図７に示すように、画素領域１０の画素アレイの各列に、第２の方向に延在するように配された複数の信号線ＰＣＯＭを更に有するほかは、図１に示す第１実施形態による光電変換装置と同様である。各列の信号線ＰＣＯＭは、第２の方向に並ぶ画素Ｐにそれぞれ接続され、これら画素Ｐに共通の信号線をなしている。なお、図７には、信号線ＰＣＯＭを、列番号を示す符号とともに表している。例えば、第４列の信号線には、「ＰＣＯＭ４」の符号を付している。
各列の出力線ＰＯＵＴ及び信号線ＰＣＯＭは、対応する列の信号処理回路４に接続されている。信号処理回路４は、出力線ＰＯＵＴを介して画素Ｐから出力される信号を保持する機能を備える。また、信号処理回路４は、信号線ＰＣＯＭから出力される信号のレベルに応じて、保持部に所定値を書き込む或いは所定値に書き換える機能を備える。なお、信号線ＰＣＯＭは、出力線ＰＯＵＴを構成する複数の信号線の一部であるともいえる。
各々の画素Ｐは、図８に示すように、受光部２０と、信号生成部３０と、を有する。信号生成部３０は、計数部４０と、信号比較部５０と、を有する。受光部２０は、光の入射を受けて、光子入射の有無を示すパルスを出力する。計数部４０は、受光部２０から出力されたパルスの計数値を示すカウント信号を生成する。信号比較部５０は、計数部４０が出力するカウント信号により表される計数値と予め定められた閾値とを比較し、その比較の結果を示す判定信号を信号線ＰＣＯＭに出力する。また、信号比較部５０は、計数部４０が出力するカウント信号を出力線ＰＯＵＴに出力する。
本実施形態による光電変換装置の画素Ｐは、図９に示すように、受光部２０と、信号生成部３０と、を有する。受光部２０は、図３に示す第１実施形態による光電変換装置と同様である。信号生成部３０は、計数部４０と、信号比較部５０と、Ｎ型ＭＯＳトランジスタにより構成されるスイッチＳＷ０，ＳＷ１，ＳＷ２と、を有する。計数部４０は、３ビットのカウンタ回路を構成する３つのＴ－フリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２を有する。信号比較部５０は、ＡＮＤゲートＧ３１と、セットリセット（ＳＲ）－フリップフロップ回路ＦＦ３と、Ｎ型ＭＯＳトランジスタにより構成されるスイッチＳＷ３と、を有する。
受光部２０の出力端子でもあるインバータ回路ＩＮＶの出力端子は、信号生成部３０の入力端子でもあるＴ－フリップフロップ回路ＦＦ０の入力端子Ｔに接続されている。Ｔ－フリップフロップ回路ＦＦ０の出力端子Ｑは、Ｔ－フリップフロップ回路ＦＦ１の入力端子Ｔに接続されている。Ｔ－フリップフロップ回路ＦＦ０の出力端子ＱとＴ－フリップフロップ回路ＦＦ１の入力端子Ｔとの間の接続ノードは、スイッチＳＷ０を構成するＮ型ＭＯＳトランジスタのソースと、ＡＮＤゲートＧ３１の一方の入力端子とに接続されている。Ｔ－フリップフロップ回路ＦＦ１の出力端子Ｑは、Ｔ－フリップフロップ回路ＦＦ２の入力端子Ｔに接続されている。Ｔ－フリップフロップ回路ＦＦ１の出力端子ＱとＴ－フリップフロップ回路ＦＦ２の入力端子Ｔとの間の接続ノードは、スイッチＳＷ１を構成するＮ型ＭＯＳトランジスタのソースに接続されている。Ｔ－フリップフロップ回路ＦＦ２の出力端子Ｑは、スイッチＳＷ２を構成するＮ型ＭＯＳトランジスタのソースと、ＡＮＤゲートＧ３１の他方の入力端子とに接続されている。
ＡＮＤゲートＧ３１の出力端子は、ＳＲ－フリップフロップ回路ＦＦ３の入力端子Ｓに接続されている。ＳＲ－フリップフロップ回路ＦＦ３の出力端子Ｑは、スイッチＳＷ３を構成するＮ型ＭＯＳトランジスタのソースに接続されている。
スイッチＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３を構成するＮ型ＭＯＳトランジスタのゲートは、制御線ＰＶＳＥＬに接続されている。スイッチＳＷ０，ＳＷ１，ＳＷ２を構成するＮ型ＭＯＳトランジスタのドレインは、出力線ＰＯＵＴに接続されている。スイッチＳＷ３を構成するＮ型ＭＯＳトランジスタのドレインは、信号線ＰＣＯＭに接続されている。Ｔ－フリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２のクリア端子ＣＬＲ及びＳＲ－フリップフロップ回路ＦＦ３の入力端子Ｒには垂直選択回路３に接続されており、垂直選択回路３から制御信号ＰＣＬＲを供給できるようになっている。
ＡＮＤゲートＧ３１は、第０ビット（ＬＳＢ）の値を示すＴ－フリップフロップ回路ＦＦ０の出力と、第２ビット（ＭＳＢ）の値を示すＴ－フリップフロップ回路ＦＦ２の出力とがともにハイレベルの場合に、ハイレベルの信号を出力する。これにより、ＳＲ－フリップフロップ回路ＦＦ３はセット状態となって出力がハイレベルとなり、スイッチＳＷ３がオンのときに信号線ＰＣＯＭにはハイレベルの信号が出力される。すなわち、信号比較部５０は、計数部４０の出力値が５以上になると、信号線ＰＣＯＭにハイレベルの判定信号を出力するように構成されている。
画素Ｐをこのように構成することで、信号処理回路４が信号線ＰＣＯＭを介してハイレベルの判定信号を受信したときは、出力線ＰＯＵＴから出力される画素信号に画素欠陥等に伴う異常が発生していると判定することができる。出力線ＰＯＵＴから出力される画素信号に異常があると判定された場合には、信号処理回路４において、予め定められた代替値に置き換えるなど、画素信号の出力値の補正を行うことができる。
なお、図９の構成例では、信号比較部５０に予め定められた閾値を５としているが、閾値はこれに限定されるものではない。閾値は５以外の値でもよく、適宜変更が可能である。
このように、本実施形態によれば、フォトンカウント型の光電変換装置において、欠陥画素の検出や欠陥画素からの出力値の補正を行うことができる。
［第４実施形態］
本発明の第４実施形態による撮像システムについて、図１０を用いて説明する。図１０は、本実施形態による撮像システムの構成例を示すブロック図である。
本実施形態による撮像システム２００は、図１０に示すように、バリア２０１と、レンズ２０２と、絞り２０３と、光電変換装置２０４と、ＡＦセンサ２０５と、を有している。レンズ２０２は、被写体の光学像を結像するための光学系である。バリア２０１は、レンズ２０２のプロテクトを行うものである。絞り２０３は、レンズ２０２を通過する光の光量を調整するためのものである。光電変換装置２０４は、第１乃至第３実施形態で説明した光電変換装置１００を用いて構成され、レンズ２０２で結像された被写体の光学像を画像信号として取得するためのものである。ＡＦセンサ２０５は、焦点検出に必要な信号を取得するためのものである。
また、撮像システム２００は、信号処理部２０８を更に有している。信号処理部２０８は、光電変換装置２０４やＡＦセンサ２０５から出力された信号の処理や、得られた画像データに対して各種の補正を行い或いはデータを圧縮する処理を行うためのものである。
また、撮像システム２００は、メモリ部２０９、外部Ｉ／Ｆ回路２１０、タイミング発生部２１１、全体制御・演算部２１２、記録媒体制御Ｉ／Ｆ部２１３を更に有している。メモリ部２０９は、画像データを一時記憶するためのものである。外部Ｉ／Ｆ回路２１０は、外部コンピュータ２１５などの外部機器と通信するためのものである。タイミング発生部２１１は、信号処理部２０８などに各種タイミング信号を出力するためのものである。全体制御・演算部２１２は、各種演算とカメラ全体を制御するためのものである。記録媒体制御Ｉ／Ｆ部２１３は、取得した画像データを記録し、又は画像データの読み出しを行うための半導体メモリなどの着脱可能な記録媒体２１４との間でデータのやりとりを行うためのものである。
バリア２０１がオープンされると、被写体からの光学像がレンズ２０２及び絞り２０３を介してＡＦセンサ２０５に入射される。全体制御・演算部２１２は、ＡＦセンサ２０５からの出力信号をもとに、前記した位相差検出の手法により被写体までの距離を算出する。その後、全体制御・演算部２１２は、演算結果に基づいてレンズ２０２を駆動し、再び撮像面に合焦しているか否かを判断し、合焦していないと判断したときには、再びレンズ２０２を駆動するオートフォーカス制御を行う。
次いで、合焦が確認された後に、光電変換装置２０４による電荷蓄積動作が開始される。光電変換装置２０４の電荷蓄積動作が終了すると、光電変換装置２０４から出力された画像信号は、信号処理部２０８を介して全体制御・演算部２１２によってメモリ部２０９に書き込まれる。
その後、メモリ部２０９に蓄積されたデータは、全体制御・演算部２１２の制御により記録媒体制御Ｉ／Ｆ部２１３を介して記録媒体２１４に記録される。或いは、メモリ部２０９に蓄積されたデータは、外部Ｉ／Ｆ回路２１０を介して、直接に外部コンピュータ２１５などに入力してもよい。
第１乃至第３実施形態において説明したように、これまでの実施形態に示した光電変換装置１００を用いることにより、画素Ｐの各々に対して欠陥等の検出及び出力値の補正が可能となる。したがって、この光電変換装置２０４を用いた本実施形態の撮像システムによれば、より高品質な画像を取得することが可能となる。
［第５実施形態］
本発明の第５実施形態による撮像システム及び移動体について、図１１を用いて説明する。図１１は、本実施形態による撮像システム及び移動体の構成を示す図である。
図１１（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第３実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１１（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
また、第１乃至第３実施形態の光電変換装置１００において、画素Ｐを構成する画素回路は、図示したものに限定されるものではない。例えば、計数部４０を構成するカウンタ回路は、図示したカウンタビット数に対応した構成に限定されるものではない。
また、第１及び第２実施形態では、信号比較部５０に設定された閾値に従って信号置換部５２が画素の出力値を０に置換する例を説明したが、信号比較部５０に設定する閾値や代替値、信号比較部５０の回路構成等は、特に限定されるものではない。また、第３実施形態では、信号比較部５０に設定された閾値に応じた判定信号を信号処理回路４に出力する例を説明したが、信号比較部５０に設定する閾値、判定信号の信号レベル、信号比較部５０の回路構成等は、特に限定されるものではない。閾値の値は、欠陥画素の判定基準に基づいて定めることができる。
また、上記第４及び第５実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１０及び図１１に示した構成に限定されるものではない。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
Ｐ…画素
ＰＯＵＴ…出力線
４…信号処理部
１０…画素領域
２０…受光部
３０…信号生成部
４０…計数部
５０…信号比較部
５２…信号置換部

Claims (7)

  1. 複数の行及び複数の列に渡って配された複数の画素と、
    前記複数の画素からの信号が出力される複数の出力線と、を有し、
    前記複数の画素の各々は、光子の入射に応じてパルスを出力する受光部と、前記出力線に出力する画素信号を前記受光部からの出力に基づいて生成する信号生成部と、を有し、
    前記信号生成部は、前記受光部から出力されるパルスの計数値を示すカウント信号を生成する計数部と、前記カウント信号により示される前記計数値と所定の閾値とを比較する比較部と、を有し、
    前記信号生成部は、前記計数部が保持する計数値と前記閾値との比較の結果、前記計数部が保持する前記計数値が前記閾値未満の場合に、前記計数部が保持する前記計数値を示す画素信号を出力し、前記計数部が保持する前記計数値が前記閾値以上の場合に、所定の代替値を示す画素信号を出力する
    ことを特徴とする光電変換装置。
  2. 前記信号生成部は、前記計数部が保持する前記計数値が前記閾値以上の場合に、リセットした前記計数部が出力するカウント信号が示す計数値を前記代替値に設定する
    ことを特徴とする請求項１記載の光電変換装置。
  3. 前記出力線に接続された信号処理回路を更に有し、
    前記信号生成部は、前記計数部が保持する前記計数値を示す前記画素信号と、前記比較部による比較の結果を示す判定信号と、を前記信号処理回路に出力し、
    前記信号処理回路は、前記判定信号に応じて、前記計数値を所定の代替値に置き換える
    ことを特徴とする請求項１記載の光電変換装置。
  4. 前記信号処理回路は、前記計数部が保持する前記計数値が前記閾値以上であることを前記判定信号が示している場合に、前記計数値を前記代替値に置き換える
    ことを特徴とする請求項３記載の光電変換装置。
  5. 前記閾値は、欠陥画素の判定基準に基づいて定められている
    ことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
  6. 請求項１乃至５のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する信号処理部と
    を有することを特徴とする撮像システム。
  7. 移動体であって、
    請求項１乃至５のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。
JP2018070867A 2018-04-02 2018-04-02 光電変換装置及び撮像システム Active JP7171213B2 (ja)

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