KR20110011622A - 고체 촬상 소자, 데이터 전송 회로 및 카메라 시스템 - Google Patents

Abstract

화소값의 도입 타이밍을 적정하게 설정할 수 있도록 한다. 이 때문에 본 발명은, 화소(21)가 행방향 및 열방향으로 매트릭스 형상으로 배치되어 이루어지는 화소 어레이부(2)와, 화소 어레이부(2)를 구성하는 열마다 설치되고, 화소(21)의 화소값을 디지털의 화소값으로 변환하여 화소값을 유지하는 래치부(62)를 구비했다. 또한, 래치부(62)를 선택하는 열주사부(4)와, 열주사부(4)에 의해 선택된 래치부에 유지된 화소값을, 소정의 클록에 동기하여 순서대로 도입하는 도입부(9)와, 도입부(9)를 구동하는 클록을 복수 단계로 지연시키는 지연부(10)를 구비했다. 이와 같이 구성한 후, 근단의 래치부(62-m)에 제1 더미 데이터를 세트하고, 원단의 래치부(62-0)에 제2 더미 데이터를 세트한다. 그리고, 지연부(10)에 의한 지연량을, 제1 더미 데이터와 제2 더미 데이터 모두를 도입부(9)에 의해 도입 가능한 지연량으로 설정하도록 했다.

Description

고체 촬상 소자, 데이터 전송 회로 및 카메라 시스템{SOLID-STATE IMAGING DEVICE, DATA TRANSFER CIRCUIT, AND CAMERA SYSTEM}

본 발명은, 고체 촬상 소자, 및 그 고체 촬상 소자에 의해 얻어진 화소값을 전송하는 데이터 전송 회로, 및 고체 촬상 소자가 내장된 카메라 시스템에 관한 것으로, 특히 고체 촬상 소자에 있어서의 화소값의 도입 타이밍을 조정하는 기술에 관한 것이다.

종래, 고체 촬상 소자로서, CMOS(Complementary Metal Oxide Semiconductor)형의 이미지 센서가 알려져 있다. CMOS 이미지 센서는, CMOS LSI의 제조 프로세스를 기초로 만들어지기 때문에, 이 프로세스를 유용하여 이미지 센서 이외의 기능을 동일한 칩 내에 용이하게 내장할 수 있다. 이 특성을 이용하여, 아날로그/디지털 컨버터(이하 ＡＤＣ라고 칭한다)를 화소의 열마다 설치하고, 디지털 신호에의 변환 처리를 각 열에서 병행하여 행하는 것이 행해지고 있다. 이 방식은, 칼럼 ＡＤＣ 방식이라고 부르고 있다.

도 1은, 칼럼 ＡＤＣ 방식으로 A/D(Analog/Digital) 변환을 행하는 고체 촬상 소자의 구성예를 나타낸 것이다. 이 고체 촬상 소자(100)는, 화소(210)가 세로 m열 가로 n행의 매트릭스 형상으로 배치되어 이루어지는 화소 어레이부(20)와, 행주사 회로(30)와, 열주사 회로(40)와, 타이밍 제어 회로(50)를 갖는다.

또한 고체 촬상 소자(100)는 화소 어레이부(20) 내의 각 열에 대응하여 설치된 ＡＤＣ(60-0) 내지 ＡＤＣ(60-m)와, ＡＤＣ(60-0) 내지 ＡＤＣ(60-m)에 A/D 변환용의 참조 전압(RAMP)을 공급하는 참조 신호 생성부(70)를 구비한다. ＡＤＣ(60-0) 내지 ＡＤＣ(60-m)는 각각 비교기(REF)(601-0) 내지 비교기(601-m)와, 래치부(602-0) 내지 래치부(602-m)를 구비한다.

고체 촬상 소자(100)는 감지 증폭기(80)와, 도입부(90)를 더 갖는다. 또한, 도 1에 있어서는, 래치부(602-0) 내지 래치부(602-m)를 1행만 도시하고 있지만, 실제로는 이들이 출력 비트만큼(10비트나 12비트 등) 열방향으로 나란히 배치되어 있는 것으로 한다. 즉, 감지 증폭기(80)와 도입부(90)의 조(組)도, 이들에 대응하여 복수 배치되어 있다.

화소 어레이부(20) 내의 각 화소(210)는 행 선택선(Hi)과 열 신호선(Vj)(i, j는 모두 자연수)에 접속되어 있다. 행주사 회로(30)는 행 선택선(H0 내지 Hn) 중에서 화소값의 판독을 행하려는 행 선택선(Hi)을 선택한다. 열주사 회로(40)는 행주사 회로(30)에 의해 선택된 행 선택선(Hi)에 있어서의, 화소값을 판독하려는 열 신호선(Vj)을 선택한다. 타이밍 제어 회로(50)는 입력된 제어 클록을 기초로 내부 클록을 생성하여, 행주사 회로(30)나 열주사 회로(40), ＡＤＣ(60-0) 내지 ＡＤＣ(60-m), 참조 신호 생성부(70) 등에 출력한다.

또한, 이하의 설명에 있어서, ＡＤＣ(60-0) 내지 ＡＤＣ(60-m)를 각각 개별적으로 구별할 필요가 없는 경우에는 간단히 ＡＤＣ(60)라고 칭하고, 비교기(REF)(601-0) 내지 비교기(601-m)를 개별적으로 구별할 필요가 없는 경우에는 비교기(601)라고 칭한다. 또한, 래치부(602-0) 내지 래치부(602-m)를 개별적으로 구별할 필요가 없는 경우에는 래치부(602)라고 칭한다.

ＡＤＣ(60)의 비교기(601)는, 참조 신호 생성부(70)로부터 입력되는 참조 전압(RAMP)과, 열 신호선(Vj)을 통하여 전송되는 화소(210)의 출력값을 비교하여, 참조 전압(RAMP)과 화소(210)의 출력값의 크기가 일치한 시점에 출력 신호의 위상을 반전시켜 출력한다.

래치부(602)는 비교기(601)의 출력이 변화될 때까지 계속하여 클록 수를 카운트하다가, 비교기(601)의 출력이 변화된 시점에 비교 기간에 따른 디지털의 카운트값을 유지한다. 래치부(602)에 의해 유지된 카운트값은, 열주사 회로(40)에 의해 주사되어, 2상의 버스선(B10 및 B20)에 인출된다. 2상의 버스선(B10 및 B20)에 인출되는 카운트값은 서로 위상이 반대인 차동 신호로 되어 있다.

증폭부로서의 감지 증폭기(80)는 버스선(B10)과 버스선(B20)을 통하여 입력된 차동 신호를 증폭하여 도입부(90)에 출력한다. 도입부(90)는, 예를 들어 플립플롭 회로로 이루어지고, 공급되는 제어 클록에 동기하여, 감지 증폭기(80)로부터의 출력을 래치한다. 감지 증폭기(80)에 래치된 값(화소값)은, 제어 클록에 동기하여 도시하지 않은 출력 데이터 처리 회로에 출력된다.

그런데, 도 1에 도시된 고체 촬상 소자(100)에 있어서는, 복수의 래치부(602)부터 감지 증폭기(80)까지의 물리적인 거리의 차이에 의해, 감지 증폭기(80)에 의한 데이터의 도입 타이밍에 어긋남이 발생한다는 문제가 있다. 즉, 열방향의 화소수만큼 나란히 배치된 각 래치부(602)로부터, 감지 증폭기(80)에 화소값의 신호가 공급될 때까지의 시간은 그 신호가 전해지는 버스선(B10 및 B20)의 거리에 의존한다. 이로 인해, 감지 증폭기(80)로부터 가장 가까운 위치(근단)에 있는 래치부(602-m)로부터의 출력 데이터를 도입하는 타이밍과, 감지 증폭기로부터 가장 먼 위치(원단)에 있는 래치부(602-0)로부터의 출력 데이터를 도입하는 타이밍에는 차이가 발생한다.

도입부(90)에 의해 데이터를 래치할 때에는 근단의 데이터에 대해서는 홀드 시간이 엄격해지고, 원단의 데이터에 대해서는 셋업 시간이 엄격해진다. 이로 인해, 원근단의 차에 의한 도입 타이밍의 어긋남의 크기에 따라서는 데이터가 1화소만큼 어긋나게 도입되어 버리는 경우도 있다.

또한, 버스선(B10)과 버스선(B20)을 통하여 데이터가 전송되는 시간은, 이 회로를 구성하는 반도체 칩의 프로세스 시의 편차에 의해 차이가 발생할 가능성도 있다. 종래에는 이러한 편차는 고려되지 않고 일률적으로 도입 기간이 설정되어 있었기 때문에, 원단으로부터 출력되는 데이터와 근단으로부터 출력되는 데이터 모두를 소정의 기간 내에 도입할 수 없는 경우가 있었다.

또한, 버스선(B10)과 버스선(B20)을 통하여 데이터가 전송되는 시간은, 전원 전압의 변동이나 온도의 변화에 의해서도 좌우된다. 또한 최근에는 화상의 고정밀화나 프레임 레이트의 고속화가 진행되고 있으며, 이에 수반하여 1화소의 데이터를 도입하는 데 허용되는 시간이 짧게 되어 있다. 즉, 감지 증폭기(80)에 의한 데이터 도입의 타이밍의 어긋남에 대한 허용량도 좁게 되어 있다.

마스크를 바꿈으로써 도입 타이밍을 조정하는 것도 가능하고, 이에 의해 칩마다 다른 값을 설정하는 것도 가능하다. 그러나, 이들을 행하기 위해서는 대단한 수고와 시간이 들어, 실행하는 것은 어려울 것으로 사료된다.　

본 발명은 이러한 점을 감안하여 이루어진 것이며, 화소값의 도입 타이밍을 적정하게 설정할 수 있도록 하는 것을 목적으로 한다.

본 발명의 고체 촬상 소자는, 화소가 행방향 및 열방향으로 매트릭스 형상으로 배치되어 이루어지는 화소 어레이부와, 화소 어레이부를 구성하는 열마다 설치되고, 화소의 화소값을 디지털의 화소값으로 변환하여 화소값을 유지하는 래치부를 구비했다. 또한, 래치부를 열주사에 의해 선택하는 열주사부와, 열주사 회로에 의해 선택된 래치부에 유지된 화소값을, 소정의 클록에 동기하여 순서대로 도입하는 도입부와, 도입부를 구동하는 클록을 복수 단계로 지연시키는 지연부를 구비했다. 이와 같이 구성한 후, 도입부에 가장 근접한 근단의 래치부에 제1 더미 데이터를 세트하고, 도입부로부터 가장 이격된 원단의 래치부에 제2 더미 데이터를 세트한다. 그리고, 지연부에서의 지연량을, 제1 더미 데이터와 제2 더미 데이터 모두를 도입부에 의해 도입 가능한 지연량으로 설정하도록 했다.

이와 같이 함으로써, 원단으로부터 출력된 더미 데이터와 근단으로부터 출력된 더미 데이터를 모두 도입할 수 있는 타이밍에 상기 도입부의 도입 타이밍이 설정되도록 된다.

본 발명에 의하면, 원단으로부터 출력된 더미 데이터와 근단으로부터 출력된 더미 데이터를 모두 도입할 수 있는 타이밍에 상기 도입부의 도입 타이밍이 설정되기 때문에, 고체 촬상 소자의 동작 마진이 향상된다.

도 1은 종래의 고체 촬상 소자의 구성예를 도시하는 블록도이다.
도 2는 본 발명의 제1 실시 형태에 의한 고체 촬상 소자의 구성예를 도시하는 블록도이다.
도 3은 본 발명의 제1 실시 형태에 의한 지연부의 구성예를 도시하는 설명도이다.
도 4는 본 발명의 제1 실시 형태에 의한 더미 데이터의 전송 타이밍의 예를 나타내는 타이밍 차트이다.
도 5는 본 발명의 제1 실시 형태에 의한 근단의 래치부로부터 더미 데이터가 출력되는 타이밍과, 지연부에 의해 지연된 제어 클록의 출력 타이밍의 예를 나타내는 타이밍 차트이다.
도 6은 본 발명의 제1 실시 형태에 의한 원단의 래치부로부터 더미 데이터가 출력되는 타이밍과, 지연부에 의해 지연된 제어 클록의 출력 타이밍의 예를 나타내는 타이밍 차트이다.
도 7은 본 발명의 제2 실시 형태에 의한 고체 촬상 소자의 구성예를 도시하는 블록도이다.
도 8은 본 발명의 제2 실시 형태에 의한 지연부에 의해 지연된 제어 클록의 출력 타이밍과, 근단 원단 모두에 있어서의 더미 데이터의 출력 타이밍의 예를 나타내는 타이밍 차트이다.
도 9는 본 발명의 실시 형태에 의한 고체 촬상 소자를 카메라 시스템에 적용한 경우의 구성예를 도시하는 블록도이다.

이하, 본 발명의 실시 형태를, 도 1 내지 도 8을 참조하여 설명한다. 본 실시 형태는, 이하의 순서로 설명한다.

　1. 제1 실시 형태 [기본 구성예]

　2. 제2 실시 형태 [근단으로부터의 데이터의 도입 타이밍의 계측과 원단으로부터의 데이터의 도입 타이밍의 계측을 동시에 실시하는 예]

<제1 실시 형태>

[장치의 전체 구성예]

도 2는 제1 실시 형태에 의한 고체 촬상 소자의 구성예를 도시하는 블록도이다. 도 2에 도시된 고체 촬상 소자(1)는, 화소(21)가 세로 m열 가로 n행의 매트릭스 형상으로 배치되어 이루어지는 화소 어레이부(2)와, 행주사 회로(3)와, 열주사 회로(4)와, 타이밍 제어 회로(5)를 갖는다.

또한 고체 촬상 소자(1)는, 화소 어레이부(2)의 각 열에 대응하여 설치된 ＡＤＣ(6-0) 내지 ＡＤＣ(6-m)와, ＡＤＣ(6-0) 내지 ＡＤＣ(6-m)에 A/D 변환용의 참조 전압(RAMP)을 공급하는 참조 신호 생성부(7)를 구비한다. ＡＤＣ(6-0) 내지 ＡＤＣ(6-m) 각각은 비교기(REF)(61-0) 내지 비교기(61-m)와, 래치부(62-0) 내지 래치부(62-m)를 구비한다.

고체 촬상 소자(1)는 감지 증폭기(8)와, 도입부(9)와, 지연부(10)와, 제어부(11)를 더 갖는다. 도 2에 있어서도, 도 1과 마찬가지로 래치부(62-0) 내지 래치부(62-m)를 1행만 도시하고 있지만, 실제로는 이들이 출력 비트분 열방향으로 나란히 배치되어 있는 것으로 한다. 따라서, 감지 증폭기(8)와 도입부(9)의 조도, 이들에 대응하여 복수 배치되어 있다.

화소 어레이부(2) 내의 각 화소(21)는 행 선택선(Hi)과 열 신호선(Vj)(i, j는 모두 자연수)에 접속되어 있다. 행주사 회로(3)는 행 선택선(H0 내지 Hn) 중에서 화소값의 판독을 행하려는 행 선택선(Hi)을 선택한다. 열주사 회로(4)는 행주사 회로(3)에 의해 선택된 행 선택선(Hi)에 있어서의, 화소값을 판독하려는 열 신호선(Vj)을 선택한다. 타이밍 제어 회로(5)는 입력된 제어 클록을 기초로 내부 클록을 생성하여, 행주사 회로(3), 열주사 회로(4), ＡＤＣ(6-0) 내지 ＡＤＣ(6-m), 참조 신호 생성부(7) 등에 출력한다.

또한, 이하의 설명에 있어서, ＡＤＣ(6-0) 내지 ＡＤＣ(6-m)를 각각 개별적으로 구별할 필요가 없는 경우에는 간단히 ＡＤＣ(6)라고 칭하고, 비교기(61-0) 내지 비교기(61-m)를 개별적으로 구별할 필요가 없는 경우에는 비교기(61)라고 칭한다. 또한, 래치부(62-0) 내지 래치부(62-m)를 개별적으로 구별할 필요가 없는 경우에는 래치부(62)라고 칭한다.

ＡＤＣ(6)의 비교기(61)는, 참조 신호 생성부(7)로부터 입력되는 참조 전압(RAMP)과, 열 신호선(Vj)을 통하여 전송되는 화소(21)의 출력값을 비교하여, 참조 전압(RAMP)과 화소(21)의 출력값의 크기가 일치한 시점에 출력 신호의 위상을 반전시켜 출력한다.

래치부(62)는 비교기(61)의 출력이 변화될 때까지 동안 계속하여 클록 수를 카운트하다가, 비교기(61)의 출력이 변화된 시점에 비교 기간에 따른 디지털의 카운트값을 유지한다. 래치부(62)에 의해 유지된 카운트값은 열주사 회로(4)에 의해 주사되어, 2상의 버스선(B1 및 B2)에 순차적으로 인출되어 차 전위로 된다.

감지 증폭기(8)는 버스선(B1)과 버스선(B2)을 통하여 입력된 차 전위를 증폭하여 도입부(9)에 출력한다. 도입부(9)는, 예를 들어 플립플롭 회로로 이루어지고, 공급되는 제어 클록에 동기하여 감지 증폭기(8)로부터의 출력을 래치한다. 감지 증폭기(8)에 래치된 화소값은, 제어 클록에 동기하여 도시하지 않은 출력 데이터 처리 회로에 출력된다. 여기까지 설명한, 지연부(10)를 제외한 구성은 기본적으로 도 1을 사용하여 설명한 종래의 구성과 동일한 것이다.

그리고 본 실시 형태에 있어서는, 도입부(9)에 입력하는 제어 클록을, 지연부(10)를 통하여 공급하는 구성으로 되어 있다. 지연부(10)는 도입부(9)에 의한 데이터 도입 타이밍을 지시하는 제어 클록을 지연시킴으로써 데이터의 도입 타이밍을 조정한다. 지연부(10)에 의해 부가하는 지연량은 제어 클록의 1클록 주기보다 작은 스텝에서 복수 단계로 조정할 수 있도록 되어 있다. 도 3에 지연부(10)의 구성예를 도시하고 있다. 도 3에 도시된 지연부(10)는, 제어 클록의 지연량을 5단계로 조정할 수 있도록 구성한 것이다. 또한, 지연량의 설정 간격은 5단계에 한정되는 것이 아니라, 6단계나 7단계 등의 단계로 설정하도록 해도 좋다.

지연부(10)는 직렬로 접속한 지연 소자(D1) 내지 지연 소자(D5)에 의해 딜레이 라인을 구성하고 있다. 각 지연 소자(D)는, 예를 들어 인버터 소자를 2개 직렬로 접속하여 구성한다. 각 지연 소자(D1) 내지 지연 소자(D5)의 출력을 인출하는 라인(A) 내지 라인(E)에는 각각 스위치(SW1) 내지 스위치(SW5)를 설치하고 있고, 이들 스위치(SW) 중 어느 하나가 선택적으로 접속됨으로써 도입부(9)에 입력되는 신호의 지연량이 변하도록 되어 있다.

예를 들어, 스위치(SW3)가 온 상태로 되고, 다른 스위치(SW)를 오프로 한 경우에는 스위치(SW3)가 설치되어 있는 라인(C)을 통하여 지연 소자(D1)와 지연 소자(D2)와 지연 소자(D3)에 의해 지연이 가해진 제어 클록이 도입부(9)에 전송된다. 또한, 스위치(S5)가 온 상태로 되고, 그 밖의 스위치(SW)가 오프 상태로 된 경우에는 스위치(SW5)가 설치되어 있는 라인(E)을 통하여 지연 소자(D1) 내지 지연 소자(D5)에 의해 지연이 가해진 제어 클록이 도입부(9)에 전송된다.

또한, 본 예에서는 지연 소자(D1) 내지 지연 소자(D5)를 2단의 인버터 소자에 의해 구성하고 있지만, 플립플롭 회로 등으로 구성하도록 해도 좋다. 플립플롭 회로에 의해 구성한 경우에는 1클록 주기 이상의 지연을 가하는 것도 가능하게 된다.

제어부(11)는 스위치(SW1) 내지 스위치(SW5)의 온과 오프를 전환함으로써 지연부(10)에 의한 지연량을 조정한다. 지연부(10)에 의한 이러한 지연량의 조정은, 테스트용의 더미 데이터가 입력된 경우에만 행한다. 여기에서 말하는 테스트란, 감지 증폭기(8)에 의한 도입 타이밍의 계측을 가리킨다. 또한 제어부(11)는 내부에 기억부로서의 레지스터(11a)를 구비하고, 레지스터(11a)에는 도입부(9)에 의한 데이터 도입 결과 등이 기억된다.

테스트용의 더미 데이터의 전송은 화소 신호의 전송에 사용되는 버스선(B1과 B2)을 사용하여 행하도록 하고 있다. 더미 데이터의 입력은, 화소값의 전송이 행해지지 않는 비유효 기간 내에 행하도록 하고 있다.

도 4에 프레임 주기로 본 경우의 영상 신호의 출력 타이밍도를 나타내고 있다. 도 4에 도시된 바와 같이, 수직 동기 신호에 동기하여 열주사 회로(4)(도 2 참조)에 의한 주사가 행해지고, 그에 의해 수직 블랭킹 신호(V-Blank), 더미 화소(Dummy), 옵티컬 블랙 화소(OB), 유효 화소가 순서대로 감지 증폭기(8)에 입력된다. 더미 화소(Dummy), 옵티컬 블랙 화소(OB), 유효 화소는 영상 신호에 사용되는 것이며, 이들 화소가 출력되는 기간 중에는 더미 데이터를 전송할 수는 없다. 따라서, 이들이 전송되지 않는 기간, 여기에서는 수직 블랭킹 기간, 즉 수직 블랭킹 신호의 출력 기간 내에 더미 데이터의 전송을 행하도록 하고 있다.

또한, 수직 블랭킹 기간에 더미 데이터를 전송하는 것은 촬상 시 프레임마다 행하도록 해도 좋다. 또한, 도입 타이밍을 계측하는 기간에서만 행하도록 해도 좋고, 즉 예를 들어 전원 투입 시나 스탠바이 시, 스탠바이 상태로부터의 복귀 시 등에만 행하도록 해도 좋다. 또는, 타이밍 조정을 행하는 것을 지시하는 유저 조작이 가능한 구성으로서, 더미 데이터 투입의 타이밍을 유저에 의해 지시시키도록 구성해도 좋다.

본 실시 형태에서는, 감지 증폭기(8)에 의한 더미 데이터의 도입 타이밍의 조사를, 더미 데이터를 근단의 래치부(62-m)로부터 출력시킨 경우와, 원단의 래치부(62-0)로부터 출력시킨 경우의 2회로 나누어 행하도록 하고 있다. 더미 데이터의 도입 타이밍의 조사는 도입부(9)의 도입 타이밍을 지연부(10)에 의해 단계적으로 어긋나게 하면서 각각의 타이밍에 있어서, 더미 데이터를 도입할 수 있었는지의 여부를 판정함으로써 행한다. 더미 데이터의 도입의 가부의 정보(계측 결과)는 레지스터(11a) 등에 기억시켜 둔다. 그리고, 레지스터(11a)에 기억된 계측 결과를 참조하여, 원단 양쪽의 데이터를 도입할 수 있던 타이밍을 도입부(9)에 의한 도입 타이밍으로서 설정하는 것이다.

도 5에 근단의 래치부(62-m)로부터 더미 데이터가 출력되는 타이밍과, 지연부(10)에 의해 지연된 제어 클록의 출력 타이밍의 예를 나타내고 있다. 도 5의 최상단에 「출력 OA」라고 도시된 파형은, 지연부(10)에 의해 스위치(SW1)만이 접속되고, 다른 스위치(SW2) 내지 스위치(SW5)는 오프로 된 상태에서 지연부(10)로부터 열주사 회로(4)에 입력된 제어 클록의 파형이다. 즉, 지연 소자(D1)에 의해서만 지연이 가해진 제어 클록의 파형이다.

마찬가지로, 「출력 OB」라고 도시된 파형은 지연 소자(D1)와 지연 소자(D2)에 의해 지연이 가해진 제어 클록의 파형이며, 「출력 OC」라고 도시된 파형은 지연 소자(D1)와 지연 소자(D2)와 지연 소자(D3)에 의해 지연이 가해진 제어 클록의 파형이다. 또한, 「출력 OD」라고 도시된 파형은 지연 소자(D1) 내지 지연 소자(D4)에 의해 지연이 가해진 제어 클록의 파형이며, 「출력 OE」라고 도시된 파형은 지연 소자(D1) 내지 지연 소자(D5)에 의해 지연이 가해진 제어 클록의 파형이다.

도입부(9)에서는, 제어 클록의 상승 시에 데이터의 도입이 행해진다. 따라서 도 5에 도시된 예에서는 더미 데이터의 출력 기간 내에 출력된 제어 클록 「출력 OA」, 「출력 OB」, 「출력 OC」에 기초하여 도입이 행해진 타이밍에 더미 데이터가 도입부(9)에 도입되게 된다. 그리고, 「출력 OD」와 「출력 OE」의 도입 타이밍에서는 더미 데이터는 도입할 수 없게 된다.

도입을 행할 수 있었는지의 여부를 예를 들어 1과 0의 1비트로 표현하고, 각 지연량과 도입 결과를 대응시켜 레지스터(11a)에 기억시키도록 한다. 「출력 OA」 내지 「출력 OE」에 대응하는 지연량을 각각 지연량 DA 내지 지연량 DE로 하면, 도 5에 도시된 예에서는 지연량 DA=1, 지연량 DB=1, 지연량 DC=1, 지연량 DD=0, 지연량 DE=0과 같은 데이터가 레지스터(11a)에 기억된다.

도 6은 원단의 래치부(62-1)로부터 더미 데이터가 출력되는 타이밍과, 지연부(10)에 의해 지연된 제어 클록의 출력 타이밍의 예를 나타낸 것이다. 도 5와 마찬가지로, 「출력 OA」라고 도시된 파형은 지연 소자(D1)에 의해서만 지연이 가해진 제어 클록의 파형이며, 「출력 OB」라고 도시된 파형은 지연 소자(D1)와 지연 소자(D2)에 의해 지연이 가해진 제어 클록의 파형이다. 「출력 OC」라고 도시된 파형은 지연 소자(D1)와 지연 소자(D2)와 지연 소자(D3)에 의해 지연이 가해진 제어 클록의 파형이며, 「출력 OD」라고 도시된 파형은 지연 소자(D1) 내지 지연 소자(D4)에 의해 지연이 가해진 제어 클록의 파형이다. 또한 「출력 OE」라고 도시된 파형은 지연 소자(D1) 내지 지연 소자(D5)에 의해 지연이 가해진 제어 클록의 파형이다.

도 6에는 지연량이 지연량 DC로 설정되었을 때와 지연량 DD로 설정되었을 때에 더미 데이터의 도입을 행할 수 있던 것이 도시되어 있다. 이 결과도, 지연량 DA=0, 지연량 DB=0, 지연량 DC=1, 지연량 DD=1, 지연량 DE=1로서 레지스터(11a)에 기록된다. 도 5에 도시된 근단으로부터의 데이터의 도입 결과와, 도 6에 도시된 원단으로부터의 데이터의 도입 결과에 의하면, 근단으로부터의 더미 데이터와 원단으로부터의 더미 데이터 모두 도입할 수 있는 타이밍은 지연량이 DC로 설정된 타이밍인 것을 알았다. 즉, 지연량 DC만큼 제어 클록을 지연시키면, 근단으로부터 보내어지는 데이터와 원단으로부터 보내어지는 데이터 모두를 도입할 수 있게 된다. 또한, 도입부(9)에 의한 도입을 행할 수 있던 타이밍이 「지연량 DA 내지 지연량 DC」와 같이 폭이 있는 경우에는 그 중 중간 지점 등을 상기 도입부(9)에 의한 도입 타이밍으로서 설정하도록 하면 된다.

이러한 결과가 나온 후에는 제어부(11)의 제어에 기초하여, 지연부(10)에 의해 지연량을 DC로 설정하기 위한 스위치(SW3)가 온 상태로 되고, 그 밖의 스위치(SW)는 오프 상태로 된다. 이에 의해, 도입부(9)에 공급되는 제어 클록에 대하여 항상 지연량 DC분의 지연이 가해지게 된다. 따라서, 도입부(9)에 의한 도입 타이밍이 근단으로부터 보내어지는 데이터와 원단으로부터 보내어지는 데이터 모두를 도입할 수 있는 타이밍에 자동으로 설정되도록 된다.

또한, 도 2에서는 도시는 생략되어 있지만, 전술한 바와 같이 도입부(9)는 실제로는 출력 비트의 수에 대응하여 복수 설치되어 있다. 그리고, 지연부(10)에 의한 지연은 각 도입부(9)에 공급하는 모든 제어 클록에 대하여 가해지도록 구성되어 있다. 따라서, 도입 타이밍의 변경은 모든 도입부(9)에 대하여 행해지게 된다.

또한, 온도 변화나 전원 전압의 변동에 의해서도 버스선(B1)과 버스선(B2)의 전송 시간은 변화하기 때문에, 상술한 조정을 행하고 나서 일정한 시간이 경과한 후에, 다시 본 예의 방법을 사용하여 조정을 행하도록 해도 좋다.

[제1 실시 형태에 의한 효과]

상술한 제1 실시 형태에 의하면, 근단의 래치부(62-m)로부터 출력된 데이터와 원단의 래치부(62-0)로부터 출력된 데이터를 모두 도입할 수 있는 타이밍이, 도입부(9)에 의한 도입 타이밍으로서 설정되도록 된다. 이로 인해, 근단부터 원단까지 모든 화소값을 정확하게 도입할 수 있다. 이것은 고체 촬상 소자를 구동하는 클록을 고속화해도 정확한 도입이 가능하게 되는 것으로 연결되어, 보다 고속의 구동이 실현되도록 된다.

또한, 상술한 제1 실시 형태에 의하면, 근단의 래치부(62-m)로부터 출력된 데이터와 원단의 래치부(62-0)로부터 출력된 데이터를 모두 도입할 수 있는 타이밍이 실제로 행해진 계측의 결과에 기초하여 결정된다. 즉, 온도의 변화나 전원 전압의 변동에 기인하여 데이터의 전송 속도가 변화하고 있는 경우에도 그러한 변화가 발생하고 있는 상태에서의 최적의 도입 타이밍이 새로운 도입 타이밍으로서 설정되도록 된다. 따라서, 도입부(9)에 의한 도입 타이밍을 제조 공정에서 발생한 소자의 편차나 온도의 변화, 전원의 변동 등이 모두 고려된 후에야 최적의 타이밍으로 조정할 수 있도록 된다.

또한, 상술한 제1 실시 형태에 의하면, 도입 타이밍의 조정을 칩마다 행할 수 있다. 따라서, 설계 마진도 향상시킬 수 있도록 된다.

또한, 상술한 제1 실시 형태에 의하면, 도입 타이밍의 설정은 더미 데이터에 의한 도입 타이밍의 계측 후에 자동으로 행해진다. 이에 의해, 수고와 시간을 들이지 않고 타이밍의 조정을 행할 수 있도록 된다.

또한, 상술한 제1 실시 형태에 의하면, 도입부(9)의 도입 타이밍의 조정을 정기적으로 행하는 것도 가능하기 때문에, 타이밍의 조정 후에 발생한 도입 타이밍의 어긋남도 수시로 수정할 수 있도록 된다.

또한, 상술한 제1 실시 형태에 의하면, 화소값의 전송에 사용하는 버스선(B1)과 버스선(B2)을 사용하여 더미 신호의 전송이 행해지기 때문에, 도입 타이밍 조정 기능의 실현을 위해 새로운 전송로를 설치할 필요가 없게 된다. 또한, 더미 데이터의 전송은 영상 신호의 비유효 기간(수직 블랭킹 기간) 내에 행해지기 때문에, 타이밍 조정을 위한 시간을 별도로 설정할 필요가 없게 된다.

또한, 상술한 제1 실시 형태에 의하면, 지연부(10)의 지연 소자(D)를 플립플롭 회로에 의해 구성함으로써, 원단으로부터 출력된 데이터의 도입 타이밍이 1클록 주기 이상 지연되고 있는 경우에도 도입 타이밍을 조정할 수 있다.

[제2 실시 형태]

이어서, 본 발명의 제2 실시 형태에 대해, 도 7과 도 8을 참조로 하여 설명한다. 본 실시 형태는, 2개의 버스선쌍을 사용하여, 원단으로부터의 더미 데이터 출력과 근단으로부터의 더미 데이터 출력을 동시에 행하여, 양쪽의 더미 데이터를 도입할 수 있는 타이밍을 찾는다. 그리고, 원단 근단 모두로부터 출력된 더미 데이터를 함께 도입할 수 있는 타이밍을 도입부(9)에 있어서의 도입 타이밍으로서 새롭게 설정하는 것이다.

도 7은 본 예에 있어서의 고체 촬상 소자(1′)의 구성예를 도시하는 블록도이다. 도 7에 있어서, 도 2와 대응하는 개소에는 동일한 부호를 부여하고 있다. 또한 도 7에서는 화소 어레이부(2), 행주사 회로(3), 타이밍 제어 회로(5), 비교기(61)의 도시를 생략하고 있다.

도 7에는 출력 비트의 수에 대응하여 설치된 래치부(62) 중 i번째의 래치부(62-0i) 내지 래치부(62-mi)와, i+1번째의 래치부(62-0i+1) 내지 래치부(62-mi+1)를 도시하고 있다. 래치부(62-0i) 내지 래치부(62-mi)는 버스선(B1i와 B2i)에 접속되어 있고, 래치부(62-0i+1) 내지 래치부(62-mi+1)는 버스선(B1i+1)과 버스선(B2i+1)에 접속되어 있다.

버스선(B1i)과 버스선(B2i)은 감지 증폭기(8i)에 접속시키고 있고, 감지 증폭기(8i)는 도입부(9i)와 접속시키고 있다. 이와 같은 구성에 있어서, 버스선(B1i)과 버스선(B2i)을 통하여 전송된 차 전위는 감지 증폭기(8i)에 의해 증폭되고, 도입부(9i+1)에 의해 래치되어 소정의 타이밍에 출력된다.

또한, 버스선(B1i+1)과 버스선(B2i+2)은 감지 증폭기(8i+1)에 접속시키고 있으며, 감지 증폭기(8i+1)는 도입부(9i+1)와 접속시키고 있다. 이와 같은 구성에 있어서, 버스선(B1i+1)과 버스선(B2i+1)을 통하여 전송된 차 전위는 감지 증폭기(8i+1)에 의해 증폭되고, 도입부(9i+1)에 의해 래치되어 소정의 타이밍에 출력된다.

본 실시 형태에서는, 버스선(B1i)과 버스선(B2i)에서는 원단의 래치부(62-0i)로부터 더미 데이터를 출력시키고, 버스선(B1i+1)과 버스선(B2i+2)에 있어서는, 근단의 래치부(62-mi+1)로부터 더미 데이터를 출력시키도록 하고 있다. 즉, 제1 실시 형태에서는, 근단으로부터 출력된 더미 데이터의 도입 타이밍의 측정과, 원단으로부터 출력된 더미 데이터의 도입 타이밍의 측정을 따로따로 행하고 있던 것에 비하여, 본 예는 계측을 동시에 행할 수 있는 구성으로 한 것이다.

도입부(9i)와 도입부(9i+1)에는 지연부(10)를 접속시키고 있으며, 지연부(10)에는 제어부(11)를 접속시키고 있다. 지연부(10)는 입력된 제어 클록의 위상을 제어부(11)의 제어에 기초하여 조금씩 어긋나게 하는 것을 행한다. 이에 의해, 도입부(9i)와 도입부(9i+1)에 의한 더미 데이터의 도입 타이밍이 조정된다.

그리고, 지연부(10)의 지연량을 바꾸어 행해지는 각 도입 타이밍의 측정 시에 행주사 회로(3)가 근단의 래치부(62-m)에 이어 원단의 래치부(62-0)를 선택한다. 이에 의해, 지연부(10)의 지연량을 바꾸어 행해지는 각 도입 타이밍의 측정 시에 도입부(9i)와 도입부(9i+1) 모두에 더미 데이터가 전송되도록 된다.

제어부(11)는 레지스터(11a)를 포함하고 있으며, 레지스터(11a)에는 도입부(9i)와 도입부(9i+1)에 있어서의 더미 데이터의 도입 결과가 기록된다.

도 8에 지연부(10)에 의해 지연된 제어 클록의 출력 타이밍과, 근단 원단 모두에 있어서의 더미 데이터의 출력 타이밍의 예를 나타내고 있다. 도 8의 최상단부터 5행째까지가 제어 클록의 출력 타이밍을 나타내고 있으며, 6행째는 근단으로부터의 더미 데이터의 출력 타이밍을, 7행째는 원단으로부터의 더미 데이터의 출력 타이밍을 나타내고 있다.

도 8의 최상단에 「출력 OA」라고 도시된 파형은 지연부(10)에 의해 스위치(SW1)만이 접속되고, 다른 스위치(SW2) 내지 스위치(SW5)는 오프로 된 상태에서 지연부(10)로부터 열주사 회로(4)에 입력된 제어 클록의 파형이다. 즉, 지연 소자(D1)에 의해서만 지연이 가해진 제어 클록의 파형이다.

마찬가지로, 「출력 OB」라고 도시된 파형은 지연 소자(D1)와 지연 소자(D2)에 의해 지연이 가해진 제어 클록의 파형이며, 「출력 OC」라고 도시된 파형은 지연 소자(D1)와 지연 소자(D2)와 지연 소자(D3)에 의해 지연이 가해진 제어 클록의 파형이다. 또한, 「출력 OD」라고 도시된 파형은, 지연 소자(D1) 내지 지연 소자(D4)에 의해 지연이 가해진 제어 클록의 파형이며, 「출력 OE」라고 도시된 파형은 지연 소자(D1) 내지 지연 소자(D5)에 의해 지연이 가해진 제어 클록의 파형이다.

도입부(9i) 및 도입부(9i+1)에서는 제어 클록의 상승 시에 데이터의 도입이 행해진다. 즉, 원단과 근단 각각으로부터 출력된 더미 데이터를 한번에 도입 가능한 타이밍은 원단으로부터의 더미 데이터의 출력이 개시되고 나서 근단으로부터의 더미 데이터의 출력이 완료될 때까지의 동안에 제어 클록이 상승된 타이밍이 된다.

도 8에 도시된 예에서는 원단으로부터의 더미 데이터의 출력이 개시된 t1의 타이밍부터, 근단으로부터의 더미 데이터의 출력이 완료되는 t2의 타이밍까지 동안에 상승된 제어 클록은 「출력 C」라고 도시된 제어 클록으로만 된다. 따라서, 도입을 행할 수 있는 경우를 1, 도입할 수 없는 경우를 0으로 하고, 「출력 OA」 내지 「출력 OE」에 대응하는 지연량을 각각 지연량 DA 내지 지연량 DE로 하면, 레지스터(11a)에 기록되는 데이터는 다음과 같은 것이 된다. 지연량 DA=0, 지연량 DB=0, 지연량 DC=1, 지연량 DD=0, 지연량 DE=0.

이러한 결과가 나온 후에는 제어부(11)의 제어에 기초하여, 지연부(10)에 의해 지연량을 DC로 설정하기 위한 스위치(SW3)가 온 상태로 되고, 그 밖의 스위치(SW)는 오프 상태로 된다. 이에 의해, 도입부(9)에 공급되는 제어 클록에 대하여, 항상 지연량 DC분의 지연이 가해지게 된다. 따라서, 도입부(9)에 의한 도입 타이밍이, 근단으로부터 보내어지는 데이터와 원단으로부터 보내어지는 데이터 모두를 도입할 수 있는 타이밍으로 설정되도록 된다.

[제2 실시 형태에 의한 효과]

본 발명의 제2 실시 형태에 의하면, 제1 실시 형태에 의한 효과 외에, 근단으로부터 출력된 데이터의 도입 타이밍과 원단으로부터 출력된 데이터의 도입 타이밍을 동시에 계측할 수 있다는 효과를 갖는다. 또한 이에 의해, 레지스터(11a) 내에 있어서의 계측 결과의 기억 영역의 크기를 최소한으로 억제할 수 있다.

[각 실시 형태의 구성을 카메라 시스템에 적용한 예]

또한, 이러한 효과를 갖는 고체 촬상 소자(1(1′))는 디지털 카메라나 비디오 카메라의 촬상 디바이스로서 적용할 수 있다.

도 9는 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성예를 도시하는 도면이다.

도 9에 도시된 카메라 시스템(200)은, 본 실시 형태에 관한 고체 촬상 소자(1)를 적용 가능한 촬상 디바이스(201)와, 이 촬상 디바이스(201)의 촬상면 상에 피사체의 상 광을 결상시키는 렌즈(202)를 갖는다. 촬상 디바이스(201)를 구동하는 구동 회로(203)와, 촬상 디바이스(201)의 출력 신호를 처리하는 신호 처리 회로(204)와, 표시부(205)와, 기억부(206)를 더 갖는다.

구동 회로(203)는 촬상 디바이스(201) 내의 회로를 구동하는 스타트 펄스나 클록 펄스를 포함하는 각종 타이밍 신호를 생성하는 타이밍 제너레이터(도시 생략)를 갖고, 소정의 타이밍 신호에 의해 촬상 디바이스(201)를 구동한다.

신호 처리 회로(204)는 촬상 디바이스(201)의 출력 신호에 대하여 CDS(Correlated Double Sampling; 상관 이중 샘플링) 등의 신호 처리를 실시한다. 신호 처리 회로(204)에 의해 처리된 영상 신호는 액정 디스플레이 등으로 이루어지는 표시부(205)에 영상으로서 비추어지는 것 외에 예를 들어 메모리 등으로 구성되는 기억부(206)에 기록된다.

상술한 바와 같이, 디지털 스틸 카메라 등의 촬상 장치에 있어서, 촬상 디바이스(201)로서, 상술한 고체 촬상 소자(1)를 탑재함으로써 고정밀도의 카메라를 실현할 수 있다.

또한, 상술한 각 실시 형태의 구성 외에, 열주사 회로(4)에 의한 열주사의 타이밍을 조정하는 제2 지연부를 설치해도 좋다. 이와 같은 구성에 있어서, 초기 평가 시에 제2 지연부에 의해 더미 데이터의 출력 타이밍을 늦추고 나서 도입 타이밍의 조사를 행함으로써, 고체 촬상 소자(1)의 동작 마진을 측정하는 것이 가능하게 된다.

1, 1′, 100 : 고체 촬상 소자
2 : 화소 어레이부
3 : 행주사부
4 : 열주사부
5, 50 : 타이밍 제어 회로
6-0 내지 6-m, 60 : ＡＤＣ
7, 70 : 참조 신호 생성부
8, 8i, 80 : 감지 증폭기
9, 9i, 90 : 도입부
10 : 지연부
11 : 제어부
11a : 레지스터
20 : 화소 어레이부
21 : 화소
30 : 행주사 회로
40 : 열주사 회로
61-0 내지 61-m : 비교부
62-0 내지 62-m : 래치부
200 : 카메라 시스템
201 : 촬상 디바이스
202 : 렌즈
203 : 구동 회로
204 : 신호 처리 회로
205 : 표시부
206 : 기억부
601 : 비교기
602 : 래치부
B1, B1i, B2, B2i, B10, B20 : 버스선
C, E : 라인
D1 내지 D5 : 지연 소자
H0, Hi : 행 선택선
RAMP : 참조 전압
S5, SW1 내지 SW5 : 스위치
Vj : 열 신호선

Claims (9)

1. 화소가 행방향 및 열방향으로 매트릭스 형상으로 배치되어 이루어지는 화소 어레이부와,
   상기 화소 어레이부를 구성하는 열마다 설치되고, 상기 화소의 화소값을 디지털의 화소값으로 변환하여 상기 화소값을 유지하는 래치부와,
   상기 래치부를 열주사에 의해 선택하는 열주사부와,
   상기 열주사부에 의해 선택된 래치부에 유지된 상기 화소값을, 소정의 클록에 동기하여 순서대로 도입하는 도입부와,
   상기 도입부를 구동하는 상기 클록을 복수 단계로 지연시키는 지연부와,
   상기 래치부 내의 상기 도입부에 가장 근접한 근단의 래치부에 제1 더미 데이터를 세트하고, 상기 래치부 내의 상기 도입부로부터 가장 이격된 원단의 래치부에 제2 더미 데이터를 세트하고, 상기 지연부에 의한 지연량을, 상기 제1 더미 데이터와 상기 제2 더미 데이터 모두를 상기 도입부에 의해 도입 가능한 지연량으로 설정하는 제어부
   를 포함하는, 고체 촬상 소자.
2. 제1항에 있어서,
   상기 제어부는, 상기 지연부에 의해 상기 클록에 대하여 가해진 복수 단계의 지연량 각각과, 상기 복수 단계의 각 지연량이 가해진 제어 클록에 기초하여 상기 도입부에 의한 도입이 행해진 경우의, 상기 제1 및 제2 더미 데이터의 도입의 가부 정보를 기억하는 기억부를 구비하고,
   상기 기억부에 상기 제1 및 제2 더미 데이터가 도입 가능하게 하여 기억된 지연량을 상기 지연부에 설정하고, 그 지연량만큼 지연된 상기 클록을 상기 도입부에 공급하는, 고체 촬상 소자.
3. 제2항에 있어서,
   상기 더미 데이터의 전송은 수직 블랭킹 기간 내에 행해지는, 고체 촬상 소자.
4. 제2항에 있어서,
   상기 더미 데이터의 전송은, 전원 투입 시, 스탠바이 시, 스탠바이 상태로부터의 복귀 시, 유저에 의해 지시된 타이밍 중 어느 한쪽의 타이밍에서 행해지는, 고체 촬상 소자.
5. 제3항에 있어서,
   상기 래치부에 유지된 화소값을 차동 신호로서 전송하는 전송 라인과,
   상기 전송 라인의 단부에 접속되어, 상기 차동 신호를 증폭하여 출력하는 증폭부를 더 구비하는, 고체 촬상 소자.
6. 제5항에 있어서,
   상기 지연부는 상기 클록의 1주기보다 작은 스텝에서 지연량을 변화시켜 상기 클록에 지연을 가하는, 고체 촬상 소자.
7. 제6항에 있어서,
   상기 기억부에는, 상기 근단의 상기 래치부로부터 출력된 제1 더미 데이터의 도입의 가부 정보와, 상기 원단의 상기 래치부로부터 출력된 제2 더미 데이터의 도입의 가부 정보가 기억되는, 고체 촬상 소자.
8. 화소가 행방향 및 열방향으로 매트릭스 형상으로 배치되어 이루어지는 화소 어레이부로부터 전송된 화소값을 유지하는 래치부와,
   상기 래치부에 유지된 상기 화소값을 도입하는 도입부와,
   상기 도입부를 구동하는 클록을 복수 단계 지연시키는 지연부와, 상기 래치부 내의 상기 도입부에 가장 근접한 근단의 래치부에 제1 더미 데이터를 세트하고, 상기 래치부 내의 상기 도입부로부터 가장 이격된 원단의 래치부에 제2 더미 데이터를 세트하고, 상기 지연부에 의한 지연량을, 상기 제1 더미 데이터와 상기 제2 더미 데이터 모두를 상기 도입부에 의해 도입 가능한 지연량으로 설정하는 제어부 제어부
   를 포함하는, 데이터 전송 회로.
9. 화소가 행방향 및 열방향으로 매트릭스 형상으로 촬상면에 배치되어 이루어지고, 렌즈를 통하여 상기 촬상면에 결상된 상 광에 대응한 화소값을 얻는 화소 어레이부와,
   상기 화소 어레이부를 구성하는 열마다 설치되고, 상기 화소의 화소값을 디지털의 화소값으로 변환하여 상기 화소값을 유지함과 함께 입력된 더미 데이터를 유지하는 래치부와,
   상기 래치부를 열주사에 의해 선택하는 열주사부와,
   상기 열주사부에 의해 선택된 래치부에 유지된 상기 화소값을, 소정의 클록에 동기하여 순서대로 도입하는 도입부와,
   상기 도입부를 구동하는 상기 클록을 복수 단계 지연시키는 지연부와,
   상기 래치부 내의 상기 도입부에 가장 근접한 근단의 래치부에 제1 더미 데이터를 세트하고, 상기 래치부 내의 상기 도입부로부터 가장 이격된 원단의 래치부에 제2 더미 데이터를 세트하고, 상기 지연부에 의한 지연량을 상기 제1 더미 데이터와 상기 제2 더미 데이터 모두를 상기 도입부에 의해 도입 가능한 지연량으로 설정하는 제어부를 갖는 고체 촬상 소자와,
   상기 도입부로부터 도입된 화소값에 기초하여 영상 신호를 얻는 신호 처리부
   를 포함하는, 카메라 시스템.

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