JP2006115269A - 撮像装置 - Google Patents
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Abstract
【課題】撮像画像の走査タイミングの制御に関わる回路の面積の増大を抑えることができる撮像装置を提供する。
【解決手段】撮像画像の走査に必要となるタイミング信号S1,S2,S3が独立したタイミング信号生成回路17,18,16において生成される。これらのタイミング信号生成回路では、発生タイミングの早いタイミング信号に基づいて、これより発生タイミングの遅いタイミング信号が生成される。そのため、複数のタイミング信号を共通の制御回路において一括して生成する場合に生じる信号配線の集中を避けることが可能になり、回路面積の増大を抑えることができる。
【選択図】 図1
【解決手段】撮像画像の走査に必要となるタイミング信号S1,S2,S3が独立したタイミング信号生成回路17,18,16において生成される。これらのタイミング信号生成回路では、発生タイミングの早いタイミング信号に基づいて、これより発生タイミングの遅いタイミング信号が生成される。そのため、複数のタイミング信号を共通の制御回路において一括して生成する場合に生じる信号配線の集中を避けることが可能になり、回路面積の増大を抑えることができる。
【選択図】 図1
Description
本発明は、CMOSセンサやCCDなどの撮像センサを搭載する撮像装置に係り、特に、撮像画像の走査タイミングの制御に関わる回路の簡易化を図った撮像装置に関するものである。
図6は、CMOSセンサを搭載した一般的な撮像装置の構成の一例を示す図である。
図6に示す撮像装置は、CMOSセンサ101と、垂直走査回路102と、信号保持回路103と、水平走査回路104と、出力アンプ105と、アナログ−デジタル変換器106と、制御回路107とを有する。
図6に示す撮像装置は、CMOSセンサ101と、垂直走査回路102と、信号保持回路103と、水平走査回路104と、出力アンプ105と、アナログ−デジタル変換器106と、制御回路107とを有する。
CMOSセンサ101から撮像画像の信号を読み出す場合、垂直走査回路102は、制御回路107によって制御される垂直走査のタイミングに従って、CMOSセンサ101の水平ラインを順次に選択する。CMOSセンサ101は、垂直走査回路102によって1本の水平ラインが選択されると、この選択された水平ライン上の画素回路より出力される画素信号を信号保持回路103へ転送する。信号保持回路103は、制御回路107の制御に従って、CMOSセンサ101から転送される1水平ライン分の画素信号を保持する。
通常、信号保持回路103では、CDS(correlated double sampling:相関2重サンプリング)と称されるノイズ除去処理が施される。CMOSセンサ101の各画素回路には、光検出素子の検出信号を増幅するアンプが内蔵されており、この内蔵アンプの特性が画素回路ごとにばらつくことによって、画素信号にノイズが混入する。CDSは、このノイズを除去するための処理である。例えば、画素回路の光検出素子より出力される検出信号をある基準レベルにリセットして内蔵アンプで増幅した画素信号と、撮像によって実際に得られる検出信号を同一の内蔵アンプで増幅した画素信号とをそれぞれ読み出し、両者の差をキャパシタ等に保持する。
このようにして信号保持回路103に1水平ライン分の画素信号が保持されると、次に水平走査によって、この複数の画素信号の中からそれぞれの画素信号が順に選択され、アナログ−デジタル変換される。
図7は、図6に示す撮像装置における水平走査のタイミングの一例を示す図である。
クロック信号CK(図7(A))は、画素信号の転送周期を規定するクロック信号である。制御回路107は、このクロック信号CKの立ち上がりに同期して、水平走査回路104に供給する水平アドレス信号AD(図7(B))を更新する。水平走査回路104は、水平アドレス信号ADが更新されると、新たなアドレスのデコードを開始する。
クロック信号CK(図7(A))は、画素信号の転送周期を規定するクロック信号である。制御回路107は、このクロック信号CKの立ち上がりに同期して、水平走査回路104に供給する水平アドレス信号AD(図7(B))を更新する。水平走査回路104は、水平アドレス信号ADが更新されると、新たなアドレスのデコードを開始する。
水平走査回路104においてデコードが開始されると、次に制御回路107は、クロック信号CKの立ち上がりから遅延時間Daだけ遅れたタイミングで、出力アンプ105におけるリセット動作を停止する制御信号Sa(図7(D))を出力する。
信号保持回路103から信号線を介して出力アンプ105に伝送される画素信号は微弱であり、信号線の寄生容量に蓄積される僅かな電荷の影響を受けて変化する。そのため、信号保持回路103から出力アンプ105へ画素信号を出力する前に、信号線の電圧を一定のレベルにリセットしておく必要がある。制御信号Saは、出力アンプ105におけるこのリセット動作を制御するための信号である。
出力アンプ105は、この制御信号Saを受けて、信号線に対するリセット電圧の供給を停止する。
信号保持回路103から信号線を介して出力アンプ105に伝送される画素信号は微弱であり、信号線の寄生容量に蓄積される僅かな電荷の影響を受けて変化する。そのため、信号保持回路103から出力アンプ105へ画素信号を出力する前に、信号線の電圧を一定のレベルにリセットしておく必要がある。制御信号Saは、出力アンプ105におけるこのリセット動作を制御するための信号である。
出力アンプ105は、この制御信号Saを受けて、信号線に対するリセット電圧の供給を停止する。
出力アンプ105におけるリセット動作が停止されると、次に制御回路107は、クロック信号CKの立ち上がりから遅延時間Dbだけ遅れたタイミングで、水平走査回路104から水平走査信号を出力させる制御信号Sb(図7(D))を出力する。水平走査回路104は、この制御信号Sbを受けて、水平アドレス信号Saのデコード結果を水平走査信号として出力する。信号保持回路103は、水平走査回路104から出力される水平走査信号に従い、保持中の複数の画素信号から1つを選択して出力アンプ105に出力する。出力アンプは、信号保持回路103から出力される画素信号を増幅して、アナログ−デジタル変換器106に出力する。
出力アンプ105において画素信号が増幅されると、次に制御回路107は、クロック信号CKの立ち上がりから遅延時間Dcだけ遅れたタイミングで、アナログ−デジタル変換器106の変換動作を開始させる制御信号Sc(図7(E))を出力する。アナログ−デジタル変換器106は、この制御信号Scを受けて画素信号のアナログ−デジタル変換を行い、画素データDoutを出力する。
以上の処理がクロック信号CKの毎サイクルにおいて繰り返されることにより、1水平ライン分の画素信号がクロック信号CKに同期して順次に読み出され、デジタル信号として出力される。
特開平10−257391号公報
以上の処理がクロック信号CKの毎サイクルにおいて繰り返されることにより、1水平ライン分の画素信号がクロック信号CKに同期して順次に読み出され、デジタル信号として出力される。
図8は、制御回路107において制御信号Sa,Sb,Scを生成する回路の一例を示す図である。
図8に示す回路は、遅延調整回路108,109,110と、パルス幅調整回路111,112,113とを有する。
図8に示す回路は、遅延調整回路108,109,110と、パルス幅調整回路111,112,113とを有する。
パルス幅調整回路111は、クロック信号CKを入力してそのパルス幅を調整し、制御信号Saに必要なパルス幅を持つパルス信号を生成する。
同様に、パルス幅調整回路112は制御信号Sbのパルス幅を調整し、パルス幅調整回路113は制御信号Scのパルス幅を調整する。
同様に、パルス幅調整回路112は制御信号Sbのパルス幅を調整し、パルス幅調整回路113は制御信号Scのパルス幅を調整する。
遅延調整回路108は、例えば図8に示すように、縦続接続された複数の遅延回路DLと、この複数の遅延回路DLより出力される複数の遅延信号から何れか1つを選択して出力するセレクタSELとを有している。遅延調整回路108は、パルス幅調整回路111において生成されるパルス信号に、制御回路107からの図示しない遅延調整信号に応じた遅延を与えて、制御信号Saを生成する。
同様に、遅延調整回路109は制御信号Sbの遅延を調整し、遅延調整回路110は制御信号Scの遅延を調整する。
同様に、遅延調整回路109は制御信号Sbの遅延を調整し、遅延調整回路110は制御信号Scの遅延を調整する。
この図8に示す回路のように、従来の撮像装置では、水平走査に関わるタイミング制御用の信号群(Sa,Sb,Sc等)を、制御回路107において一括して生成している。
一方、クロック信号CKとこれに基づいて生成される水平走査タイミング制御用の信号群(Sa,Sb,Sc等)は、一般に、撮像装置において最も周波数の高い高速な信号である。そのため、配線の抵抗や寄生容量による僅な遅延でも動作に支障が生じるため、配線パターンの設計には十分な配慮が必要である。
例えば、信号の遅延を出来るだけ短くするために信号配線の幅を太くする必要がある。また、高速信号によるノイズが他の系統(例えばアナログ信号)に影響を与えないように、信号配線をグランド配線で囲い込む電気的シールド対策を施す必要もある。
例えば、信号の遅延を出来るだけ短くするために信号配線の幅を太くする必要がある。また、高速信号によるノイズが他の系統(例えばアナログ信号)に影響を与えないように、信号配線をグランド配線で囲い込む電気的シールド対策を施す必要もある。
従って、水平走査タイミング制御用の信号群を共通の制御回路において一括して生成する従来の方式では、上記の対策により大きな面積が必要になる多数の信号線を制御回路に集中させることになるため、レイアウトの無駄が大きくなり、チップ面積が大きくなるという不利益があった。
また、従来の方式では、共通の制御回路から各回路ブロックへ制御信号が分配されることから、制御信号を伝送するための配線が長くなり、信号遅延を正確に見積もることが難しい。そのため、実回路の遅延が調整範囲を逸脱してしまう事態に備えて、調整範囲を余分に広く設定しておかなくてはならならず、例えば図8に示す遅延調整回路では、遅延回路DLの段数を余分に多く設けなければならない。従って、遅延の調整範囲にマージンを設けるための余分な回路素子が必要になり、回路面積が大きくなるという不利益が生じていた。
本発明はかかる事情に鑑みてなされたものであり、その目的は、撮像画像の走査タイミングの制御に関わる回路の面積の増大を抑えることができる撮像装置を提供することにある。
上記の目的を達成するため、本発明の撮像装置は、撮像センサと、画素信号出力回路と、アナログ−デジタル変換回路と、第2のタイミング信号生成回路とを有する。
上記撮像センサは、撮像画像を区分する複数の走査領域のうち、入力される第1の走査信号において指定された走査領域に属する複数の画素の画素信号を出力する。
上記画素信号出力回路は、上記撮像センサから出力される上記複数の画素の画素信号のうち、入力される第2の走査信号において指定された画素の画素信号を、第1のタイミング信号に応じた第1のタイミングで出力する。
上記アナログ−デジタル変換回路は、上記画素信号出力回路から出力される画素信号を、第2のタイミング信号に応じた第2のタイミングでアナログ信号からデジタル信号に変換する。
上記第2のタイミング信号生成回路は、上記第1のタイミングに比べて上記第2のタイミングが遅延するように、上記第1のタイミング信号に基づいて上記第2のタイミング信号を生成する。
上記撮像センサは、撮像画像を区分する複数の走査領域のうち、入力される第1の走査信号において指定された走査領域に属する複数の画素の画素信号を出力する。
上記画素信号出力回路は、上記撮像センサから出力される上記複数の画素の画素信号のうち、入力される第2の走査信号において指定された画素の画素信号を、第1のタイミング信号に応じた第1のタイミングで出力する。
上記アナログ−デジタル変換回路は、上記画素信号出力回路から出力される画素信号を、第2のタイミング信号に応じた第2のタイミングでアナログ信号からデジタル信号に変換する。
上記第2のタイミング信号生成回路は、上記第1のタイミングに比べて上記第2のタイミングが遅延するように、上記第1のタイミング信号に基づいて上記第2のタイミング信号を生成する。
上記本発明によれば、上記撮像センサにおいて、撮像画像を区分する複数の走査領域のうち、入力される第1の走査信号において指定された走査領域に属する複数の画素の画素信号が出力される。
上記撮像センサから上記複数の画素の画素信号が出力されると、これらの画素信号のうち、入力される第2の走査信号において指定された画素の画素信号が、第1のタイミング信号に応じた第1のタイミングで上記画素信号出力回路より出力される。
上記画素信号出力回路から出力される画素信号は、上記アナログ−デジタル変換回路において、第2のタイミング信号に応じた第2のタイミングでアナログ信号からデジタル信号に変換される。
この第2のタイミング信号は、上記第1のタイミングに比べて上記第2のタイミングが遅延するように、上記第2のタイミング信号生成回路において上記第1のタイミング信号に基づき生成される。
上記撮像センサから上記複数の画素の画素信号が出力されると、これらの画素信号のうち、入力される第2の走査信号において指定された画素の画素信号が、第1のタイミング信号に応じた第1のタイミングで上記画素信号出力回路より出力される。
上記画素信号出力回路から出力される画素信号は、上記アナログ−デジタル変換回路において、第2のタイミング信号に応じた第2のタイミングでアナログ信号からデジタル信号に変換される。
この第2のタイミング信号は、上記第1のタイミングに比べて上記第2のタイミングが遅延するように、上記第2のタイミング信号生成回路において上記第1のタイミング信号に基づき生成される。
なお、上記本発明において、上記画素信号出力回路は、複数の信号保持回路と、信号線と、複数のスイッチ回路と、スイッチ駆動回路と、リセット回路とを含んでいても良い。
上記複数の信号保持回路は、上記撮像センサから出力される上記複数の画素信号を保持する。
上記信号線には、上記画素信号が出力される。
上記複数のスイッチ回路は、上記複数の信号保持回路における保持信号の出力ノードと上記信号線との間に接続される。
上記スイッチ駆動回路は、上記複数のスイッチ回路のうち、上記第2の走査信号に応じて選択した何れか1つのスイッチ回路を、上記第1のタイミング信号に応じた上記第1のタイミングでオンさせる。
上記リセット回路は、上記スイッチ駆動回路において上記スイッチ回路をオンに駆動する前に、上記信号線へリセット電圧を供給し、第3のタイミング信号に応じた第3のタイミングで上記リセット電圧の供給を停止する。
また、上記本発明は、上記第3のタイミングに比べて上記第1のタイミングが遅延するように、上記第3のタイミング信号に基づいて上記第1のタイミング信号を生成する第1のタイミング信号生成回路を有しても良い。
上記複数の信号保持回路は、上記撮像センサから出力される上記複数の画素信号を保持する。
上記信号線には、上記画素信号が出力される。
上記複数のスイッチ回路は、上記複数の信号保持回路における保持信号の出力ノードと上記信号線との間に接続される。
上記スイッチ駆動回路は、上記複数のスイッチ回路のうち、上記第2の走査信号に応じて選択した何れか1つのスイッチ回路を、上記第1のタイミング信号に応じた上記第1のタイミングでオンさせる。
上記リセット回路は、上記スイッチ駆動回路において上記スイッチ回路をオンに駆動する前に、上記信号線へリセット電圧を供給し、第3のタイミング信号に応じた第3のタイミングで上記リセット電圧の供給を停止する。
また、上記本発明は、上記第3のタイミングに比べて上記第1のタイミングが遅延するように、上記第3のタイミング信号に基づいて上記第1のタイミング信号を生成する第1のタイミング信号生成回路を有しても良い。
上記の構成によると、上記撮像センサから出力される上記複数の画素信号は、上記信号保持回路に保持される。
上記スイッチ回路がオンに駆動する前において、上記信号線には、上記リセット回路によって上記リセット電圧が供給される。このリセット電圧の供給は、第3のタイミング信号に応じた第3のタイミングで停止される。
上記リセット電圧の供給が停止された後、上記スイッチ駆動回路によって、上記複数のスイッチ回路のうち、上記第2の走査信号に応じて選択された何れか1つのスイッチ回路が、上記第1のタイミング信号に応じた上記第1のタイミングでオンに駆動される。
この第1のタイミング信号は、上記第3のタイミングに比べて上記第1のタイミングが遅延するように、上記第1のタイミング信号生成回路において上記第3のタイミング信号に基づき生成される。
上記スイッチ駆動回路の駆動により上記スイッチ回路がオンすると、当該スイッチ回路に接続される上記信号保持回路の出力ノードを介して、これに保持される画素信号が上記信号線へ出力される。
上記スイッチ回路がオンに駆動する前において、上記信号線には、上記リセット回路によって上記リセット電圧が供給される。このリセット電圧の供給は、第3のタイミング信号に応じた第3のタイミングで停止される。
上記リセット電圧の供給が停止された後、上記スイッチ駆動回路によって、上記複数のスイッチ回路のうち、上記第2の走査信号に応じて選択された何れか1つのスイッチ回路が、上記第1のタイミング信号に応じた上記第1のタイミングでオンに駆動される。
この第1のタイミング信号は、上記第3のタイミングに比べて上記第1のタイミングが遅延するように、上記第1のタイミング信号生成回路において上記第3のタイミング信号に基づき生成される。
上記スイッチ駆動回路の駆動により上記スイッチ回路がオンすると、当該スイッチ回路に接続される上記信号保持回路の出力ノードを介して、これに保持される画素信号が上記信号線へ出力される。
また、上記本発明は、走査回路と、第3のタイミング信号生成回路とを有しても良い。
上記走査回路は、入力されるアドレス信号に応じた上記第2の走査信号を生成し、当該生成した第2の走査信号を、第4のタイミング信号に応じた第4のタイミングで上記スイッチ駆動回路に出力する。
上記第3のタイミング信号生成回路は、上記第4のタイミングに比べて上記第3のタイミングが遅延するように、上記第4のタイミング信号に基づいて上記第3のタイミング信号を生成する。
上記走査回路は、入力されるアドレス信号に応じた上記第2の走査信号を生成し、当該生成した第2の走査信号を、第4のタイミング信号に応じた第4のタイミングで上記スイッチ駆動回路に出力する。
上記第3のタイミング信号生成回路は、上記第4のタイミングに比べて上記第3のタイミングが遅延するように、上記第4のタイミング信号に基づいて上記第3のタイミング信号を生成する。
上記の構成によると、まず上記走査回路において、上記アドレス信号に応じた上記第2の走査信号が生成される。そして、この生成された第2の走査信号が、第4のタイミング信号に応じた第4のタイミングで上記スイッチ駆動回路に出力される。
その後、上記リセット回路において、上記信号線に対するリセット電圧の供給が、上記第3のタイミング信号に応じた上記第3のタイミングで停止される。
この第3のタイミング信号は、上記第4のタイミングに比べて上記第3のタイミングが遅延するように、上記第3のタイミング信号生成回路において上記第4のタイミング信号に基づき生成される。
その後、上記リセット回路において、上記信号線に対するリセット電圧の供給が、上記第3のタイミング信号に応じた上記第3のタイミングで停止される。
この第3のタイミング信号は、上記第4のタイミングに比べて上記第3のタイミングが遅延するように、上記第3のタイミング信号生成回路において上記第4のタイミング信号に基づき生成される。
好適には、上記第2のタイミング信号生成回路は、上記第1のタイミングに対する上記第2のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第2のタイミング信号を生成する。
上記第1のタイミング信号生成回路は、上記第3のタイミングに対する上記第1のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第1のタイミング信号を生成する。
上記第3のタイミング信号生成回路は、上記第4のタイミングに対する上記第3のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第3のタイミング信号を生成する。
上記第1のタイミング信号生成回路は、上記第3のタイミングに対する上記第1のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第1のタイミング信号を生成する。
上記第3のタイミング信号生成回路は、上記第4のタイミングに対する上記第3のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第3のタイミング信号を生成する。
本発明によれば、撮像画像の走査タイミングの制御に関わる回路の面積の増大を抑えることができる。
以下、本発明の実施形態について、図面を参照して説明する。
図1は、本発明の実施形態に係る撮像装置の構成の一例を示す図である。
図1に示す撮像装置は、センサブロック1と、制御ブロック2とを有する。
センサブロック1は、撮像センサ11と、垂直走査回路12と、画素信号出力回路13と、水平走査回路14と、アナログ−デジタル変換回路15と、第3のタイミング信号生成回路16と、第1のタイミング信号生成回路17と、第2のタイミング信号生成回路18とを含む。
制御ブロック2は、垂直アドレスジェネレータ21と、転送タイミングジェネレータ22と、水平アドレスジェネレータ23と、出力タイミングジェネレータ24と、制御回路25とを有する。
図1に示す撮像装置は、センサブロック1と、制御ブロック2とを有する。
センサブロック1は、撮像センサ11と、垂直走査回路12と、画素信号出力回路13と、水平走査回路14と、アナログ−デジタル変換回路15と、第3のタイミング信号生成回路16と、第1のタイミング信号生成回路17と、第2のタイミング信号生成回路18とを含む。
制御ブロック2は、垂直アドレスジェネレータ21と、転送タイミングジェネレータ22と、水平アドレスジェネレータ23と、出力タイミングジェネレータ24と、制御回路25とを有する。
なお、本発明の構成要素と、図1に示す撮像装置の構成要素との対応関係は次の通りである。
すなわち、撮像センサ11は、本発明の撮像センサの一実施形態である。
画素信号出力回路13は、本発明の画素信号出力回路の一実施形態である。
水平走査回路14は、本発明の走査回路の一実施形態である。
第2のタイミング信号生成回路18は、本発明の第2のタイミング信号生成回路の一実施形態である。
第1のタイミング信号生成回路17は、本発明の第1のタイミング信号生成回路の一実施形態である。
第3のタイミング信号生成回路16は、本発明の第3のタイミング信号生成回路の一実施形態である。
すなわち、撮像センサ11は、本発明の撮像センサの一実施形態である。
画素信号出力回路13は、本発明の画素信号出力回路の一実施形態である。
水平走査回路14は、本発明の走査回路の一実施形態である。
第2のタイミング信号生成回路18は、本発明の第2のタイミング信号生成回路の一実施形態である。
第1のタイミング信号生成回路17は、本発明の第1のタイミング信号生成回路の一実施形態である。
第3のタイミング信号生成回路16は、本発明の第3のタイミング信号生成回路の一実施形態である。
撮像センサ11は、例えばCMOSセンサやCCDなどで構成され、2次元的に配列された複数の画素回路を有している。各画素回路は、被写体からの光をそれぞれ電気信号に変換し、撮像画像を構成する各画素の画素信号として出力する。
撮像センサ11は、撮像画像を読み出す場合、撮像画像を区分する複数の走査領域のうち、垂直走査信号Svにおいて指定された走査領域に属する複数の画素の画素信号を出力する。
例えば、撮像センサ11の撮像画像は、n本(nは1より大きい任意の整数を示す。以下同じ。)の水平ラインに区分されており、この水平ラインのうち垂直走査信号Svにおいて指定された1本の水平ラインに属するm画素(mは1より大きい任意の整数を示す。以下同じ。)の画素信号を出力する。
例えば、撮像センサ11の撮像画像は、n本(nは1より大きい任意の整数を示す。以下同じ。)の水平ラインに区分されており、この水平ラインのうち垂直走査信号Svにおいて指定された1本の水平ラインに属するm画素(mは1より大きい任意の整数を示す。以下同じ。)の画素信号を出力する。
垂直走査回路12は、垂直アドレスジェネレータ21より供給される垂直アドレス信号ADvに応じて、上述したn本の水平ラインのうちの1本を指定する垂直走査信号Svを出力する。
画素信号出力回路13は、撮像センサ11から出力される1水平ライン分のm画素の画素信号のうち、水平走査信号Shにおいて指定された画素の画素信号を、第1のタイミング信号S1に応じた第1のタイミングでアナログ−デジタル変換回路15に出力する。
また、画素信号出力回路13は、撮像センサ11から取り込んだ画素信号を内部の信号線LHに出力する前に、信号線LHへ一定のリセット電圧Vrstを供給する。これは、信号線LHの寄生容量に蓄積される電荷の影響で画素信号がばらつくことを防ぐためである。画素信号出力回路13は、このリセット電圧Vrstの供給を、第3のタイミング信号S3に応じた第3のタイミングで停止する。
図2は、画素信号出力回路13の構成の一例を示す図である。
図2において図1と同一符号は、同一の構成要素を示す。また、図2において記号‘PX1’〜‘PXm’は、撮像センサ11の共通の水平ラインに属するm個の画素回路を示す。
図2において図1と同一符号は、同一の構成要素を示す。また、図2において記号‘PX1’〜‘PXm’は、撮像センサ11の共通の水平ラインに属するm個の画素回路を示す。
図2に示す画素信号出力回路13は、信号保持回路SH1,…,SHmと、スイッチ回路SW1,…,SWmと、信号線LHと、AND回路G1,…,Gmと、スイッチ回路SWA1およびSWA2と、増幅器AMP1と、バッファ回路BUF1と、キャパシタCshとを有する。
なお、本発明の構成要素と、図2に示す回路の構成要素との対応関係は次の通りである。
信号保持回路SH1,…,SHmは、本発明の複数の信号保持回路の一実施形態である。
信号線LHは、本発明の信号線の一実施形態である。
スイッチ回路SW1,…,SWmは、本発明の複数のスイッチ回路の一実施形態である。
AND回路G1,…,Gmを有する回路は、本発明のスイッチ駆動回路の一実施形態である。
スイッチ回路SWA1は、本発明のリセット回路の一実施形態である。
信号保持回路SH1,…,SHmは、本発明の複数の信号保持回路の一実施形態である。
信号線LHは、本発明の信号線の一実施形態である。
スイッチ回路SW1,…,SWmは、本発明の複数のスイッチ回路の一実施形態である。
AND回路G1,…,Gmを有する回路は、本発明のスイッチ駆動回路の一実施形態である。
スイッチ回路SWA1は、本発明のリセット回路の一実施形態である。
信号保持回路SHk(kは、1からmまでの整数を示す。以下同じ。)は、撮像センサ11の画素回路PXkから信号線LVkを介して出力される画素信号を保持する。
信号保持回路SHkは、例えば図2に示すように、スイッチ回路SWH1およびSWH2と、キャパシタC1およびC2とを有する。
スイッチ回路SWH1とキャパシタC2は直列に接続されており、この直列回路が信号線LV1に挿入されている。この直列回路の画素回路PXk側の端子は、スイッチ回路SWH2を介してグランドレベルGに接続され、他方の端子は、キャパシタC1を介してリセット電圧Vrstに接続される。
このスイッチ回路SWH1およびSWH2は、制御ブロック2から出力される図示しない制御信号に従って制御されており、先に述べたCDS処理が実行される。キャパシタC1には、画素回路PXkの画素信号が、CDS処理によりノイズ成分を除去された状態で保持される。
スイッチ回路SWH1とキャパシタC2は直列に接続されており、この直列回路が信号線LV1に挿入されている。この直列回路の画素回路PXk側の端子は、スイッチ回路SWH2を介してグランドレベルGに接続され、他方の端子は、キャパシタC1を介してリセット電圧Vrstに接続される。
このスイッチ回路SWH1およびSWH2は、制御ブロック2から出力される図示しない制御信号に従って制御されており、先に述べたCDS処理が実行される。キャパシタC1には、画素回路PXkの画素信号が、CDS処理によりノイズ成分を除去された状態で保持される。
スイッチ回路SWkは、信号保持回路SHkにおける保持信号の出力ノードと信号線LHとの間に接続される。例えば図2の例において、スイッチ回路SWkは、信号保持回路SHkにおけるキャパシタC1の一方の端子(リセット電圧Vrstに接続されていない側の端子)と信号線LHとの間に接続される。
AND回路G1〜Gmは、スイッチ回路SW1〜SWmを駆動するスイッチ駆動回路を構成している。
このスイッチ駆動回路は、m個のスイッチ回路SW1〜SWmのうち、水平走査回路14より出力されるmビットの水平走査信号Sh(Sh1〜Shm)に応じて選択した何れか1つのスイッチ回路を、第1のタイミング信号S1に応じた第1のタイミングでオンさせる。
このスイッチ駆動回路は、m個のスイッチ回路SW1〜SWmのうち、水平走査回路14より出力されるmビットの水平走査信号Sh(Sh1〜Shm)に応じて選択した何れか1つのスイッチ回路を、第1のタイミング信号S1に応じた第1のタイミングでオンさせる。
AND回路Gkは、第1のタイミング信号S1と、水平走査信号Shの第kビット(SHk)とが両方とも論理値‘1’のときスイッチ回路SWkをオンさせ、何れか一方でも論理値‘0’のときはスイッチ回路SWkをオフさせる駆動信号を出力する。
スイッチ回路SWA1は、スイッチ駆動回路(AND回路G1〜Gm)においてm個のスイッチ回路SW1〜SWmの何れかをオンに駆動する前に、信号線LHへリセット電圧Vrstを供給するリセット回路を構成している。
このリセット回路は、第3のタイミング信号S3に応じた第3のタイミングでリセット電圧Vrstの供給を停止する。
このリセット回路は、第3のタイミング信号S3に応じた第3のタイミングでリセット電圧Vrstの供給を停止する。
図2の例において、スイッチ回路SWA1は、リセット電圧Vrstと信号線LHとの間に接続されており、第3のタイミング信号S3に応じてオンオフする。
増幅器AMP1は、信号線LHに出力される画素信号の電圧とリセット電圧Vrstとの差を増幅する。
スイッチ回路SWA2、キャパシタCsh、およびバッファ回路BUF1は、第3のタイミング信号S3に応じて増幅器AMP1の出力信号を保持するサンプルホールド回路を構成している。
このサンプルホールド回路は、スイッチ回路SWA1がオンに設定されるとき(すなわち、信号線LHに対するリセット電圧Vrstの供給が停止されているとき)、増幅器AMP1の出力信号に応じた画素信号Spixをアナログ−デジタル変換回路15に出力する。また、スイッチ回路SWA1がオンからオフに設定されるとき(すなわち、信号線LHに対するリセット電圧Vrstの供給が開始されるとき)、出力中の画素信号Spixのレベルを保持する。
このサンプルホールド回路は、スイッチ回路SWA1がオンに設定されるとき(すなわち、信号線LHに対するリセット電圧Vrstの供給が停止されているとき)、増幅器AMP1の出力信号に応じた画素信号Spixをアナログ−デジタル変換回路15に出力する。また、スイッチ回路SWA1がオンからオフに設定されるとき(すなわち、信号線LHに対するリセット電圧Vrstの供給が開始されるとき)、出力中の画素信号Spixのレベルを保持する。
図2の例において、スイッチ回路SWA2は、増幅器AMP1の出力とバッファ回路BUF1の入力との間に接続される。スイッチ回路SWA2は、第3のタイミング信号S3に応じて、スイッチ回路SWA1がオフに設定されるときにオンし、スイッチ回路SWA1がオンに設定されるときにオフする。
キャパシタCshは、バッファ回路BUF1の入力とグランドレベルGとの間に接続される。
バッファ回路BUF1は、キャパシタCshに保持される電圧に応じた信号レベルを有する画素信号Spixをアナログ−デジタル変換回路15に出力する。
以上が、信号保持回路13の説明である。
キャパシタCshは、バッファ回路BUF1の入力とグランドレベルGとの間に接続される。
バッファ回路BUF1は、キャパシタCshに保持される電圧に応じた信号レベルを有する画素信号Spixをアナログ−デジタル変換回路15に出力する。
以上が、信号保持回路13の説明である。
図1の説明に戻る。
水平走査回路14は、転送タイミングジェネレータ22から供給される水平アドレス信号ADhに応じたmビットの水平走査信号Svを生成し、当該生成した水平走査信号Shを、第4のタイミング信号S4に応じた第4のタイミングで画素信号出力回路13に出力する。
水平走査回路14は、転送タイミングジェネレータ22から供給される水平アドレス信号ADhに応じたmビットの水平走査信号Svを生成し、当該生成した水平走査信号Shを、第4のタイミング信号S4に応じた第4のタイミングで画素信号出力回路13に出力する。
水平走査回路14は、例えば、デコード回路とラッチ回路を有している。
デコード回路は、水平アドレス信号ADhをデコードしてmビットの水平走査信号Sh1〜Shmを出力する。
ラッチ回路は、デコード回路から出力されるmビットの水平走査信号Sh1〜Shmを第4のタイミング信号S4に従ってラッチし、画素信号出力回路13のスイッチ駆動回路(AND回路G1〜Gm)へ出力する。
デコード回路は、水平アドレス信号ADhをデコードしてmビットの水平走査信号Sh1〜Shmを出力する。
ラッチ回路は、デコード回路から出力されるmビットの水平走査信号Sh1〜Shmを第4のタイミング信号S4に従ってラッチし、画素信号出力回路13のスイッチ駆動回路(AND回路G1〜Gm)へ出力する。
アナログ−デジタル変換回路15は、画素信号出力回路13から出力される画素信号Spixを、第2のタイミング信号S2に応じた第2のタイミングでアナログ信号からデジタル信号に変換し、画素データDoutとして出力する。
第3のタイミング信号生成回路16は、出力タイミングジェネレータ24から供給される第4のタイミング信号S4に基づき、第4のタイミングに比べて第3のタイミングが遅延するように第3のタイミング信号S3を生成する。
すなわち、水平走査回路14による水平走査信号Shの出力タイミング(第4のタイミング)に比べて、画素信号出力回路13におけるリセット解除のタイミング(第3のタイミング)が遅延するように、第4のタイミング信号S4に対して遅延を与えた第3のタイミング信号S3を生成する。
すなわち、水平走査回路14による水平走査信号Shの出力タイミング(第4のタイミング)に比べて、画素信号出力回路13におけるリセット解除のタイミング(第3のタイミング)が遅延するように、第4のタイミング信号S4に対して遅延を与えた第3のタイミング信号S3を生成する。
図3は、第3のタイミング信号生成回路16の構成の一例を示す図である。
図3(A)に示す第3のタイミング信号生成回路16は、パルス幅調整回路PW1と、スイッチ回路SWD1,…,SWDiと、縦続接続された遅延回路DL1,…,DLiとを有する。ただし、記号‘i’は1より大きい任意の整数を示す。
図3(A)に示す第3のタイミング信号生成回路16は、パルス幅調整回路PW1と、スイッチ回路SWD1,…,SWDiと、縦続接続された遅延回路DL1,…,DLiとを有する。ただし、記号‘i’は1より大きい任意の整数を示す。
パルス幅調整回路PW1は、出力タイミングジェネレータ24から供給される第4のタイミング信号S4のパルス幅を、第3のタイミング信号S3に必要なパルス幅に調整して出力する。
遅延回路DL1〜DLiの縦続接続回路は、初段(D1)に入力されるパルス幅調整回路PW1の出力パルス信号を、後段(D2,D3,…)へ順に伝播する。
各段の遅延回路は、例えば、図3(B)に示すように、チャネル長の長いトランジスタを用いたインバータ回路を有する。
図3(B)に示すインバータ回路は、pnpトランジスタQp2およびQp3と、n型MOSトランジスタQn2およびQn3とを有する。pnpトランジスタQp2およびQp3は、電源電圧VDDと出力端子との間に直列に接続され、n型MOSトランジスタQn2およびQn3は、出力端子とグランドレベルGとの間に直列に接続される。各トランジスタのゲートは、入力端子に共通接続される。
図3(B)に示すように、トランジスタを直列接続することによって、これらを1つのトランジスタとして見た場合のチャネル長が長くなる。これにより、実質的に駆動能力の低いトランジスタを用いることと等価になり、通常のインバータ回路に比べて信号遅延が大きくなる。
図3(B)に示すインバータ回路は、pnpトランジスタQp2およびQp3と、n型MOSトランジスタQn2およびQn3とを有する。pnpトランジスタQp2およびQp3は、電源電圧VDDと出力端子との間に直列に接続され、n型MOSトランジスタQn2およびQn3は、出力端子とグランドレベルGとの間に直列に接続される。各トランジスタのゲートは、入力端子に共通接続される。
図3(B)に示すように、トランジスタを直列接続することによって、これらを1つのトランジスタとして見た場合のチャネル長が長くなる。これにより、実質的に駆動能力の低いトランジスタを用いることと等価になり、通常のインバータ回路に比べて信号遅延が大きくなる。
スイッチ回路SWDq(qは、1からiまでの整数を示す。以下同じ。)は、遅延回路DLqの出力と第3のタイミング信号S3の出力端子との間に接続されており、制御回路25から供給される制御信号SDqに従ってオンオフする。
スイッチ回路SWDqは、例えば図3(A)に示すように、n型MOSトランジスタQn1と、p型MOSトランジスタQp1と、インバータ回路IV1とを有する。n型MOSトランジスタQn1およびp型MOSトランジスタQp1は、遅延回路DLqの出力と第3のタイミング信号S3の出力端子との間に接続される。n型MOSトランジスタQn1のゲートには制御信号SDqが入力され、p型MOSトランジスタQp1のゲートには、制御信号SDqをインバータ回路IV1において論理反転させた信号が入力される。
図3(A)に示す構成によると、n型MOSトランジスタQn1およびp型MOSトランジスタQp1は、制御信号SDqがハイレベルに設定された場合に共にオンし、制御信号SDqがローレベルに設定された場合に共にオフする。
図3(A)に示す構成によると、n型MOSトランジスタQn1およびp型MOSトランジスタQp1は、制御信号SDqがハイレベルに設定された場合に共にオンし、制御信号SDqがローレベルに設定された場合に共にオフする。
第1のタイミング信号生成回路17は、第3のタイミング信号生成回路16において生成される第3のタイミング信号S3に基づき、第3のタイミングに比べて第1のタイミングが遅延するように第1のタイミング信号S1を生成する。
すなわち、画素信号出力回路13におけるリセット解除のタイミング(第3のタイミング)に比べて、画素信号出力回路13における画素信号の出力タイミング(第1のタイミング)が遅延するように、第3のタイミング信号S3に対して遅延を与えた第1のタイミング信号S1を生成する。
すなわち、画素信号出力回路13におけるリセット解除のタイミング(第3のタイミング)に比べて、画素信号出力回路13における画素信号の出力タイミング(第1のタイミング)が遅延するように、第3のタイミング信号S3に対して遅延を与えた第1のタイミング信号S1を生成する。
第2のタイミング信号生成回路18は、第1のタイミング信号生成回路17において生成される第1のタイミング信号S1に基づき、第1のタイミングに比べて第2のタイミングが遅延するように第2のタイミング信号S2を生成する。
すなわち、画素信号出力回路13における画素信号の出力タイミング(第1のタイミング)に比べて、アナログ−デジタル変換回路15における変換タイミング(第2のタイミング)が遅延するように、第1のタイミング信号S1に対して遅延を与えた第2のタイミング信号S2を生成する。
すなわち、画素信号出力回路13における画素信号の出力タイミング(第1のタイミング)に比べて、アナログ−デジタル変換回路15における変換タイミング(第2のタイミング)が遅延するように、第1のタイミング信号S1に対して遅延を与えた第2のタイミング信号S2を生成する。
なお、第1のタイミング信号生成回路17、第2のタイミング信号生成回路18は、図3に示す第3のタイミング信号生成回路16と同様な構成にすることが可能である。
垂直アドレスジェネレータ21は、制御回路25の制御に従って、撮像センサ11の水平ラインを順次に指定する垂直アドレス信号ADvを生成する。
転送タイミングジェネレータ22は、制御回路25の制御に従って、水平アドレスジェネレータ23が生成する水平アドレス信号ADhを水平走査回路14に出力する。
水平アドレスジェネレータ23は、制御回路25の制御に従って、水平ライン上の各画素を順次に指定する水平アドレス信号ADhを生成する。
出力タイミングジェネレータ24は、制御回路25の制御に従って、画素信号出力回路13に対する水平走査信号Shの出力タイミング(第4のタイミング)を規定する第4のタイミング信号S4を生成する。
制御回路25は、撮像装置の全体的な制御を行う回路であり、入力される垂直同期信号Vsや水平同期信号Hs、クロック信号CKなどに基づいて、制御ブロック2の各回路ブロック(21〜24)を制御する。また、第3のタイミング信号生成回路16、第1のタイミング信号生成回路17、第2のタイミング信号生成回路18における遅延量を設定するための制御信号Sdを出力する。
ここで、上述した構成を有する本実施形態に係る撮像装置の動作について、図4に示すタイミング図を参照しながら説明する。
撮像センサ11から撮像画像の信号を読み出す場合、制御回路25は、水平同期信号Vhによって規定される1水平走査周期ごとに、撮像画像の1水平ラインを順次に指定する垂直アドレス信号ADvを垂直アドレスジェネレータ21において生成させる。
垂直走査回路12は、垂直アドレスジェネレータ21から垂直アドレス信号ADvを供給されると、このアドレス信号に応じて、撮像画像中の1本の水平ラインを選択し、この選択した水平ラインに属するm画素の画素信号を画素信号出力回路13へ転送する。画素信号出力回路13は、撮像センサ11から転送されるm画素の画素信号を、内部の信号保持回路SH1〜SHmに保持する。
信号保持回路SH1〜SHmに1水平ライン分の画素信号が保持されると、制御回路25は、クロック信号CK(図4(A))の1サイクル毎に、水平アドレスジェネレータ23において水平アドレス信号ADhを生成させる。転送タイミングジェネレータ22は、生成された水平アドレス信号ADhを、クロック信号CKに同期した所定のタイミングで、水平走査回路14に出力する。例えば図4(B)に示すように、クロック信号CKの立ち上がりに同期して、水平アドレス信号ADhを水平走査回路14に出力する。
水平走査回路14は、水平アドレス信号ADhを入力されると、これに応じた水平走査信号Shの生成を開始する。例えば、水平走査回路14の内部のデコード回路において水平アドレス信号ADhをデコードし、mビットの水平走査信号Sh1〜Shmを生成する。
水平走査回路14における水平走査信号Shの生成開始から一定時間が経過して、水平走査信号Shが確定した状態となる第4のタイミング(t4)になると、出力タイミングジェネレータ24は、水平走査回路14より水平走査信号Shを出力させる第4のタイミング信号S4を発生する(図4(C))。
水平走査回路14は、この第4のタイミング信号S4を受けて、水平走査信号Sh(図4(D))を画素信号出力回路13に出力する。例えば、内部のデコード回路のデコード結果を、第4のタイミング信号S4に従って内部のラッチ回路にラッチさせ、mビットの水平走査信号Sh1〜Shmとして画素信号出力回路13に出力する。mビットの水平走査信号Sh1〜Shmは、水平アドレス信号ADhの値に応じて何れか1ビットが論理値‘1’、他のビットが論理値‘0’に設定される。
水平走査回路14は、この第4のタイミング信号S4を受けて、水平走査信号Sh(図4(D))を画素信号出力回路13に出力する。例えば、内部のデコード回路のデコード結果を、第4のタイミング信号S4に従って内部のラッチ回路にラッチさせ、mビットの水平走査信号Sh1〜Shmとして画素信号出力回路13に出力する。mビットの水平走査信号Sh1〜Shmは、水平アドレス信号ADhの値に応じて何れか1ビットが論理値‘1’、他のビットが論理値‘0’に設定される。
第4のタイミング(t4)において、第1のタイミング信号S1は、信号保持回路SH1〜SHmから信号線LHへの画素信号の出力を禁止する状態、すなわち論理値‘0’に設定されている。そのため、AND回路G1〜Gmの出力信号は、水平走査信号Sh1〜Shmの値に関わらず、スイッチ回路SW1〜SWmを全てオフに駆動し、画素信号は信号線LHに出力されない。
また、第4のタイミング(t4)において、スイッチ回路SWA1は、第3のタイミング信号S3によってオンに設定されている。すなわち、信号線LHにはリセット電圧Vrstが供給されている。このとき、スイッチ回路SWA2はオフに設定されるため、アナログ−デジタル変換器15の入力信号は、前回のサイクルで出力された画素信号Spixのまま保持されている。
一方、第3のタイミング信号生成回路16は、この第4のタイミング信号S4に基づき、第4のタイミング(t4)から遅延時間D3だけ遅れた第3のタイミング(t3)において、信号線LHに対するリセット電圧Vrstの供給停止を指示する第3のタイミング信号S3を発生する(図4(E))。
スイッチ回路SWA1は、この第3のタイミング信号S3を受けてオンからオフに変化し、信号線LHに対するリセット電圧Vrstの供給を停止させる。また、スイッチ回路SWA2はオフからオンに変化し、増幅器AMP1によるキャパシタCshの駆動を開始させる。
スイッチ回路SWA1は、この第3のタイミング信号S3を受けてオンからオフに変化し、信号線LHに対するリセット電圧Vrstの供給を停止させる。また、スイッチ回路SWA2はオフからオンに変化し、増幅器AMP1によるキャパシタCshの駆動を開始させる。
次に、第1のタイミング信号生成回路17は、第3のタイミング信号S3に基づき、第3のタイミング(t3)から遅延時間D1だけ遅れた第1のタイミング(t1)において、画素信号出力回路13からの画素信号の出力を指示する第1のタイミング信号S1を発生する(図4(F))。
画素信号出力回路13のスイッチ駆動回路(AND回路G1〜Gm)は、この第1のタイミング信号S1を受けて、m個のスイッチ回路SW1〜SWmの中から水平走査信号Shに応じた1つをオンに駆動する。
この駆動によりスイッチ回路SWkがオンすると、信号保持回路SHkに保持される画素信号がスイッチ回路SWkを介して信号線LHに出力される。信号線LHの電圧は、この画素信号に応じてリセット電圧Vrstより変位する。
増幅器AMP1は、信号線LHのリセット電圧Vrstからの変位を増幅してキャパシタCshに出力する。キャパシタCshに保持された画素信号は、バッファ回路BUF1を介し、画素信号Spixとしてアナログ−デジタル変換回路15に入力される。
画素信号出力回路13のスイッチ駆動回路(AND回路G1〜Gm)は、この第1のタイミング信号S1を受けて、m個のスイッチ回路SW1〜SWmの中から水平走査信号Shに応じた1つをオンに駆動する。
この駆動によりスイッチ回路SWkがオンすると、信号保持回路SHkに保持される画素信号がスイッチ回路SWkを介して信号線LHに出力される。信号線LHの電圧は、この画素信号に応じてリセット電圧Vrstより変位する。
増幅器AMP1は、信号線LHのリセット電圧Vrstからの変位を増幅してキャパシタCshに出力する。キャパシタCshに保持された画素信号は、バッファ回路BUF1を介し、画素信号Spixとしてアナログ−デジタル変換回路15に入力される。
続いて、第2のタイミング信号生成回路18は、第1のタイミング信号S1に基づき、第1のタイミング(t1)から遅延時間D2だけ遅れた第2のタイミング(t2)において、アナログ−デジタル変換回路15の変換動作の開始を指示する第2のタイミング信号S2を発生する(図4(G))。
アナログ−デジタル変換回路15は、この第2のタイミング信号S2を受けて、画素信号出力回路13から出力される画素信号Spixのアナログ−デジタル変換を開始する。そして、所定時間経過後に、変換結果としてデジタルの画素データDoutを出力する。
アナログ−デジタル変換回路15は、この第2のタイミング信号S2を受けて、画素信号出力回路13から出力される画素信号Spixのアナログ−デジタル変換を開始する。そして、所定時間経過後に、変換結果としてデジタルの画素データDoutを出力する。
以上の処理がクロック信号CKの毎サイクルにおいて繰り返されることにより、1水平ライン分の画素信号がクロック信号CKに同期して順次にデジタル信号へ変換される。
1水平ライン分の処理が終了すると、垂直走査回路12から新たな垂直アドレス信号ADvが撮像センサ11に供給され、上記と同様に1水平ライン分の画素信号が処理される。
こうした水平走査処理は、垂直同期信号Vsで規定される垂直走査周期内において更に繰り返される。そして、1垂直走査周期ごとに、撮像画像の全ての水平ラインもしくはその一部(インターリーブ走査では約半分の水平ライン)の画素信号が読み出される。
1水平ライン分の処理が終了すると、垂直走査回路12から新たな垂直アドレス信号ADvが撮像センサ11に供給され、上記と同様に1水平ライン分の画素信号が処理される。
こうした水平走査処理は、垂直同期信号Vsで規定される垂直走査周期内において更に繰り返される。そして、1垂直走査周期ごとに、撮像画像の全ての水平ラインもしくはその一部(インターリーブ走査では約半分の水平ライン)の画素信号が読み出される。
以上説明したように、本実施形態に係る撮像装置によれば、画素信号出力回路13からの画素信号の出力を指示する第1のタイミング信号S1に基づき、第1のタイミング信号生成回路16とは独立した第2のタイミング信号生成回路18において、アナログ−デジタル変換回路15の変換動作の開始を指示する第2のタイミング信号S2が生成される。これにより、これらのタイミング信号を共通の制御回路において一括して生成する場合に生じる信号配線の集中を避けることが可能になり、回路面積の増大を抑えることができる。
また、本実施形態に係る撮像装置によれば、信号線LHに対するリセット電圧Vrstの供給停止を指示する第3のタイミング信号S3に基づき、第3のタイミング信号生成回路16とは独立した第1のタイミング信号生成回路17において、画素信号出力回路13からの画素信号の出力を指示する第1のタイミング信号S1が生成される。これにより、これらのタイミング信号を共通の制御回路において一括して生成する場合に生じる信号配線の集中を避けることが可能になり、回路面積の増大を抑えることができる。
また、本実施形態に係る撮像装置によれば、水平走査回路14からの水平走査信号Shの出力を指示する第4のタイミング信号に基づき、この第4のタイミング信号S4を生成する制御ブロック2とは独立した第3のタイミング信号生成回路16において、信号線LHに対するリセット電圧Vrstの供給停止を指示する第3のタイミング信号S3が生成される。これにより、これらのタイミング信号を共通の制御回路において一括して生成する場合に生じる信号配線の集中を避けることが可能になり、回路面積の増大を抑えることができる。
すなわち、上述した撮像装置によると、撮像画像の走査に必要となる複数のタイミング信号の少なくとも一部が独立したタイミング信号生成回路において生成されており、このタイミング信号生成回路において、発生タイミングの早いタイミング信号に基づいて、これより発生タイミングの遅いタイミング信号が生成される。そのため、複数のタイミング信号を共通の制御回路において一括して生成する場合に生じる信号配線の集中を避けることが可能になり、回路面積の増大を抑えることができる。
しかも、タイミング信号生成回路を、そのタイミング信号の供給先の回路ブロックの近くへ配置することが可能になるため、タイミング信号の信号長を短く抑えることができる。これにより、制御回路からのタイミング信号の配線長を長くせざるを得ない従来の方式に比べて、信号遅延を正確に見積もることが可能になる。その結果、遅延の調整範囲を余分に広くせずに済むため、タイミング信号生成回路の面積を小さくすることができる。例えば図3の例において、遅延回路DLiとスイッチ回路SWDiの個数を減らすことができる。
また、信号遅延の見積もり精度が高くなるため、例えば高速なタイミング信号の配線パターンを人手によって設計する場合でも、タイミング信号の遅延量を目標範囲に収め易くなるという利点がある。これにより、設計の繰り返しを回避でき、開発期間の短縮を図ることができる。
更に、制御回路において高速なタイミング信号の配線を集中させる従来の方式に比べて、レイアウトに余裕を生じさせることができるため、アナログ信号等の微小信号を伝送する配線を高速なタイミング信号から引き離すことが可能になり、ノイズの影響を低減することができる。
その上、上述した撮像装置によれば、各タイミング信号生成回路において制御信号Sdに応じてタイミング信号の遅延を調整することができる。これにより、製造段階の検査において半導体ウェーハ毎や半導体チップ毎に適切なタイミング信号の遅延量を決定することが可能になり、製造歩留まりの向上を図ることができる。また、設計段階において、タイミング信号の遅延量を変化させながら回路の特性を調べることも可能になるため、設計した回路の評価を容易に行うことができ、設計期間の短縮を図ることができる。
以上、本発明の一実施の形態について述べたが、本発明は上記の形態のみに限定されるものではなく、種々のバリエーションを含んでいる。
例えば上述した実施形態では、画素信号の出力を行う度に信号線LHのリセットを行う撮像装置(CMOSセンサ等)を例に挙げているが、本発明はこれに限定されない。例えば、信号線LHの寄生容量に蓄積される電荷が画素信号に比べて無視できるなど、信号線LHのリセットが不要な他の種々の撮像装置にも本発明は適用可能である。
図3に示すタイミング信号生成回路16では、入力信号のパルス幅を調整した後で信号遅延を調整しているが、これに限定されず、例えば信号遅延を調整した後でパルス幅を調整しても良い。図5は、その一例を示す図である。
図5に示す第3のタイミング信号生成回路16Aは、図3に示す回路と同一の構成を有している。
ただし、遅延回路DL1〜DLiの縦続接続回路の初段(D1)には、第4のタイミング信号S4が直接入力されている。また、スイッチ回路SWD1〜SWDiの共通接続された端子において出力される信号S3Aがパルス幅調整回路PW1に入力されており、その出力から第3のタイミング信号S3が出力されている。
この図5に示す回路を用いる場合、信号S3A(すなわち入力のタイミング信号を単に遅延させた信号)を、第3のタイミング信号S3の替わりに第1のパルス信号生成回路17へ入力しても良い。
ただし、遅延回路DL1〜DLiの縦続接続回路の初段(D1)には、第4のタイミング信号S4が直接入力されている。また、スイッチ回路SWD1〜SWDiの共通接続された端子において出力される信号S3Aがパルス幅調整回路PW1に入力されており、その出力から第3のタイミング信号S3が出力されている。
この図5に示す回路を用いる場合、信号S3A(すなわち入力のタイミング信号を単に遅延させた信号)を、第3のタイミング信号S3の替わりに第1のパルス信号生成回路17へ入力しても良い。
1…センサブロック、11…撮像センサ、12…垂直走査回路、13…画素信号出力回路、14…水平走査回路、15…アナログ−デジタル変換回路、16…第3のタイミング信号生成回路、17…第1のタイミング信号生成回路、18…第2のタイミング信号生成回路、2…制御ブロック、SH1〜SHm…信号保持回路、SW1〜SWm…スイッチ回路、G1〜Gm…AND回路(スイッチ駆動回路)、SWA1…スイッチ回路(リセット回路)
Claims (6)
- 撮像画像を区分する複数の走査領域のうち、入力される第1の走査信号において指定された走査領域に属する複数の画素の画素信号を出力する撮像センサと、
上記撮像センサから出力される上記複数の画素の画素信号のうち、入力される第2の走査信号において指定された画素の画素信号を、第1のタイミング信号に応じた第1のタイミングで出力する画素信号出力回路と、
上記画素信号出力回路から出力される画素信号を、第2のタイミング信号に応じた第2のタイミングでアナログ信号からデジタル信号に変換するアナログ−デジタル変換回路と、
上記第1のタイミングに比べて上記第2のタイミングが遅延するように、上記第1のタイミング信号に基づいて上記第2のタイミング信号を生成する第2のタイミング信号生成回路と、
を有する撮像装置。 - 上記画素信号出力回路は、
上記撮像センサから出力される上記複数の画素信号を保持する複数の信号保持回路と、
上記画素信号が出力される信号線と、
上記複数の信号保持回路における保持信号の出力ノードと上記信号線との間に接続される複数のスイッチ回路と、
上記複数のスイッチ回路のうち、上記第2の走査信号に応じて選択した何れか1つのスイッチ回路を、上記第1のタイミング信号に応じた上記第1のタイミングでオンさせるスイッチ駆動回路と、
上記スイッチ駆動回路において上記スイッチ回路をオンに駆動する前に、上記信号線へリセット電圧を供給し、第3のタイミング信号に応じた第3のタイミングで上記リセット電圧の供給を停止するリセット回路と、
を含み、
上記第3のタイミングに比べて上記第1のタイミングが遅延するように、上記第3のタイミング信号に基づいて上記第1のタイミング信号を生成する第1のタイミング信号生成回路を有する、
請求項1に記載の撮像装置。 - 入力されるアドレス信号に応じた上記第2の走査信号を生成し、当該生成した第2の走査信号を、第4のタイミング信号に応じた第4のタイミングで上記スイッチ駆動回路に出力する走査回路と、
上記第4のタイミングに比べて上記第3のタイミングが遅延するように、上記第4のタイミング信号に基づいて上記第3のタイミング信号を生成する第3のタイミング信号生成回路と、
を有する、
請求項2に記載の撮像装置。 - 上記第2のタイミング信号生成回路は、上記第1のタイミングに対する上記第2のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第2のタイミング信号を生成する、
請求項1に記載の撮像装置。 - 上記第1のタイミング信号生成回路は、上記第3のタイミングに対する上記第1のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第1のタイミング信号を生成する、
請求項2に記載の撮像装置。 - 上記第3のタイミング信号生成回路は、上記第4のタイミングに対する上記第3のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第3のタイミング信号を生成する、
請求項3に記載の撮像装置。
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JP2004301187A JP2006115269A (ja) | 2004-10-15 | 2004-10-15 | 撮像装置 |
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WO2009145331A1 (ja) * | 2008-05-27 | 2009-12-03 | ソニー株式会社 | 固体撮像素子、データ転送回路及びカメラシステム |
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2004
- 2004-10-15 JP JP2004301187A patent/JP2006115269A/ja active Pending
Cited By (3)
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WO2009145331A1 (ja) * | 2008-05-27 | 2009-12-03 | ソニー株式会社 | 固体撮像素子、データ転送回路及びカメラシステム |
US8405749B2 (en) | 2008-05-27 | 2013-03-26 | Sony Corporation | Solid-state imaging device, data transfer circuit, and camera system for compensating for circuit variations during image readout |
CN102037724B (zh) * | 2008-05-27 | 2013-06-19 | 索尼公司 | 固态成像器件、数据传输电路和相机系统 |
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