JP2003258228A - 光電変換装置及び撮像装置 - Google Patents
光電変換装置及び撮像装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 良好な光応答特性の得ることが可能な光電変
換装置を提供することを課題とする。 【解決手段】 同一半導体基板上に形成された光電変換
装置であって、複数の光電変換素子と、前記光電変換素
子からのアナログ信号を読み出すためのスイッチを含む
読み出し回路部と、前記スイッチを駆動させるためのバ
ッファ回路部と、ディジタル信号を処理する論理回路部
とを有し、前記バッファ回路のための接地レベルが供給
される第１の半導体領域と、前記論理回路部のための接
地レベルが供給される第２の半導体領域とが電気的に分
離されていることを特徴とする光電変換装置を提供す
る。
換装置を提供することを課題とする。 【解決手段】 同一半導体基板上に形成された光電変換
装置であって、複数の光電変換素子と、前記光電変換素
子からのアナログ信号を読み出すためのスイッチを含む
読み出し回路部と、前記スイッチを駆動させるためのバ
ッファ回路部と、ディジタル信号を処理する論理回路部
とを有し、前記バッファ回路のための接地レベルが供給
される第１の半導体領域と、前記論理回路部のための接
地レベルが供給される第２の半導体領域とが電気的に分
離されていることを特徴とする光電変換装置を提供す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、スキャナ、ビデオ
カメラ、デジタルスチルカメラ等に用いられる光電変換
装置に関するものである。
カメラ、デジタルスチルカメラ等に用いられる光電変換
装置に関するものである。
【０００２】
【従来の技術】近年ＣＭＯＳプロセスを利用したＣＭＯ
Ｓセンサと呼ばれる光電変換装置が注目されている。Ｃ
ＭＯＳセンサは、周辺回路混載の容易性、低電圧駆動等
の理由から、とくに携帯情報機器分野の利用が期待され
ている。図８は、従来技術による光電変換装置の等価回
路図を示したものである。この図において、画素は２×
２の配列となっているが、特に制限されるものではな
い。図８において、単位画素内は、光電変換素子である
フォトダイオード１と、フォトダイオード１で発生した
信号を増幅する増幅ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｉｌｉｃｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ）２と、増幅ＭＯＳＦＥＴ２の入力
を所定電圧にリセットするリセットスイッチ４、および
増幅ＭＯＳＦＥＴ２のソース電極と垂直出力線７との導
通を制御する選択スイッチ５から成っている。また、フ
ォトダイオード１と増幅ＭＯＳＦＥＴ２のゲート電極と
の導通を制御する転送スイッチ３が設けられている。
Ｓセンサと呼ばれる光電変換装置が注目されている。Ｃ
ＭＯＳセンサは、周辺回路混載の容易性、低電圧駆動等
の理由から、とくに携帯情報機器分野の利用が期待され
ている。図８は、従来技術による光電変換装置の等価回
路図を示したものである。この図において、画素は２×
２の配列となっているが、特に制限されるものではな
い。図８において、単位画素内は、光電変換素子である
フォトダイオード１と、フォトダイオード１で発生した
信号を増幅する増幅ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｉｌｉｃｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ）２と、増幅ＭＯＳＦＥＴ２の入力
を所定電圧にリセットするリセットスイッチ４、および
増幅ＭＯＳＦＥＴ２のソース電極と垂直出力線７との導
通を制御する選択スイッチ５から成っている。また、フ
ォトダイオード１と増幅ＭＯＳＦＥＴ２のゲート電極と
の導通を制御する転送スイッチ３が設けられている。
【０００３】この光電変換装置の動作を図９のタイミン
グチャートを用いて説明する。垂直走査回路６によって
ある行（以下ｎ行であるとする）が選択されたとき、ま
ずリセット信号φＲＥＳ（ｎ）がローとなり、リセット
スイッチがオフする。次に選択信号φＳＥＬ（ｎ）がハ
イとなり、選択スイッチ５がオンすることで増幅ＭＯＳ
ＦＥＴ２のソースは垂直出力線７と導通し、選択された
画素と定電流負荷９によって、ソースフォロワ回路が形
成され、画素のリセット状態に対応する出力が垂直出力
線７上にあらわれる。φＣＬＰがローとなり、スイッチ
１３がオフする瞬間に、この垂直出力線電位がクランプ
容量（Ｃ０）１２によって、クランプされる。つづい
て、転送信号φＴＸが一定期間ハイとなり、フォトダイ
オード１から増幅ＭＯＳＦＥＴ ２のゲートに光電荷が
転送され、光電荷量に応じて、垂直出力線７の電位が変
化する。それに追随して、ライン保持容量（ＣＴ）１０
の電位は、初期電位ＶＣＬＰから変化し、その変化量は
Ｃ０／（Ｃ０＋ＣＴ）のゲイン比となる。このライン保
持容量ＣＴでの電位変化は、φＣＴがローとなり、スイ
ッチ８がオフした時点で確定する。しかるのち、水平走
査回路１１から発生される水平走査パルスφＨ１、Ｈ２
によって、順次ライン保持容量１０に保持された信号
を、水平出力線１５に読み出していくことで、１行分の
出力信号が出力アンプ１６を介して出力される。
グチャートを用いて説明する。垂直走査回路６によって
ある行（以下ｎ行であるとする）が選択されたとき、ま
ずリセット信号φＲＥＳ（ｎ）がローとなり、リセット
スイッチがオフする。次に選択信号φＳＥＬ（ｎ）がハ
イとなり、選択スイッチ５がオンすることで増幅ＭＯＳ
ＦＥＴ２のソースは垂直出力線７と導通し、選択された
画素と定電流負荷９によって、ソースフォロワ回路が形
成され、画素のリセット状態に対応する出力が垂直出力
線７上にあらわれる。φＣＬＰがローとなり、スイッチ
１３がオフする瞬間に、この垂直出力線電位がクランプ
容量（Ｃ０）１２によって、クランプされる。つづい
て、転送信号φＴＸが一定期間ハイとなり、フォトダイ
オード１から増幅ＭＯＳＦＥＴ ２のゲートに光電荷が
転送され、光電荷量に応じて、垂直出力線７の電位が変
化する。それに追随して、ライン保持容量（ＣＴ）１０
の電位は、初期電位ＶＣＬＰから変化し、その変化量は
Ｃ０／（Ｃ０＋ＣＴ）のゲイン比となる。このライン保
持容量ＣＴでの電位変化は、φＣＴがローとなり、スイ
ッチ８がオフした時点で確定する。しかるのち、水平走
査回路１１から発生される水平走査パルスφＨ１、Ｈ２
によって、順次ライン保持容量１０に保持された信号
を、水平出力線１５に読み出していくことで、１行分の
出力信号が出力アンプ１６を介して出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、前述し
た従来技術による光電変換装置においては、以下のよう
な問題がある。水平走査回路１１内には多数の論理ゲー
トが含まれているため、水平転送パルスφＨを発生する
瞬間に、これらの論理ゲートが一斉に動作することで電
源ＶＤＤと接地電位ＧＮＤ間に貫通電流が流れる。この
貫通電流が電源供給経路または接地電位供給経路上に電
圧降下を生じさせるため、φＨのハイレベルと、ローレ
ベルは変動し、ノイズとなる。このノイズは、ライン保
持容量１０から水平出力線１５にいたる信号経路と、水
平転送ゲート１４のゲート電極との容量結合によって、
光応答信号に重畳され、Ｓ／Ｎ劣化の原因となる。ま
た、水平転送パルス発生時に限らず、センサ周辺回路の
論理回路でイベントが発生すると、同様な電源供給経路
上および接地電位供給経路上に電圧降下が発生し、それ
らは信号経路上に設けられたスイッチ類と、アナログ信
号経路との容量結合によって、光応答信号に混入する。
このような論理回路ノイズの混入によって、従来の光電
変換装置のＳ／Ｎ特性は著しく制限されていた。
た従来技術による光電変換装置においては、以下のよう
な問題がある。水平走査回路１１内には多数の論理ゲー
トが含まれているため、水平転送パルスφＨを発生する
瞬間に、これらの論理ゲートが一斉に動作することで電
源ＶＤＤと接地電位ＧＮＤ間に貫通電流が流れる。この
貫通電流が電源供給経路または接地電位供給経路上に電
圧降下を生じさせるため、φＨのハイレベルと、ローレ
ベルは変動し、ノイズとなる。このノイズは、ライン保
持容量１０から水平出力線１５にいたる信号経路と、水
平転送ゲート１４のゲート電極との容量結合によって、
光応答信号に重畳され、Ｓ／Ｎ劣化の原因となる。ま
た、水平転送パルス発生時に限らず、センサ周辺回路の
論理回路でイベントが発生すると、同様な電源供給経路
上および接地電位供給経路上に電圧降下が発生し、それ
らは信号経路上に設けられたスイッチ類と、アナログ信
号経路との容量結合によって、光応答信号に混入する。
このような論理回路ノイズの混入によって、従来の光電
変換装置のＳ／Ｎ特性は著しく制限されていた。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、同一半導体基板上に形成された光電変換装置であっ
て、複数の光電変換素子と、前記光電変換素子からのア
ナログ信号を読み出すためのスイッチを含む読み出し回
路部と、前記スイッチを駆動させるためのバッファ回路
部と、ディジタル信号を処理する論理回路部とを有し、
前記バッファ回路のための接地レベルが供給される第１
の半導体領域と、前記論理回路部のための接地レベルが
供給される第２の半導体領域とが電気的に分離されてい
ることを特徴とする光電変換装置を提供する。
に、同一半導体基板上に形成された光電変換装置であっ
て、複数の光電変換素子と、前記光電変換素子からのア
ナログ信号を読み出すためのスイッチを含む読み出し回
路部と、前記スイッチを駆動させるためのバッファ回路
部と、ディジタル信号を処理する論理回路部とを有し、
前記バッファ回路のための接地レベルが供給される第１
の半導体領域と、前記論理回路部のための接地レベルが
供給される第２の半導体領域とが電気的に分離されてい
ることを特徴とする光電変換装置を提供する。
【０００６】また、同一半導体基板上に形成された光電
変換装置であって、複数の光電変換素子と、前記光電変
換素子からのアナログ信号を読み出すためのスイッチを
含む読み出し回路部と、前記スイッチを駆動させるため
のバッファ回路部と、ディジタル信号を処理する論理回
路部とを有し、前記バッファ回路部のための電源レベル
が供給される第３の半導体領域と、前記論理回路部のた
めの電源レベルが供給される第４の半導体領域とが電気
的に分離されていることを特徴とする光電変換装置を提
供する。
変換装置であって、複数の光電変換素子と、前記光電変
換素子からのアナログ信号を読み出すためのスイッチを
含む読み出し回路部と、前記スイッチを駆動させるため
のバッファ回路部と、ディジタル信号を処理する論理回
路部とを有し、前記バッファ回路部のための電源レベル
が供給される第３の半導体領域と、前記論理回路部のた
めの電源レベルが供給される第４の半導体領域とが電気
的に分離されていることを特徴とする光電変換装置を提
供する。
【０００７】
【発明の実施の形態】本発明の実施形態について以下に
詳細に説明する。
詳細に説明する。
【０００８】（実施形態１）以下に本発明の第１実施形
態を詳細に説明する。図１は第１実施形態の光電変換装
置の等価回路をあらわす概念図である。この光電変換装
置は、例えば、ＣＭＯＳプロセス等により同一半導体基
板上に形成されている。
態を詳細に説明する。図１は第１実施形態の光電変換装
置の等価回路をあらわす概念図である。この光電変換装
置は、例えば、ＣＭＯＳプロセス等により同一半導体基
板上に形成されている。
【０００９】同図において、画素は水平方向及び垂直方
向に２×２の配列となっているが、特に制限されるもの
ではない。図１において、単位画素内は、光電変換素子
であるフォトダイオード１と、フォトダイオード１で発
生した信号を増幅する増幅素子である増幅ＭＯＳＦＥＴ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）２と、増幅ＭＯＳＦＥＴ２の入力を所定電圧にリセ
ットするリセットスイッチ４、および増幅ＭＯＳＦＥＴ
２のソース電極と垂直出力線７との導通を制御する選択
スイッチ５から成っている。また、フォトダイオード１
と増幅ＭＯＳＦＥＴ２のゲート電極との導通を制御する
転送スイッチ３が設けられている。
向に２×２の配列となっているが、特に制限されるもの
ではない。図１において、単位画素内は、光電変換素子
であるフォトダイオード１と、フォトダイオード１で発
生した信号を増幅する増幅素子である増幅ＭＯＳＦＥＴ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）２と、増幅ＭＯＳＦＥＴ２の入力を所定電圧にリセ
ットするリセットスイッチ４、および増幅ＭＯＳＦＥＴ
２のソース電極と垂直出力線７との導通を制御する選択
スイッチ５から成っている。また、フォトダイオード１
と増幅ＭＯＳＦＥＴ２のゲート電極との導通を制御する
転送スイッチ３が設けられている。
【００１０】６は、垂直方向に順次走査する垂直走査回
路、７は画素からの信号が出力される垂直出力線、９は
増幅ＭＯＳＦＥＴ２とソ−スフォロワ回路を構成する定
電流負荷である。
路、７は画素からの信号が出力される垂直出力線、９は
増幅ＭＯＳＦＥＴ２とソ−スフォロワ回路を構成する定
電流負荷である。
【００１１】１２は垂直出力線に直列に接続されたクラ
ンプ容量、１３は容量の一方の電位を所定の電位に固定
するためのスイッチであり、１２と１３とでクランプ回
路を構成する。
ンプ容量、１３は容量の一方の電位を所定の電位に固定
するためのスイッチであり、１２と１３とでクランプ回
路を構成する。
【００１２】８はクランプ回路からの信号を転送する転
送スイッチ、１０は転送スイッチからの信号を保持する
保持容量、１４は保持容量１０からの信号を水平出力線
へ転送するための転送スイッチ、１６は水平出力線から
の信号を増幅して光電変換装置外部へ出力する出力アン
プである。
送スイッチ、１０は転送スイッチからの信号を保持する
保持容量、１４は保持容量１０からの信号を水平出力線
へ転送するための転送スイッチ、１６は水平出力線から
の信号を増幅して光電変換装置外部へ出力する出力アン
プである。
【００１３】１７は、インバータ１８、１９を含むバッ
ファ回路部であり、光電変換素子からのアナログ信号を
読み出すための、転送スイッチ３、リセットスイッチ
４、増幅ＭＯＳＦＥＴ２、選択スイッチ５、垂直出力線
７、定電流負荷９、クランプ回路１２、１３、スイッチ
８、保持容量１０、スイッチ１４、水平出力線１５、及
び出力アンプ１６を含む読み出し回路部に含まれる転送
スイッチ１４を駆動している。また、１１は、供給され
るクロック信号に基づきバッファ回路部１９へ順次パル
スを供給するためのディジタル信号を処理するシフトレ
ジスタ（論理回路部）であり、フリップフロップ８を直
列に接続することにより構成している。
ファ回路部であり、光電変換素子からのアナログ信号を
読み出すための、転送スイッチ３、リセットスイッチ
４、増幅ＭＯＳＦＥＴ２、選択スイッチ５、垂直出力線
７、定電流負荷９、クランプ回路１２、１３、スイッチ
８、保持容量１０、スイッチ１４、水平出力線１５、及
び出力アンプ１６を含む読み出し回路部に含まれる転送
スイッチ１４を駆動している。また、１１は、供給され
るクロック信号に基づきバッファ回路部１９へ順次パル
スを供給するためのディジタル信号を処理するシフトレ
ジスタ（論理回路部）であり、フリップフロップ８を直
列に接続することにより構成している。
【００１４】ここで、シフトレジスタ１１と、バッファ
回路部１９とで、水平走査回路を構成し、バッファ回路
部は、転送スイッチを駆動するためのインピーダンスに
するためのインピーダンス変換機能を有している。
回路部１９とで、水平走査回路を構成し、バッファ回路
部は、転送スイッチを駆動するためのインピーダンスに
するためのインピーダンス変換機能を有している。
【００１５】上記の光電変換装置の動作を第８図のタイ
ミングチャートを用いて説明する。垂直走査回路６によ
ってある行（以下ｎ行であるとする）が選択されたと
き、まずリセット信号φＲＥＳ（ｎ）がローとなり、リ
セットスイッチがオフする。
ミングチャートを用いて説明する。垂直走査回路６によ
ってある行（以下ｎ行であるとする）が選択されたと
き、まずリセット信号φＲＥＳ（ｎ）がローとなり、リ
セットスイッチがオフする。
【００１６】次に選択信号φＳＥＬ（ｎ）がハイとな
り、選択スイッチ５がオンすることで増幅ＭＯＳＦＥＴ
２のソースは垂直出力線７と導通し、選択された画素と
定電流負荷９によって、ソースフォロワ回路が形成さ
れ、画素のリセット状態に対応する出力が垂直出力線７
上にあらわれる。φＣＬＰがローとなり、スイッチ１３
がオフする瞬間に、この垂直出力線電位がクランプ容量
（Ｃ０）１２によって、クランプされる。つづいて、転
送信号φＴＸが一定期間ハイとなり、フォトダイオード
１から増幅ＭＯＳＦＥＴ ２のゲートに光電荷が転送さ
れ、光電荷量に応じて、垂直出力線７の電位が変化す
る。それに追随して、ライン保持容量（ＣＴ）１０の電
位は、初期電位ＶＣＬＰから変化し、その変化量はＣ０
／（Ｃ０＋ＣＴ）のゲイン比となる。
り、選択スイッチ５がオンすることで増幅ＭＯＳＦＥＴ
２のソースは垂直出力線７と導通し、選択された画素と
定電流負荷９によって、ソースフォロワ回路が形成さ
れ、画素のリセット状態に対応する出力が垂直出力線７
上にあらわれる。φＣＬＰがローとなり、スイッチ１３
がオフする瞬間に、この垂直出力線電位がクランプ容量
（Ｃ０）１２によって、クランプされる。つづいて、転
送信号φＴＸが一定期間ハイとなり、フォトダイオード
１から増幅ＭＯＳＦＥＴ ２のゲートに光電荷が転送さ
れ、光電荷量に応じて、垂直出力線７の電位が変化す
る。それに追随して、ライン保持容量（ＣＴ）１０の電
位は、初期電位ＶＣＬＰから変化し、その変化量はＣ０
／（Ｃ０＋ＣＴ）のゲイン比となる。
【００１７】このライン保持容量ＣＴでの電位変化は、
φＣＴがローとなり、スイッチ８がオフした時点で確定
する。しかるのち、シフトレジスタ１１から発生される
水平走査パルスφＨ１、Ｈ２によって、順次ライン保持
容量１０に保持された信号を、水平出力線１５に読み出
していくことで、１行分の出力信号が出力アンプ１６を
介して出力される。
φＣＴがローとなり、スイッチ８がオフした時点で確定
する。しかるのち、シフトレジスタ１１から発生される
水平走査パルスφＨ１、Ｈ２によって、順次ライン保持
容量１０に保持された信号を、水平出力線１５に読み出
していくことで、１行分の出力信号が出力アンプ１６を
介して出力される。
【００１８】ここで、図中に２種類の接地電位供給経路
の表記（ＧＮＤ１、ＧＮＤ２）が存在するが、後述する
ように、これらは電気的に干渉しない、独立した接地電
位供給経路を示している。バッファ回路１７の接地電位
は供給経路ＧＮＤ１から供給され、シフトレジスタ１１
の接地電位供給経路ＧＮＤ２とは別経路から供給されて
いる。このことにより、シフトレジスタ１１動作時の貫
通電流による接地電位の変動の影響を受けない。
の表記（ＧＮＤ１、ＧＮＤ２）が存在するが、後述する
ように、これらは電気的に干渉しない、独立した接地電
位供給経路を示している。バッファ回路１７の接地電位
は供給経路ＧＮＤ１から供給され、シフトレジスタ１１
の接地電位供給経路ＧＮＤ２とは別経路から供給されて
いる。このことにより、シフトレジスタ１１動作時の貫
通電流による接地電位の変動の影響を受けない。
【００１９】なお、本実施形態のバッファ回路１７はイ
ンバータ構成となっているが、例えばＮＡＮＤゲートの
ような構成であってもよい。つまり、バッファ回路は水
平転送ゲート１４を駆動するために必要なインピーダン
ス変換を行うことができれば、どのような構成であって
も構わない。
ンバータ構成となっているが、例えばＮＡＮＤゲートの
ような構成であってもよい。つまり、バッファ回路は水
平転送ゲート１４を駆動するために必要なインピーダン
ス変換を行うことができれば、どのような構成であって
も構わない。
【００２０】図２は、スイッチ１４、バッファ回路部１
７およびシフトレジスタ１１の一部の断面構造を示した
概念図である。スイッチ１４は、第１のＰ型ウェル２２
内に形成されたＮＭＯＳで構成されている。第１のＰ型
ウェル２２には、Ｐ型拡散層２６を介して、接地電位が
外部から供給されている。スイッチ１４のソースまたは
ドレインであるＮ型拡散層２７は、水平出力線１５と接
続されている。バッファ回路部１７を構成するＮＭＯＳ
１８は、第１のＰ型ウェル２２内に形成されており、Ｐ
ＭＯＳ１９は第１のＮ型ウェル２４内に形成されてい
る。第１のＮ型ウェル２４には、Ｎ型拡散層２８を介し
て、電源電位ＶＤＤが外部から供給されている。バッフ
ァ回路１７への信号を発生させているシフトレジスタ１
１を構成しているＮＭＯＳ２０とＰＭＯＳ２１は、それ
ぞれ第２のＰ型ウェル２３内、第１のＮ型ウェル２４内
に形成されている。
７およびシフトレジスタ１１の一部の断面構造を示した
概念図である。スイッチ１４は、第１のＰ型ウェル２２
内に形成されたＮＭＯＳで構成されている。第１のＰ型
ウェル２２には、Ｐ型拡散層２６を介して、接地電位が
外部から供給されている。スイッチ１４のソースまたは
ドレインであるＮ型拡散層２７は、水平出力線１５と接
続されている。バッファ回路部１７を構成するＮＭＯＳ
１８は、第１のＰ型ウェル２２内に形成されており、Ｐ
ＭＯＳ１９は第１のＮ型ウェル２４内に形成されてい
る。第１のＮ型ウェル２４には、Ｎ型拡散層２８を介し
て、電源電位ＶＤＤが外部から供給されている。バッフ
ァ回路１７への信号を発生させているシフトレジスタ１
１を構成しているＮＭＯＳ２０とＰＭＯＳ２１は、それ
ぞれ第２のＰ型ウェル２３内、第１のＮ型ウェル２４内
に形成されている。
【００２１】ここで、第２のＰ型ウェル２３には、Ｐ型
拡散層２９を介して外部から接地電位が供給されてい
る。バッファ回路部１７を構成するＮＭＯＳ１８と、シ
フトレジスタ１１を構成するＮＭＯＳ２０がそれぞれ異
なるＰ型ウェル内に形成され、第１のＮ型ウェル２４に
よって分離されているため、第２のＰ型ウェル２３に流
れる貫通電流の影響は、スイッチ１４に供給される制御
信号φＨのローレベルに混入することがない。
拡散層２９を介して外部から接地電位が供給されてい
る。バッファ回路部１７を構成するＮＭＯＳ１８と、シ
フトレジスタ１１を構成するＮＭＯＳ２０がそれぞれ異
なるＰ型ウェル内に形成され、第１のＮ型ウェル２４に
よって分離されているため、第２のＰ型ウェル２３に流
れる貫通電流の影響は、スイッチ１４に供給される制御
信号φＨのローレベルに混入することがない。
【００２２】以上のように、バッファ回路１７のための
接地レベルが供給されるＰ型拡散層と、シフトレジスタ
１１のための接地レベルが供給されるＰ型拡散層２９と
が電気的に分離されていることにより、ノイズの影響を
防ぐことが可能となっている。
接地レベルが供給されるＰ型拡散層と、シフトレジスタ
１１のための接地レベルが供給されるＰ型拡散層２９と
が電気的に分離されていることにより、ノイズの影響を
防ぐことが可能となっている。
【００２３】図３（ａ）は、本実施形態の光電変換装置
の一部を示した平面図であり、ノイズの影響を防ぐため
に、最適な構造を示すものである。
の一部を示した平面図であり、ノイズの影響を防ぐため
に、最適な構造を示すものである。
【００２４】Ｎ型ウェル２４は、金属配線３０を介して
外部入力パッド３１に接続されており、外部入力パッド
３１には、図示されていないが低インピーダンスの外部
電圧源により電源電位ＶＤＤが供給されている。第１の
Ｐ型ウェル２２は金属配線３２を介して外部入力パッド
３３に接続され、外部入力パッド３３は、図示されてい
ないが外部接地ラインと接続されている。また、第２の
Ｐ型ウェル２３は、金属配線３４を介して外部入力パッ
ド３５に接続され、外部入力パッド３５は、図示されて
いないが外部接地ラインと接続されている。このように
第１のＰ型ウェル２２と、第２のＰ型ウェル２３は、低
抵抗の異なる金属配線および異なる外部入力パッドによ
って外部接地ラインと接続されることで、お互いに干渉
しあうことはない。したがって、第２のＰ型ウェル２３
に流れる貫通電流は、第１のＰ型ウェル２２の電位には
影響を及ぼさない。
外部入力パッド３１に接続されており、外部入力パッド
３１には、図示されていないが低インピーダンスの外部
電圧源により電源電位ＶＤＤが供給されている。第１の
Ｐ型ウェル２２は金属配線３２を介して外部入力パッド
３３に接続され、外部入力パッド３３は、図示されてい
ないが外部接地ラインと接続されている。また、第２の
Ｐ型ウェル２３は、金属配線３４を介して外部入力パッ
ド３５に接続され、外部入力パッド３５は、図示されて
いないが外部接地ラインと接続されている。このように
第１のＰ型ウェル２２と、第２のＰ型ウェル２３は、低
抵抗の異なる金属配線および異なる外部入力パッドによ
って外部接地ラインと接続されることで、お互いに干渉
しあうことはない。したがって、第２のＰ型ウェル２３
に流れる貫通電流は、第１のＰ型ウェル２２の電位には
影響を及ぼさない。
【００２５】また、図３（ｂ）のように、外部入力パッ
ドを共通とし、低抵抗の金属配線を途中で分離し、第
１、第２のＰ型ウェルにそれぞれ接続した場合でも、同
様な効果がある。なお、第１、第２のＰ型ウェルに供給
される接地電位は、同電位である必要はなく、全く異な
る電位でも良い。その場合でも、本実施の形態の効果が
得られることは明らかである。
ドを共通とし、低抵抗の金属配線を途中で分離し、第
１、第２のＰ型ウェルにそれぞれ接続した場合でも、同
様な効果がある。なお、第１、第２のＰ型ウェルに供給
される接地電位は、同電位である必要はなく、全く異な
る電位でも良い。その場合でも、本実施の形態の効果が
得られることは明らかである。
【００２６】（実施形態２）本発明の第２実施形態につ
いて、詳細に説明する。図４は、第２実施形態の光電変
換装置の等価回路を示す概念図である。図４に示される
光電変換装置は、例えば、ＣＭＯＳプロセス等により同
一半導体基板上に形成されている。図１と同様な役割を
持つ回路構成要素については、説明は省略する。
いて、詳細に説明する。図４は、第２実施形態の光電変
換装置の等価回路を示す概念図である。図４に示される
光電変換装置は、例えば、ＣＭＯＳプロセス等により同
一半導体基板上に形成されている。図１と同様な役割を
持つ回路構成要素については、説明は省略する。
【００２７】図１と異なる部分として、画素部の転送ス
イッチ３、リセットスイッチ４、選択スイッチ５に供給
されるφＴＸ、φＲＥＳ、φＳＥＬは、論理回路部であ
るシフトレジスタ６の走査信号を入力とするバッファ回
路部４０によって生成される。ここで、シフトレジスタ
６とバッファ回路部４０とで垂直走査回路を構成してい
る。
イッチ３、リセットスイッチ４、選択スイッチ５に供給
されるφＴＸ、φＲＥＳ、φＳＥＬは、論理回路部であ
るシフトレジスタ６の走査信号を入力とするバッファ回
路部４０によって生成される。ここで、シフトレジスタ
６とバッファ回路部４０とで垂直走査回路を構成してい
る。
【００２８】また、電源ＶＤＤの供給経路として、図中
２種類の表記がされているが、後述するように、これら
はお互いに干渉しない電源電圧供給経路を示している。
その他、出力アンプ１６からの出力信号をアナログ−デ
ジタル変換をするＡＤ変換回路４１と、デジタル画像信
号に所定の演算処理をする論理回路部であるＤＳＰ（Ｄ
ｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）４
２が同一半導体基板内に設けられている。ＤＳＰ４２は
電源電位供給経路ＶＤＤ２と接地電位供給経路ＧＮＤ２
に接続されており、ＤＳＰ４２の動作時には貫通電流の
ため電圧降下が生じ、実際に供給される電源電位と接地
電位にノイズが発生する。バッファ回路４０の電源はＤ
ＳＰ４２と異なる電源電位供給経路ＶＤＤ１および接地
電位供給経路ＧＮＤ１と接続されているため、ＤＳＰ４
２で発生するノイズの影響を受けることが無い。もし、
φＴＸがハイとなる期間に、ノイズが混入しハイレベル
が低下した場合、光電荷の転送効率が悪化する懸念があ
るが、本実施形態のような構成をとることで、その問題
は解決される。同様にφＲＥＳ、φＳＥＬに対するＤＳ
Ｐ動作ノイズの影響がなくなるため、画素部からの信号
読み出し動作が正常に行うことができる。
２種類の表記がされているが、後述するように、これら
はお互いに干渉しない電源電圧供給経路を示している。
その他、出力アンプ１６からの出力信号をアナログ−デ
ジタル変換をするＡＤ変換回路４１と、デジタル画像信
号に所定の演算処理をする論理回路部であるＤＳＰ（Ｄ
ｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）４
２が同一半導体基板内に設けられている。ＤＳＰ４２は
電源電位供給経路ＶＤＤ２と接地電位供給経路ＧＮＤ２
に接続されており、ＤＳＰ４２の動作時には貫通電流の
ため電圧降下が生じ、実際に供給される電源電位と接地
電位にノイズが発生する。バッファ回路４０の電源はＤ
ＳＰ４２と異なる電源電位供給経路ＶＤＤ１および接地
電位供給経路ＧＮＤ１と接続されているため、ＤＳＰ４
２で発生するノイズの影響を受けることが無い。もし、
φＴＸがハイとなる期間に、ノイズが混入しハイレベル
が低下した場合、光電荷の転送効率が悪化する懸念があ
るが、本実施形態のような構成をとることで、その問題
は解決される。同様にφＲＥＳ、φＳＥＬに対するＤＳ
Ｐ動作ノイズの影響がなくなるため、画素部からの信号
読み出し動作が正常に行うことができる。
【００２９】図５は、選択スイッチ５、バッファ回路４
０、シフトレジスタ６の一部の断面構造を示す概念図で
ある。選択スイッチ５は、第１のＰ型ウェル内４３に形
成されたＮＭＯＳで構成されている。第１のＰ型ウェル
４３には、Ｐ型拡散層４７を介して、外部から接地電位
が供給されている。選択スイッチ５のソースまたはドレ
インであるＮ型拡散層４８は、垂直出力線７と接続され
ている。バッファ回路のＮＭＯＳ４４は、第１のＰ型ウ
ェル４３内に形成されており、ＰＭＯＳ４５は第１のＮ
型ウェル４６内に形成されている。第１のＮ型ウェル４
６には、Ｎ型拡散層４９を介して、電源電位ＶＤＤが供
給されている。シフトレジスタ６を構成しているＮＭＯ
Ｓ５０とＰＭＯＳ５１は、それぞれ第２のＰ型ウェル５
３内、第２のＮ型ウェル５２内に形成されている。ここ
で、第２のＰ型ウェル５３には、Ｐ型拡散層５４を介し
て接地電位が供給されている。また、第２のＮ型ウェル
５２には、Ｎ型拡散層５５を介して、電源電位が供給さ
れている。バッファ回路を構成するＮＭＯＳ４４と、シ
フトレジスタを構成するＮＭＯＳ５０が異なるＰ型ウェ
ル内に形成され、かつバッファ回路を構成するＰＭＯＳ
４５と、シフトレジスタを構成するＰＭＯＳ５１がそれ
ぞれ異なるＮ型ウェル形成されているため、第２のＰ型
ウェル５３および第２のＮ型ウェル５２に流れる、ＤＳ
Ｐ４２やシフトレジスタ６などの論理回路動作による貫
通電流の影響は、選択スイッチの制御信号φＳＥＬのハ
イレベルおよびローレベルに混入することがない。
０、シフトレジスタ６の一部の断面構造を示す概念図で
ある。選択スイッチ５は、第１のＰ型ウェル内４３に形
成されたＮＭＯＳで構成されている。第１のＰ型ウェル
４３には、Ｐ型拡散層４７を介して、外部から接地電位
が供給されている。選択スイッチ５のソースまたはドレ
インであるＮ型拡散層４８は、垂直出力線７と接続され
ている。バッファ回路のＮＭＯＳ４４は、第１のＰ型ウ
ェル４３内に形成されており、ＰＭＯＳ４５は第１のＮ
型ウェル４６内に形成されている。第１のＮ型ウェル４
６には、Ｎ型拡散層４９を介して、電源電位ＶＤＤが供
給されている。シフトレジスタ６を構成しているＮＭＯ
Ｓ５０とＰＭＯＳ５１は、それぞれ第２のＰ型ウェル５
３内、第２のＮ型ウェル５２内に形成されている。ここ
で、第２のＰ型ウェル５３には、Ｐ型拡散層５４を介し
て接地電位が供給されている。また、第２のＮ型ウェル
５２には、Ｎ型拡散層５５を介して、電源電位が供給さ
れている。バッファ回路を構成するＮＭＯＳ４４と、シ
フトレジスタを構成するＮＭＯＳ５０が異なるＰ型ウェ
ル内に形成され、かつバッファ回路を構成するＰＭＯＳ
４５と、シフトレジスタを構成するＰＭＯＳ５１がそれ
ぞれ異なるＮ型ウェル形成されているため、第２のＰ型
ウェル５３および第２のＮ型ウェル５２に流れる、ＤＳ
Ｐ４２やシフトレジスタ６などの論理回路動作による貫
通電流の影響は、選択スイッチの制御信号φＳＥＬのハ
イレベルおよびローレベルに混入することがない。
【００３０】ここで、第１、第２のＮ型ウェルは、逆導
電型ウェル４６によって分離され、第１実施形態と同様
な方法によって、外部電圧源と低抵抗配線で接続されて
おり、電気的に干渉しあわない。また、第１、第２のＰ
型ウェルについても同様なことが言える。
電型ウェル４６によって分離され、第１実施形態と同様
な方法によって、外部電圧源と低抵抗配線で接続されて
おり、電気的に干渉しあわない。また、第１、第２のＰ
型ウェルについても同様なことが言える。
【００３１】以上のように、バッファ回路４０のための
接地レベルが供給されるＰ型拡散層４７と、シフトレジ
スタ１１のための接地レベルが供給されるＰ型拡散層５
４とが電気的に分離されていることにより、ノイズの影
響を防ぐことが可能となっている。
接地レベルが供給されるＰ型拡散層４７と、シフトレジ
スタ１１のための接地レベルが供給されるＰ型拡散層５
４とが電気的に分離されていることにより、ノイズの影
響を防ぐことが可能となっている。
【００３２】また、バッファ回路４０のための接地レベ
ルが供給されるＰ型拡散層４７と、ＤＳＰ４２のための
接地レベルが供給される半導体領域とが電気的に分離さ
れていることにより、ノイズの影響を防ぐことが可能と
なっている。
ルが供給されるＰ型拡散層４７と、ＤＳＰ４２のための
接地レベルが供給される半導体領域とが電気的に分離さ
れていることにより、ノイズの影響を防ぐことが可能と
なっている。
【００３３】また、バッファ回路１９のための接地レベ
ルが供給されるＰ型拡散層２６と、ＤＳＰ４２のための
接地レベルが供給される半導体領域とが電気的に分離さ
れていることにより、ノイズの影響を防ぐことが可能と
なっている。
ルが供給されるＰ型拡散層２６と、ＤＳＰ４２のための
接地レベルが供給される半導体領域とが電気的に分離さ
れていることにより、ノイズの影響を防ぐことが可能と
なっている。
【００３４】なお、第１、第２のＮ型ウェルに供給され
る電源電位は、同電位である必要はなく、全く異なる電
位でも良い。その場合でも、本実施形態の効果が得られ
ることは明らかである。
る電源電位は、同電位である必要はなく、全く異なる電
位でも良い。その場合でも、本実施形態の効果が得られ
ることは明らかである。
【００３５】（実施形態３）本発明の第３実施形態を、
以下に詳細に説明する。
以下に詳細に説明する。
【００３６】本実施形態の光電変換装置の等価回路は、
第２実施形態の図４と同一であるが、第２実施形態にお
ける第１、第２のＮ型ウェルの分離、および第１、第２
のＰ型ウェルの分離を、ＰＮ接合ではなく、ＳＯＩ（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板とトレ
ンチ加工による絶縁層形成によって、実現したものであ
る。図６は、本実施形態の選択スイッチ５、バッファ回
路４０、シフトレジスタ６の一部の断面構造を示す概念
図である。絶縁層５６上に半導体層５７があり、選択ス
イッチ５、バッファ回路４０、シフトレジスタ６は半導
体層５７に形成されている。
第２実施形態の図４と同一であるが、第２実施形態にお
ける第１、第２のＮ型ウェルの分離、および第１、第２
のＰ型ウェルの分離を、ＰＮ接合ではなく、ＳＯＩ（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板とトレ
ンチ加工による絶縁層形成によって、実現したものであ
る。図６は、本実施形態の選択スイッチ５、バッファ回
路４０、シフトレジスタ６の一部の断面構造を示す概念
図である。絶縁層５６上に半導体層５７があり、選択ス
イッチ５、バッファ回路４０、シフトレジスタ６は半導
体層５７に形成されている。
【００３７】また、それぞれの構成要素は、トレンチ加
工による絶縁層５８によって、水平方向にお互いに分離
されている。本発明の第１実施形態と同様な方法によっ
て、低抵抗配線で外部接地電位に接続されることによ
り、第１のＰ型ウェル４３、第２のＰ型ウェル５３およ
び第３のＰ型ウェル５９は、電気的に干渉しない。ま
た、第１のＮ型ウェル４６、第２のＮ型ウェル５２にも
同様なことが可能である。
工による絶縁層５８によって、水平方向にお互いに分離
されている。本発明の第１実施形態と同様な方法によっ
て、低抵抗配線で外部接地電位に接続されることによ
り、第１のＰ型ウェル４３、第２のＰ型ウェル５３およ
び第３のＰ型ウェル５９は、電気的に干渉しない。ま
た、第１のＮ型ウェル４６、第２のＮ型ウェル５２にも
同様なことが可能である。
【００３８】そして、第２のＰ型ウェル５３および第２
のＮ型ウェル５２に流れる論理回路動作による貫通電流
の影響は、選択スイッチの制御信号φＳＥＬのハイレベ
ルおよびローレベルに混入することがない。また、絶縁
層５６によって、基板６１からも分離されていることに
より、外部からのノイズ混入に対しても効果が大きい。
のＮ型ウェル５２に流れる論理回路動作による貫通電流
の影響は、選択スイッチの制御信号φＳＥＬのハイレベ
ルおよびローレベルに混入することがない。また、絶縁
層５６によって、基板６１からも分離されていることに
より、外部からのノイズ混入に対しても効果が大きい。
【００３９】上記の第１から第３の実施形態において、
バッファ回路のための接地電位が供給される半導体領域
と、前記論理回路部のための接地レベルが供給される半
導体領域とが電気的に分離されていることについて説明
したが、バッファ回路のための電源電圧が供給される半
導体領域と、前記論理回路部のための電源電圧が供給さ
れる半導体領域とが電気的に分離されているような構成
であってもよい。
バッファ回路のための接地電位が供給される半導体領域
と、前記論理回路部のための接地レベルが供給される半
導体領域とが電気的に分離されていることについて説明
したが、バッファ回路のための電源電圧が供給される半
導体領域と、前記論理回路部のための電源電圧が供給さ
れる半導体領域とが電気的に分離されているような構成
であってもよい。
【００４０】（第４実施形態）図７に基づいて、上記で
説明した実施形態１〜３で説明した光電変換装置のいず
れかを用いた撮像措置について説明する。
説明した実施形態１〜３で説明した光電変換装置のいず
れかを用いた撮像措置について説明する。
【００４１】図において、１０１はレンズのプロテクト
とメインスイッチを兼ねるバリア、１０２は被写体の光
学像を光電変換装置１０４に結像させるレンズ、１０３
はレンズ２を通った光量を可変するための絞り、１０４
はレンズ１０２で結像された被写体を画像信号として取
り込むための光電変換装置、１０５は、光電変換装置１
０４から出力される画像信号を増幅するゲイン可変アン
プ部及びゲイン値を補正するためのゲイン補正回路部等
を含む撮像信号処理回路、１０６は光電変換装置１０４
より出力される画像信号のアナログーディジタル変換を
行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６より出
力された画像データに各種の補正を行ったりデータを圧
縮する信号処理部、１０８は光電変換装置４、撮像信号
処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０
７に、各種タイミング信号を出力するタイミング発生
部、１０９は各種演算とスチルビデオカメラ全体を制御
する全体制御・演算部、１１０は画像データを一時的に
記憶する為のメモリ部、１１１は記録媒体に記録または
読み出しを行うためのインターフェース部、１１２は画
像データの記録または読み出しを行う為の半導体メモリ
等の着脱可能な記録媒体、１１３は外部コンピュータ等
と通信する為のインターフェース部である。
とメインスイッチを兼ねるバリア、１０２は被写体の光
学像を光電変換装置１０４に結像させるレンズ、１０３
はレンズ２を通った光量を可変するための絞り、１０４
はレンズ１０２で結像された被写体を画像信号として取
り込むための光電変換装置、１０５は、光電変換装置１
０４から出力される画像信号を増幅するゲイン可変アン
プ部及びゲイン値を補正するためのゲイン補正回路部等
を含む撮像信号処理回路、１０６は光電変換装置１０４
より出力される画像信号のアナログーディジタル変換を
行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６より出
力された画像データに各種の補正を行ったりデータを圧
縮する信号処理部、１０８は光電変換装置４、撮像信号
処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０
７に、各種タイミング信号を出力するタイミング発生
部、１０９は各種演算とスチルビデオカメラ全体を制御
する全体制御・演算部、１１０は画像データを一時的に
記憶する為のメモリ部、１１１は記録媒体に記録または
読み出しを行うためのインターフェース部、１１２は画
像データの記録または読み出しを行う為の半導体メモリ
等の着脱可能な記録媒体、１１３は外部コンピュータ等
と通信する為のインターフェース部である。
【００４２】ここで、第２の実施形態の光電変換装置を
用いた場合は、撮像信号処理回路１０５、Ａ／Ｄ変換器
６、信号処理回路７（ＤＳＰ）は、光電変換装置内に形
成されている。
用いた場合は、撮像信号処理回路１０５、Ａ／Ｄ変換器
６、信号処理回路７（ＤＳＰ）は、光電変換装置内に形
成されている。
【００４３】次に、前述の構成における撮影時の撮像装
置の動作について説明する。
置の動作について説明する。
【００４４】バリア１０１がオープンされるとメイン電
源がオンされ、次にコントロール系の電源がオンし、更
にＡ／Ｄ変換器１０６などの撮像系回路の電源がオンさ
れる。
源がオンされ、次にコントロール系の電源がオンし、更
にＡ／Ｄ変換器１０６などの撮像系回路の電源がオンさ
れる。
【００４５】それから、露光量を制御する為に、全体制
御・演算部１０９は絞り１０３を開放にし、光電変換装
置１０４から出力された信号はＡ／Ｄ変換器１０６で変
換された後、信号処理部１０７に入力される。
御・演算部１０９は絞り１０３を開放にし、光電変換装
置１０４から出力された信号はＡ／Ｄ変換器１０６で変
換された後、信号処理部１０７に入力される。
【００４６】そのデータを基に露出の演算を全体制御・
演算部１０９で行う。
演算部１０９で行う。
【００４７】この測光を行った結果により明るさを判断
し、その結果に応じて全体制御・演算部１０９は絞りを
制御する。
し、その結果に応じて全体制御・演算部１０９は絞りを
制御する。
【００４８】次に、光電変換装置１０４から出力された
信号をもとに、高周波成分を取り出し被写体までの距離
の演算を全体制御・演算部１０９で行う。その後、レン
ズを駆動して合焦か否かを判断し、合焦していないと判
断した時は、再びレンズを駆動し測距を行う。
信号をもとに、高周波成分を取り出し被写体までの距離
の演算を全体制御・演算部１０９で行う。その後、レン
ズを駆動して合焦か否かを判断し、合焦していないと判
断した時は、再びレンズを駆動し測距を行う。
【００４９】そして、合焦が確認された後に本露光が始
まる。
まる。
【００５０】露光が終了すると、光電変換装置１０４か
ら出力された画像信号はＡ／Ｄ変換器１０６でＡ／Ｄ変
換され、信号処理部１０７を通り全体制御・演算部１０
９によりメモリ部に書き込まれる。
ら出力された画像信号はＡ／Ｄ変換器１０６でＡ／Ｄ変
換され、信号処理部１０７を通り全体制御・演算部１０
９によりメモリ部に書き込まれる。
【００５１】その後、メモリ部１１０に蓄積されたデー
タは、全体制御・演算部１０９の制御により記録媒体制
御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体
１１２に記録される。
タは、全体制御・演算部１０９の制御により記録媒体制
御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体
１１２に記録される。
【００５２】また、外部Ｉ／Ｆ部１１３を通り直接コン
ピュータ等に入力して画像の加工を行ってもよい。
ピュータ等に入力して画像の加工を行ってもよい。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
論理回路部のノイズの影響を受けることのない、良好な
光応答信号を得ることのできる光電変換装置が実現でき
る。
論理回路部のノイズの影響を受けることのない、良好な
光応答信号を得ることのできる光電変換装置が実現でき
る。
【図１】本発明の第１実施形態の光電変換装置の等価回
路を示す概念図である。
路を示す概念図である。
【図２】本発明の第１実施形態の光電変換装置の断面構
造を示す概念図である。
造を示す概念図である。
【図３】本発明の第１実施形態の光電変換装置の平面構
造を示す概念図である。
造を示す概念図である。
【図４】本発明の第２実施形態の光電変換装置の等価回
路を示す概念図である。
路を示す概念図である。
【図５】本発明の第２実施形態の光電変換装置の断面構
造を示す概念図である。
造を示す概念図である。
【図６】本発明の第３実施形態の光電変換装置の断面構
造を示す概念図である。
造を示す概念図である。
【図７】第１〜第３の実施形態の光電変換装置のいずれ
かを用いた撮像装置をあらわす図である。
かを用いた撮像装置をあらわす図である。
【図８】従来技術による光電変換装置の等価回路を示す
概念図である。
概念図である。
【図９】従来技術および本発明の光電変換装置に共通な
駆動パルスタイミングを示す図である。
駆動パルスタイミングを示す図である。
１ フォトダイオード
２ 増幅ＭＯＳＦＥＴ
３ 転送スイッチ
４ リセットスイッチ
５ 選択スイッチ
６ シフトレジスタ
７ 垂直出力線
８ スイッチ
９ 定電流源
１０ ライン保持容量
１１ シフトレジスタ
１２ クランプ容量
１３ クランプスイッチ
１４ スイッチ
１５ 水平出力線
１６ 出力アンプ
１７ バッファ回路
１８ バッファ回路を構成するＮＭＯＳＦＥＴ（または
そのゲート電極） １９ バッファ回路を構成するＰＭＯＳＦＥＴ（または
そのゲート電極） ２０ シフトレジスタを構成するＮＭＯＳＦＥＴ（また
はそのゲート電極） ２１ シフトレジスタを構成するＰＭＯＳＦＥＴ（また
はそのゲート電極） ２２ 第１のＰ型ウェル ２３ 第２のＰ型ウェル ２４ 第１のＮ型ウェル ２５ 素子分離用酸化膜 ２６、２９ Ｐ型高濃度拡散層 ２７、２８ Ｎ型高濃度拡散層 ３０、３２、３４ 金属配線 ３１、３３、３５、３６ 外部入力パッド ４０ バッファ回路 ４１ ＡＤ変換回路 ４２ ＤＳＰ ４３ 第１のＰ型ウェル ４４ バッファ回路を構成するＮＭＯＳ（またはそのゲ
ート電極） ４５ バッファ回路を構成するＰＭＯＳ（またはそのゲ
ート電極） ４６ 第１のＮ型ウェル ４７、５４ Ｐ型高濃度拡散層 ４８、４９、５５ Ｎ型高濃度拡散層 ５０ シフトレジスタを構成するＮＭＯＳ（またはその
ゲート電極） ５１ シフトレジスタを構成するＰＭＯＳ（またはその
ゲート電極） ５２ 第２のＮ型ウェル ５３ 第２のＰ型ウェル ５６ 絶縁層 ５７ 半導体層 ５８ トレンチ加工による絶縁層 ５９ 第３のＰ型ウェル ６０ アナログ回路部 ６１ 基板
そのゲート電極） １９ バッファ回路を構成するＰＭＯＳＦＥＴ（または
そのゲート電極） ２０ シフトレジスタを構成するＮＭＯＳＦＥＴ（また
はそのゲート電極） ２１ シフトレジスタを構成するＰＭＯＳＦＥＴ（また
はそのゲート電極） ２２ 第１のＰ型ウェル ２３ 第２のＰ型ウェル ２４ 第１のＮ型ウェル ２５ 素子分離用酸化膜 ２６、２９ Ｐ型高濃度拡散層 ２７、２８ Ｎ型高濃度拡散層 ３０、３２、３４ 金属配線 ３１、３３、３５、３６ 外部入力パッド ４０ バッファ回路 ４１ ＡＤ変換回路 ４２ ＤＳＰ ４３ 第１のＰ型ウェル ４４ バッファ回路を構成するＮＭＯＳ（またはそのゲ
ート電極） ４５ バッファ回路を構成するＰＭＯＳ（またはそのゲ
ート電極） ４６ 第１のＮ型ウェル ４７、５４ Ｐ型高濃度拡散層 ４８、４９、５５ Ｎ型高濃度拡散層 ５０ シフトレジスタを構成するＮＭＯＳ（またはその
ゲート電極） ５１ シフトレジスタを構成するＰＭＯＳ（またはその
ゲート電極） ５２ 第２のＮ型ウェル ５３ 第２のＰ型ウェル ５６ 絶縁層 ５７ 半導体層 ５８ トレンチ加工による絶縁層 ５９ 第３のＰ型ウェル ６０ アナログ回路部 ６１ 基板
フロントページの続き
(72)発明者 藤村 大
東京都大田区下丸子３丁目30番２号キヤノ
ン株式会社内
(72)発明者 櫻井 克仁
東京都大田区下丸子３丁目30番２号キヤノ
ン株式会社内
Ｆターム(参考） 4M118 AB01 BA14 FA06 FA25
5C024 CX03 GY31 HX01
5F049 MA01 NA04 NB03 NB05 RA06
UA13 UA14 UA20
Claims (14)
- 【請求項１】 同一半導体基板上に形成された光電変換
装置であって、 複数の光電変換素子と、 前記光電変換素子からのアナログ信号を読み出すための
スイッチを含む読み出し回路部と、 前記スイッチを駆動させるためのバッファ回路部と、 ディジタル信号を処理する論理回路部とを有し、 前記バッファ回路のための接地レベルが供給される第１
の半導体領域と、前記論理回路部のための接地レベルが
供給される第２の半導体領域とが電気的に分離されてい
ることを特徴とする光電変換装置。 - 【請求項２】 請求項１において、第１の半導体領域と
前記第２の半導体領域とは、異なる半導体ウエル内に形
成されていることを特徴とする光電変換装置。 - 【請求項３】 請求項１又は２において、前記バッファ
回路部と前記論理回路部は、順次パルスを供給する走査
回路に含まれ、前記論理回路部からの信号は、前記バッ
ファ回路に出力されることを特徴とする光電変換装置。 - 【請求項４】 請求項１乃至３のいずれか１項におい
て、前記読み出し回路部からの信号をディジタル信号に
変換するアナログ・ディジタル変換回路を有し、前記論
理回路部は、前記アナログ・ディジタル変換回路からの
信号を画像処理することを特徴とする光電変換装置。 - 【請求項５】 請求項１乃至４のいずれか１項におい
て、前記読み出し回路部のための接地レベルが供給され
る半導体領域が、前記第１の半導体領域と電気的に分離
されていないことを特徴とする光電変換装置。 - 【請求項６】 同一半導体基板上に形成された光電変換
装置であって、 複数の光電変換素子と、 前記光電変換素子からのアナログ信号を読み出すための
スイッチを含む読み出し回路部と、 前記スイッチを駆動させるためのバッファ回路部と、 ディジタル信号を処理する論理回路部とを有し、 前バッファ回路部のための電源レベルが供給される第３
の半導体領域と、前記論理回路部のための電源レベルが
供給される第４の半導体領域とが電気的に分離されてい
ることを特徴とする光電変換装置。 - 【請求項７】 請求項６において、第１の半導体領域と
前記第２の半導体領域とは、異なる半導体ウエル内に形
成されていることを特徴とする光電変換装置。 - 【請求項８】 請求項６又は７において、前記バッファ
回路と前記論理回路部は、順次パルスを供給する走査回
路に含まれ、前記論理回路部からの信号は、前記バッフ
ァ回路に出力されることを特徴とする光電変換装置。 - 【請求項９】 請求項６乃至８のいずれか１項におい
て、前記読み出し回路部からの信号をディジタル信号に
変換するアナログ・ディジタル変換回路と、前記論理回
路部は、前記アナログ・ディジタル変換回路からの信号
を画像処理することを特徴とする光電変換装置。 - 【請求項１０】 請求項６乃至９のいずれか１項におい
て、前記読み出し回路部のための電源レベルが供給され
る半導体領域が、前記第３の半導体領域と電気的に分離
されていないことを特徴とする光電変換装置。 - 【請求項１１】 請求項１乃至１０のいずれか１項にお
いて、前記半導体基板表面上に形成された第１導電型の
第１拡散層と、前記半導体基板表面上に形成された第２
導電型の第２拡散層と、前記半導体基板表面上に形成さ
れた第２導電型の第３拡散層を有し、前記第２拡散層と
前記第３拡散層は、前記第１拡散層で分離されており、
さらに、前記第１拡散層内に形成された第２導電型の第
１の電界効果トランジスタと、前記第２拡散層内に形成
された第１導電型の第２の電界効果トランジスタと、前
記第３拡散層内に形成された第１導電型の第３の電界効
果トランジスタとを有し、前記バッファ回路部は、前記
第１の電界効果トランジスタと前記第３の電界効果トラ
ンジスタを含み、前記論理回路部は、前記第１の電界効
果トランジスタと前記第２の電界効果トランジスタを含
むことを特徴とする光電変換装置。 - 【請求項１２】 請求項１乃至１０のいずれか１項にお
いて、前記半導体基板表面上に形成された第１導電型の
第１拡散層と、前記第１拡散層内の前記半導体基板表面
上に形成された第２導電型の第２拡散層と、前記第１拡
散層内の前記半導体基板表面上に形成された第２導電型
の第３拡散層と、前記第３拡散層内の前記半導体基板上
に形成された第１導電型の第４拡散層を有し、さらに、
前記第１拡散層内に形成された第２導電型の第１の電界
効果トランジスタと、前記第２拡散層内に形成された第
１導電型の第２の電界効果トランジスタと、前記第３拡
散層内に形成された第１導電型の第３の電界効果トラン
ジスタと、前記第４拡散層内に形成された第２導電型の
第４の電界効果トランジスタとを有し、前記バッファ回
路部は、前記第１の電界効果トランジスタと前記第２の
電界効果トランジスタを含み、前記論理回路部は、前記
第３の電界効果トランジスタと前記第４の電界効果トラ
ンジスタを含むことを特徴とする光電変換装置。 - 【請求項１３】 請求項１乃至１０のいずれか１項にお
いて、前記半導体基板表面上に形成された第１導電型の
第１拡散層と、前記半導体基板表面上に形成された第２
導電型の第２拡散層と、前記半導体基板表面上に形成さ
れた第２導電型の第３拡散層と、前記半導体基板上に形
成された第１導電型の第４拡散層を有し、 前記第１拡散層と前記４拡散層は、前記第２拡散層また
は前記第３拡散層または絶縁層によって分離され、前記
第２拡散層と前記第３拡散層は、前記第１拡散層または
前記第４拡散層または絶縁層によって分離され、さら
に、前記第１拡散層内に形成された第２導電型の第１の
電界効果トランジスタと、前記第２拡散層内に形成され
た第１導電型の第２の電界効果トランジスタと、前記第
３拡散層内に形成された第１導電型の第３の電界効果ト
ランジスタと、前記第４拡散層内に形成された第２導電
型の第４の電界効果トランジスタを有し、前記バッファ
回路部は、前記バッファ回路部は、前記第３の電界効果
トランジスタと前記第４種の電界効果トランジスタを含
み、前記論理回路部は、前記第１の電界効果トランジス
タと前記第２の電界効果トランジスタを含むことを特徴
とする光電変換装置。 - 【請求項１４】 請求項１乃至１３のいずれか１項の光
電変換装置と、前記光電変換装置からの信号を記録する
メモリと、前記光電変換装置へタイミング信号を発生す
るタイミング発生部とを有する撮像装置。
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|---|---|---|---|
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| EP03004155A EP1341372B1 (en) | 2002-02-27 | 2003-02-26 | Photoelectric conversion device |
| EP05027002A EP1635555B1 (en) | 2002-02-27 | 2003-02-26 | Photoelectric conversion device |
| AT03004155T ATE317200T1 (de) | 2002-02-27 | 2003-02-26 | Photoelektrische umwandlungsvorrichtung |
| DE60324845T DE60324845D1 (de) | 2002-02-27 | 2003-02-26 | Photoelektrische Umwandlungsvorrichtung |
| DE60303399T DE60303399T2 (de) | 2002-02-27 | 2003-02-26 | Photoelektrische Umwandlungsvorrichtung |
| US11/205,060 US7547871B2 (en) | 2002-02-27 | 2005-08-17 | Photoelectric conversion device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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|---|---|---|---|
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| EP (2) | EP1635555B1 (ja) |
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| AT (1) | ATE317200T1 (ja) |
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