JP5506586B2 - 固体撮像装置及び固体撮像装置の駆動方法 - Google Patents

Description

本発明は、固体撮像装置及び固体撮像装置の駆動方法に関する。

近年、固体撮像装置の画素数とフレームレートの増大の要求が強くなっており、固体撮像装置に、出力の高速性が求められている。上記の要求を満たすための技術として、列毎にＡＤ変換器を備えるデジタル出力型の固体撮像装置が開発されている。列毎に備える回路は、ＡＤ（アナログデジタル）変換器の他にも、ＣＤＳ（相関二重サンプリング）回路、ＰＧＡ（プログラマブルゲインアンプ）回路、ＳＲＡＭやラッチ回路等のメモリ回路、又はカウンタ回路等があり、複雑化し、必要な素子数が増加している。素子数の増加に伴い、製造工程に起因する不良の発生確率が増加し、製造歩留まりが低下する。特に、列毎に存在する回路の不良は、線状の欠陥となって多大な画質劣化を起こし、製造歩留まりを低下させる。列回路の不良が存在しても使用可能にするための技術として、特許文献１では、アナログ回路に冗長の列回路を設け、不良列を置き換える技術が開示されている。

特開２００９−２１３０１２号公報

従来の技術においては、デジタル回路、特にメモリ回路部の不良に対する解決方法が示されていない。また、特許文献１にあるような、冗長回路は、良品チップにおいては使用されず、チップ面積を非効率に占有する。

本発明は、メモリ部に不良があっても、冗長回路を設けることによるチップ面積増大をせずに、画質の劣化を防止し、製造歩留まりを向上させることを目的とする。

本発明の固体撮像装置は、光電変換により信号を生成する単位画素が２次元行列状に配置された画素領域と、同一列の前記単位画素毎に設けられ、前記単位画素から出力された信号をそれぞれアナログからデジタルに変換する複数のアナログデジタル変換器と、前記アナログデジタル変換器に対応して設けられ、前記複数のアナログデジタル変換器により変換された一の行のデジタルの信号を記憶する複数の第１のメモリ部と、前記アナログデジタル変換器に対応して設けられ、前記複数のアナログデジタル変換器により変換された一の行のデジタルの信号を記憶する複数の第２のメモリ部と、前記第１のメモリ部の信号及び前記第２のメモリ部の信号を基に出力信号を出力するデジタル信号処理部とを有し、前記第１のメモリ部及び前記第２のメモリ部は、非加算時には同一の行のデジタルの信号を記憶し、加算時には異なる行のデジタルの信号を記憶し、前記デジタル信号処理部は、非加算時には、対象列の前記第１及び第２のメモリ部の一方が不良であるときには対象列の前記第１及び第２のメモリ部の他方の信号を基に出力信号を出力することを特徴とする。

本発明によれば、第１のメモリ部又は第２のメモリ部に不良があっても、冗長回路を設けることによるチップ面積増大をせずに、画質の劣化を防止することができ、固体撮像装置の製造歩留まりを向上させることができる。

比較例の固体撮像装置のブロック図である。 図１の固体撮像装置の非加算動作の動作フロー図である。 図１の固体撮像装置の非加算動作の駆動タイミングチャートである。 図１の固体撮像装置の加算動作の動作フロー図である。 図１の固体撮像装置の加算動作の駆動タイミングチャートである。 本発明の実施形態の固体撮像装置のブロック図である。 図６の固体撮像装置の非加算動作の動作フロー図である。 図６の固体撮像装置の加算動作の動作フロー図である。

本発明の実施形態の理解を容易にし、本発明の実施形態と同様部分の説明の重複を避けるために、まず、比較例の固体撮像装置について説明する。図１は比較例の固体撮像装置のブロック図である。固体撮像装置は、単位画素１が、Ｈ行（row）、Ｎ列（column）の２次元行列状に配置された画素領域２を備えている。以下、すべての説明では、単位画素１は２行、３列として説明する。単位画素１は、光電変換素子の光電変換により信号を生成する。列毎のアナログ信号処理部３は、単位画素１の光信号のみを取り出すためのＣＤＳ回路、及び、ＣＤＳ回路の出力を保持し後段の回路への信号入力を容易にするためのサンプルホールド回路を有している。複数の垂直信号線３１〜３３は、同一列の単位画素１毎に設けられ、行単位で単位画素１の信号が出力される。ランプ信号発生器５は、一定のスロープで電圧が変化するランプ信号５０を発生する。比較回路４は、全列共通のランプ信号５０と、各列のアナログ信号処理回路部３の垂直信号線３１，３２，３３の信号とを比較する。ラッチ回路６は、比較回路４の出力に接続され、比較結果の反転が起きた後の一定期間信号を出力し、１行目の第１のメモリ部７１、７２、７２と、２行目の第２のメモリ部８１，８２，８３に対して、データの取り込みタイミング信号を供給する。６１，６２，６３は、ラッチ回路６が発生するデジタル取り込みタイミングパルスの出力線である。カウンタ９は、任意数ＮＢビット幅の２進数のカウントアップを行う。カウンタ９の出力であるカウント信号９０は、すべてのメモリ部７１〜７３，８１〜８３の入力に共通に接続されている。

各列では、比較結果が反転した直後の一定期間、ラッチ回路６が発生する信号によって、そのタイミングでのカウント信号９０のデジタル出力値がメモリ部７１〜７３，８１〜８３に記憶される。これにより、垂直信号線３１〜３３のアナログ信号はＡＤ（アナログデジタル）変換によりデジタル値に変換され、メモリ部７１〜７３，８１〜８３に書き込まれる。比較回路４、ランプ信号発生器５、ラッチ回路６及びカウンタ９は、アナログデジタル変換器を構成する。アナログデジタル変換器は、同一列の単位画素１毎に設けられ、複数の垂直信号線３１〜３３の信号をそれぞれアナログからデジタルに変換する。複数の第１のメモリ部７１〜７３は、複数のアナログデジタル変換器に対応して設けられ、複数のアナログデジタル変換器により変換された一の行のデジタルの信号を記憶する。複数の第２のメモリ部８１〜８３は、複数のアナログデジタル変換器に対応して設けられ、複数のアナログデジタル変換器により変換された一の行のデジタルの信号を記憶する。第１のメモリ部７１，７２，７３の出力線が共通接続された第１の共通出力線７０と、第２のメモリ部８１，８２，８３の出力線が共通接続された第２の共通出力線８０は、デジタル信号処理部１１の入力に接続されている。第１の共通出力線７０には、第１のメモリ部７１〜７３の信号が順次出力される。第２の共通出力線８０には、第２のメモリ部８１〜８３の信号が順次出力される。各列のメモリ部７１〜７３，８１〜８３に記憶されたデータは、水平アドレスデコーダ１０によりアクセスされることにより、順次デジタル信号処理部１１へ送信され、所定の演算処理をされた後、出力端子ｏｕｔからデジタルデータとして出力される。デジタル信号処理部１１は、第１の共通出力線７０の信号及び第２の共通出力線８０の信号を基に出力信号を出力する。

以上のように、図１は、１行目と２行目の加算を行うために２行分のメモリ部７１〜７３，８１〜８３を有する構成である。図１ではカラーフィルターの平面配列との関係を記載していないが、特定される必要はない。例えばベイヤー配列のカラー固体撮像装置では、同色信号の加算が行なわれるが、その場合は、連続した２行ではなく、１行おきの２行が加算される。

図２は、図１の固体撮像装置の非加算動作を示すフローチャートである。ステップＳ２０１では、画素領域２は、光電変換により発生する信号電荷を蓄積する。次に、ステップＳ２０２では、２次元配列の単位画素１のうち任意１行の画素信号の読み出しが行われる。アナログ信号処理部３は、ステップＳ２０１で読み出された画素信号からノイズ成分を低減し、全列並列で、画素領域２から光信号を読み出す。次に、ステップＳ２０３では、全列並列で列ＡＤ変換が行われ、各列の光信号成分のデジタル変換値がメモリ部７１〜７３，８１〜８３に書き込まれる。書き込まれるデータＳＲＡＭ１は次式で表現できる。

ＳＲＡＭ１（０〜Ｎ）＝ΔＤ（ｒｏｗ，０〜Ｎ）

ここで、ＳＲＡＭ１とは１行目のメモリ部７１，７２，７３に保持されたデジタルデータであり、括弧内の添え字は列位置を意味する。また、ΔＤ（ｒｏｗ，ｃｏｌ）は、２次元配列の各単位画素１の光信号をデジタル変換した値である。ｒｏｗは行位置、ｃｏｌは列位置を意味する。

次に、ステップＳ２０４では、水平アドレスデコーダ１０は、メモリ部７１〜７３のデータを各列順次読み出す。ｉｎ１はデジタル信号処理部１１の入力端子７０のデータ値、ｏｕｔはデジタル信号処理部１１の出力端子ｏｕｔのデータ値を意味することにすると、メモリ端子７０及びｏｕｔに現れるデータｉｎ１及びｏｕｔは次式で表現できる。

ｉｎ１＝ＳＲＡＭ１（ｃｏｌ）（ｃｏｌ= ０〜Ｎ ）
ｏｕｔ＝ｉｎ１

上記のステップＳ２０２〜Ｓ２０４の動作は、信号を読み出す画素の行数をＭとして、Ｍ回分繰り返される。

図３は、図２の動作フローを駆動タイミングの形で示した図である。ＣＤＳは、アナログ信号処理部３内のＣＤＳ回路の画素読み出し動作でハイレベルとなる信号である。Ｓ／Ｈは、アナログ信号処理部３内のサンプルホールド回路が単位画素１からの出力信号をサンプルホールドするパルスを示す。ＣＳＴは、カウンタ９、ランプ信号発生器５の動作期間を示すパルス信号である。Ｖ３１，Ｖ３２，Ｖ３３は、アナログ信号処理部３の信号線３１，３２，３３の電圧波形である。Ｖ５０はランプ信号５０の電位波形である。Ｖ６１、Ｖ６２、Ｖ６３は、ラッチ回路６の出力線６１、６２、６３の電圧波形である。Ｄ９０は、カウンタ９のデジタルカウント値９０を十進数で表現したデータである。Ｄ７１〜Ｄ８３は、各メモリ部７１〜８３の保持しているデジタル値である。Ｖ１０１，Ｖ１０２，Ｖ１０３は、水平アドレスデコーダ１０の出力信号１０１，１０２，１０３の電圧波形である。Ｄ７０，Ｄ８０は、メモリ部７１〜７３，８１〜８３の共通出力線７０，８０のデジタル値である。アナログ信号Ｖ３１、Ｖ３２，Ｖ３３は、単位画素１の出力信号によって信号の変化量は任意であるが、図３では一例として、電圧変化がΔＶ３３＜ΔＶ３１＜ΔＶ３２である場合を示している。

時刻ｔ１に、信号Ｓ／Ｈがハイレベルになり、アナログ信号処理部３内のサンプルホールド回路は単位画素１からの光信号のサンプリングを開始することで、信号線３１〜３３の各列の出力信号Ｖ３１〜Ｖ３３が、各列の光信号分ΔＶ３１〜ΔＶ３３だけ変化する。

時刻ｔ２に、信号Ｓ／Ｈがローレベルになることでサンプルホールド回路が出力電圧Ｖ３１〜Ｖ３３をホールドする。

時刻ｔ３に、ＣＳＴがハイレベルになり、ランプ電圧Ｖ５０が一定スロープで上昇し、カウンタ値Ｄ９０が一定のタイミングでカウントアップされ、各列の比較器４が、信号Ｖ３１，Ｖ３２，Ｖ３３とランプ電圧Ｖ５０との比較を開始する。一定スロープは、アナログ信号処理部３の光信号振幅に割り当てられた出力レンジであるＶｆｕｌｌまで上昇する。また、カウントアップは、固体撮像装置の実効変換ビット数、ここでは１２ビットの最大値４０９５まで上昇する。

時刻ｔ４に、３列目の信号Ｖ３３とランプ電圧Ｖ５０との大小関係が反転し、ラッチ回路６は一定期間のデジタル値取り込みタイミング信号Ｖ６３のハイレベル信号を出力する。この期間に、メモリ部７３はカウント値Ｄ９０を取り込む。このときのデータは、信号電圧ΔＶ３３をデジタル変換した値であり、図２の表記ではΔＤ（ｒｏｗ，３）、ここでは、ΔＤ７３と表記する。

同様に、時刻ｔ５に、１列目の信号Ｖ３１とランプ電圧Ｖ５０との大小関係が反転し、ラッチ回路６はデジタル値取り込みタイミング信号Ｖ６１をハイレベルにする。メモリ部７１はこのときのカウント値Ｄ９０を取り込む。このときのデータは、信号電圧ΔＶ３１をデジタル変換した値であり、図２の表記ではΔＤ（ｒｏｗ，１）、ここでは、Δ７１と表記する。

同様に、時刻ｔ６に、２列目の信号Ｖ３２とランプ電圧Ｖ５０との大小関係が反転し、ラッチ回路６はデジタル値取り込みタイミング信号Ｖ６２をハイレベルにする。メモリ部７２はこのときのカウント値Ｄ９０を取り込む。このときのデータは、信号電圧ΔＶ３２をデジタル変換した値であり、図２の表記ではΔＤ（ｒｏｗ，２）、ここでは、Δ７２と表記する。次に、時刻ｔ７において、パルスＣＴＳがローレベルとなり、ランプ電圧Ｖ５０及びカウンタ９のカウント値Ｄ９０が最大値となる。ここまでが、図２のステップＳ２０２及びＳ２０３の処理に相当する。

続いて、図２のステップＳ２０４に相当する駆動タイミングを説明する。時刻ｔ８に、水平アドレスデコーダ１０が１列目のアドレス信号Ｖ１０１がハイレベルとなる。このとき、メモリ部７１の共通出力線７０には、メモリ部７１の保持値ΔＤ７１が出力される。出力端子ｏｕｔには、演算式に従った演算結果が出力される。以下同様に、アドレス信号Ｖ１０２及びＶ１０３に応じて、共通出力線７０にはメモリ部７２及び７３の保持値ΔＤ７２及びΔＤ７３が出力され、出力端子ｏｕｔに演算結果が出力される。

図４は、図１の固体撮像装置の加算動作を示すフローチャートである。まず、固体撮像装置は、ステップＳ４０１〜Ｓ４０３の処理を行う。ステップＳ４０１〜Ｓ４０３は、図２のステップＳ２０１〜Ｓ２０３の処理と同じである。続いて、ステップＳ４０４では、２次元配列の単位画素１のうち、ステップＳ４０２で選択した任意奇数行１行の次行の画素信号の読み出しが行われる。アナログ信号処理部３は、全列並列で、画素領域２から光信号を読み出す。次に、ステップＳ４０５では、全列並列で列ＡＤ変換が行われ、各列の光信号のデジタル変換値をメモリ部８１，８２，８３に書き込む。書き込まれるデータＳＲＡＭ２は、次式で表現できる。ここで、ＳＲＡＭ２とは２行目のメモリ部８１，８２，８３に保持されたデジタル値である。

ＳＲＡＭ２（０〜Ｎ）＝ΔＤ（ｒｏｗ＋１，０〜Ｎ）

次に、ステップＳ４０６では、水平アドレスデコーダ１０は、メモリ部７１〜７３，８１〜８３のデータを共通出力線７０及び８０に各列順次読み出す。ｉｎ１はデジタル信号処理部１１の入力端子７０のデータ値、ｉｎ２はデジタル信号処理部１１の入力端子８０のデータ値、ｏｕｔはデジタル信号処理部１１の出力端子ｏｕｔのデータ値である。メモリ端子７０，８０，ｏｕｔに現れるデータｉｎ１，ｉｎ２，ｏｕｔは次式で表現できる。

ｉｎ１＝ＳＲＡＭ１（ｃｏｌ）（ｃｏｌ=０〜Ｎ ）
ｉｎ２＝ＳＲＡＭ２（ｃｏｌ）（ｃｏｌ=０〜Ｎ ）
ｏｕｔ＝ｉｎ１＋ｉｎ２

デジタル信号処理部１１は、１行目のデータｉｎ１及び２行目のデータｉｎ２の加算値を出力端子ｏｕｔに出力する。列位置ｃｏｌは、０からＮまで繰り返し行われる。また、ステップＳ４０２〜Ｓ４０６の動作は、信号を読み出す画素の行数をＭとして、Ｍ／２回繰り返される。

図５は、図４の動作フローを駆動タイミングの形で示した図である。パルスの端子名称は、図３と同じである。時刻ｔ１〜ｔ７は、１行目の動作である。時刻ｔ８〜ｔ１５は、２行目の動作である。時刻ｔ４、ｔ５、ｔ６の１行目のタイミングでは１行目のメモリ部７１，７２，７３に、時刻ｔ１１、ｔ１２、ｔ１３のタイミングでは２行目のメモリ部８１，８２，８３に書き込みが行われる。アナログ信号の変化量の大きさは一例を示したに過ぎず、下記の限りではない。

時刻ｔ１から時刻ｔ７までは、図３の動作と同じである。ただし、時刻ｔ７に、ランプ電圧Ｖ５０は電位Ｖｒｅｆにリセットされる。また、時刻ｔ７と時刻ｔ８の間に、アナログ信号処理部３の出力電圧Ｖ３１、Ｖ３２，Ｖ３３は、電位Ｖｒｅｆにリセットされる。また、カウンタ９のデジタルカウント値は、０にリセットされる。

時刻ｔ８に、信号Ｓ／Ｈがハイレベルになり、アナログ信号処理部３内のサンプルホールド回路は単位画素１からの光信号をサンプリング開始する。すると、信号線３１、３２，３３の各列の出力信号Ｖ３１，Ｖ３２，Ｖ３３は、各列の光信号分ΔＶ３（２，１）、ΔＶ３（２，２）、ΔＶ３（２，３）だけ変化する。

時刻ｔ９に、アナログ信号処理部３内のサンプルホールド回路は出力電圧Ｖ３１〜Ｖ３３をホールドする。時刻ｔ１０に、ＣＳＴがハイレベルになり、ランプ電圧５０が上昇し、カウンタ値Ｄ９０がカウントアップされ、各列の比較器４は、信号Ｖ３１，Ｖ３２，Ｖ３３とランプ電圧Ｖ５０との比較を開始する。

時刻ｔ１１に、２列目の信号Ｖ３２とランプ電圧Ｖ５０との大小関係が反転し、ラッチ回路６はデジタル値取り込みタイミング信号Ｖ６２をハイレベルにする。この期間に、メモリ部８２はカウント値Ｄ９０を取り込む。このときのデータは、信号電圧ΔＶ３（２，２）をデジタル変換した値であり、図４の表記ではΔＤ（ｒｏｗ＋１，２）、ここでは、ΔＤ８２と表記する。

同様に、時刻ｔ１２に、１列目の信号Ｖ３１とランプ電圧Ｖ５０との大小関係が反転し、ラッチ回路６はデジタル値取り込みタイミング信号Ｖ６１をハイレベルにする。メモリ部８１はこのときのカウントＤ値９０を取り込む。このときのデータは、信号電圧ΔＶ３（２，１）をデジタル変換した値であり、図４の表記ではΔＤ（ｒｏｗ＋１，１）、ここでは、Δ８１と表記する。

同様に、時刻ｔ１３において、３列目の信号Ｖ３３とランプ電圧Ｖ５０との大小関係が反転し、ラッチ回路６はデジタル値取り込みタイミング信号Ｖ６３をハイレベルにする。メモリ部８３はこのときのカウント値９０を取り込む。このときのデータは、信号電圧ΔＶ３（２，３）をデジタル変換した値であり、図４の表記ではΔＤ（ｒｏｗ＋１，３）、ここでは、Δ８３と表記する。

時刻ｔ１４において、パルスＣＴＳがローレベルとなり、ランプ電圧Ｖ５０及びカウンタ９のカウント値Ｄ９０が最大値となる。

続いて、時刻１５に、水平アドレスデコーダ１０が１列目のアドレス信号Ｖ１０１をハイレベルにする。このとき、メモリ部７１の共通出力線７０にはメモリ部７１の保持値ΔＤ７１が、メモリ部８１の共通出力線８０にはメモリ部８１の保持値ΔＤ８１が出力される。デジタル信号処理部１１は、演算式に従った加算結果を出力端子ｏｕｔに出力する。以下同様に、共通出力線７０及び８０にはメモリ部７２，７３，８２，８３の保持値ΔＤ７２、ΔＤ７３、ΔＤ８２、ΔＤ８３が出力され、出力端子ｏｕｔに加算結果が出力される。

以上の比較例の固体撮像装置において、例えばメモリ部７２が不良であり、出力がゼロに固定されてしまうとすると、２列目の出力は、非加算時は出力の全くない黒い縦線キズが画像に生じ、加算時には、周囲に比べ出力の暗い縦線傷を生じてしまう。

図６は、本発明の実施形態による固体撮像装置の構成例を示すブロック図である。図６において、比較例の固体撮像装置の構成図である図１と同符号のものは、同じ構成である。図６の構成の特徴は、第１のメモリ部７１〜７３及び第２のメモリ部８１〜８３の正常又は不良を示す欠陥フラグ（情報）を記憶する欠陥記憶部１２を列数分備えている点である。各欠陥記憶部１２のフラグは２ビット構成となっている。１ビット目は、該当列のメモリ部７１〜７３，８１〜８３に不良があるか否かを示すフラグＦ０である。２ビット目は、不良がある場合に１行目のメモリ部７１，７２，７３と２行目のメモリ部８１，８２，８３のどちらにその不良が存在するかを示すフラグＦ１である。全列の欠陥記憶部１２の出力端子は、共通出力線１２０に接続されており、共通出力線１２０はデジタル信号処理部１１の入力に接続されている。また、欠陥記憶部１２は、欠陥情報を書き込むための入力端子ＥＲＲを備えている。デジタル信号処理部１１は、欠陥記憶部１２の欠陥フラグを基に第１のメモリ部７１〜７３又は第２のメモリ部８１〜８３の正常又は不良を判断する。また、デジタル信号処理部１１は、欠陥記憶部１２のフラグに応じて、複数の入力端子７０，８０の信号のうち演算に使用する組み合わせを変えるための読み出しメモリ指定回路１４を内蔵している。

図７は、図６の固体撮像装置の非加算動作を示すフローチャートである。本実施形態の固体撮像装置を動作させるにあたり、ステップＳ７０１では、事前にメモリ部７１〜７３，８１〜８３の欠陥検出を行う。ステップＳ７０１では、欠陥検出の結果に基づき、任意のｃｏｌ列において、２行分のメモリ部７１〜７３，８１〜８３のいずれかに不良が存在すれば、Ｆ０（ｃｏｌ）＝１、いずれも正常であれば、Ｆ０（ｃｏｌ）＝０を欠陥記憶部１２に書き込む。不良部が２行目のメモリ部８１，８２，８３であれば、Ｆ１（ｃｏｌ）＝１を書き込み、不良部が１行目のメモリ部７１，７２，７３であるか、不良が存在しなければ、Ｆ１（ｃｏｌ）＝０を欠陥フラグ１２に書き込む。

次に、固体撮像装置は、ステップＳ７０２及びＳ７０３の処理を行う。ステップＳ７０２及びＳ７０３は、図２のステップＳ２０１及びＳ２０２の処理と同じである。

次に、ステップＳ７０４では、全列並列で列ＡＤ変換が行われ、各列の光信号のデジタル変換値がメモリ部７１〜７３，８１〜８３に書き込まれる。書き込まれるデータＳＲＡＭ１及びＳＲＡＭ２は、次式で表現できる。

ＳＲＡＭ１（０〜Ｎ）＝ＳＲＡＭ２（０〜Ｎ）＝ΔＤ（ｒｏｗ，０〜Ｎ）

ＳＲＡＭ１とは１行目のメモリ部７１，７２，７３に保持されたデジタル値であり、ＳＲＡＭ２とは２行目のメモリ部８１，８２，８３に保持されたデジタル値であり、括弧内の添え字は列位置を意味する。また、ΔＤ（ｒｏｗ，ｃｏｌ）は、２次元配列の各単位画素１の光信号のデジタル変換値であり、ｒｏｗは行位置、ｃｏｌは列位置を意味する。上記の通り、同列上の１行目のメモリ部７１〜７３と２行目のメモリ部８１〜８３には同じデータが書き込まれる。

次に、ステップＳ７０５では、メモリ部７１〜７３，８１〜８３のデータＳＲＡＭ１，ＳＲＡＭ２を各列順次読み出す。メモリ端子の入力データｉｎ１，ｉｎ２は次式で表現できる。

ｉｎ１＝ＳＲＡＭ１（ｃｏｌ）
ｉｎ２＝ＳＲＡＭ２（ｃｏｌ）

次に、ステップＳ７０６〜Ｓ７０８では、デジタル信号処理部１１は、図６の読み出しメモリ指定回路１４により制御される下記の動作により、出力端子ｏｕｔに信号を出力する。

欠陥フラグＦ１(ｃｏｌ)＝０のとき、ｏｕｔ＝ｉｎ１
欠陥フラグＦ１(ｃｏｌ)＝１のとき、ｏｕｔ＝ｉｎ２

この操作により、正常列では１行目のメモリ部７１〜７３のデータが出力され、１行目のメモリ部７１〜７３が不良である列では２行目のメモリ部８１〜８３のデータが出力端子ｏｕｔへ出力される。列位置ｃｏｌは、０からＮまで繰り返し行う。

上記のステップＳ７０３〜Ｓ７０８の処理は、信号を読み出す画素の行数をＭとしてＭ回分繰り返される。上記動作により、メモリ部に不良が存在する列においても、非加算時には非使用の２行目のメモリ部８１〜８３のデータを用いることにより、正常動作をすることが可能となり、固体撮像装置の歩留まりが向上する。

図８は、図６の固体撮像装置の加算動作を示すフローチャートである。まず、固体撮像装置は、ステップＳ８０１〜Ｓ８０６の処理を行う。ステップＳ８０1は、図７のステップＳ７０１の処理と同じである。ステップＳ８０２〜Ｓ８０６は、図４のステップＳ４０１〜Ｓ４０５の処理と同じである。メモリ部７１〜７３のデータＳＲＡＭ１及びメモリ部８１〜８３のデータＳＲＡＭ２は、次式で表わされる。

ＳＲＡＭ１（０〜Ｎ）＝ΔＤ（ｒｏｗ，０〜Ｎ）
ＳＲＡＭ２（０〜Ｎ）＝ΔＤ（ｒｏｗ＋１，０〜Ｎ）

次に、ステップＳ８０７では、メモリ部７１〜７３，８１〜８３のデータＳＲＡＭ１，ＳＲＡＭ２を各列順次読み出す。共通出力線７０及び８０のデータｉｎ１及びｉｎ２は、次式で表わされる。

ｉｎ１＝ＳＲＡＭ１（ｃｏｌ）
ｉｎ２＝ＳＲＡＭ２（ｃｏｌ）

次に、ステップＳ８０８〜Ｓ８１２では、デジタル信号処理部１１は、メモリ指定回路１４により制御される次式の動作により、出力端子ｏｕｔの信号を出力する。

欠陥フラグＦ０(ｃｏｌ)＝０のとき、ｏｕｔ＝ｆｎ１（ｉｎ１，ｉｎ２）
欠陥フラグＦ０(ｃｏｌ)＝１のとき、下記条件に従う
欠陥フラグＦ１(ｃｏｌ)＝０のとき、ｏｕｔ＝ｆｎ２（ｉｎ２）
欠陥フラグＦ１(ｃｏｌ)＝１のとき、ｏｕｔ＝ｆｎ２（ｉｎ１）

ここで、ｆｎ１（ａ，ｂ） はａ及びｂの２入力の関数であり、ｆｎ１＝ａ＋ｂである。ｆｎ２（ｃ）は、ｃの関数であり、ｆｎ２＝ｃ×２である。

これにより正常列では、１行目のメモリ部７１〜７３のデータｉｎ１と２行目のメモリ部８１〜８３のデータｉｎ２の加算が出力される。１行目のメモリ部７１〜７３が不良である列では、２行目のメモリ部８１〜８３のデータｉｎ２を２倍した値が出力端子ｏｕｔへ出力される。２行目のメモリ部８１〜８３が不良である列では、１行目のメモリ部７１〜７３のデータｉｎ１を２倍した値が出力端子ｏｕｔへ出力される。列位置ｃｏｌは、０からＮまで繰り返し行われる。

上記のステップＳ８０３〜Ｓ８１２の処理を信号を読み出す画素の行数をＭとしてＭ回分繰り返す。本実施形態によれば、メモリ部７１〜７３，８１〜８３の欠陥をフラグ１２で記憶し、フラグ１２の値に応じて、加算動作、非加算動作それぞれで、メモリ部７１〜７３，８１〜８３を使い分けることで、冗長メモリを持たずに、両動作を問題なく行うことができる。

以上のように、第１のメモリ部７１〜７３及び第２のメモリ部８１〜８３は、非加算時（図７）には同一の行のデジタルの信号を記憶し、加算時（図８）には異なる行のデジタルの信号を記憶する。

デジタル信号処理部１１は、非加算時（図７）には、対象列の第１のメモリ部７１〜７３及び第２のメモリ部８１〜８３が正常であるときには対象列の第１のメモリ部７１〜７３の信号又は第２のメモリ部８１〜８３の信号を基に出力信号を出力する。また、デジタル信号処理部１１は、非加算時（図７）には、対象列の第１のメモリ部７１〜７３及び第２メモリ部８１〜８３の一方が不良であるときには対象列の第１のメモリ部７１〜７３及び第２のメモリ部８１〜８３の他方の信号を基に出力信号を出力する。

デジタル信号処理部１１は、加算時（図８）には、対象列の第１のメモリ部７１〜７３及び第２のメモリ部８１〜８３が正常であるときには対象列の第１のメモリ部７１〜７３の信号及び第２のメモリ部８１〜８３の信号を加算して出力する。また、デジタル信号処理部１１は、加算時（図８）には、対象列の第１のメモリ部７１〜７３及び第２のメモリ部８１〜８３の一方が不良であるときには対象列の第１のメモリ部７１〜７３及び第２のメモリ部８１〜８３の他方の信号を例えば２倍に増幅して出力信号を出力する。

上記動作により、メモリ部７１〜７３，８１〜８３に不良が存在する列においても、２行分のメモリ部７１〜７３，８１〜８３のうち、不良の存在していない側のメモリ部のデータを用いて、補間動作をすることが可能となり、固体撮像装置の歩留まりが向上する。

また、読み出しメモリ指定回路１４の制御を下記のように変えることにより、別の補間手法をとることができる。

欠陥フラグＦ０(ｃｏｌ)＝０のとき、ｏｕｔ＝ｆｎ１（ｉｎ１，ｉｎ２）
欠陥フラグＦ０(ｃｏｌ)＝１のとき、下記条件に従う
欠陥フラグＦ１(ｃｏｌ)＝０のとき、ｏｕｔ＝ｆｎ３（ｉｎ２，ｉｎ１Ｌ，ｉｎ１Ｒ）
欠陥フラグＦ１(ｃｏｌ)＝１のとき、ｏｕｔ＝ｆｎ３（ｉｎ１，ｉｎ２Ｌ，ｉｎ２Ｒ）

ここで、ｉｎ１Ｌは、読み出し列の左隣接列の１行目の出力値であり、ｉｎ１Ｒは、右隣接列の１行目の出力値である。ｉｎ２Ｌは、読み出し列の左隣接列の２行目の出力値であり、ｉｎ２Ｒは、右隣接列の２行目の出力値である。

さらに、ｆｎ３（ｄ，ｅ，ｆ）は、ｄ，ｅ，ｆの３入力の関数であり、ｆｎ３＝ｄ＋（ｅ＋ｆ）／２で表わされる。これにより，正常列では、１行目のメモリ部７１〜７３のデータｉｎ１と２行目のメモリ部８１〜８３のデータｉｎ２の加算が出力される。１行目のメモリ部７１〜７３が不良である列では、１行目の該当列の両隣の列の出力値ｉｎ１Ｌ，ｉｎ１Ｒの平均値と２行目のメモリ部８１〜８３のデータｉｎ２を加算した値が出力端子ｏｕｔへ出力される。２行目のメモリ部８１〜８３が不良である列では、２行目の該当列の両隣の列の出力値ｉｎ２Ｌ，ｉｎ２Ｒの平均値と１行目のメモリ部７１〜７３のデータｉｎ１を加算した値が出力端子ｏｕｔへ出力される。

デジタル信号処理部１１は、加算時（図８）には、対象列の第１のメモリ部７２が不良であるときには対象列の第１のメモリ部７２の両隣の複数列の第１のメモリ部７１，７３の信号の平均値と対象列の第２のメモリ部８２の信号とを加算して出力信号を出力する。また、デジタル信号処理部１１は、加算時（図８）には、対象列の第２のメモリ部８２が不良であるときには対象列の第２のメモリ部８２の両隣の複数列の第２のメモリ部８１，８３の信号の平均値と対象列の第１のメモリ部７２の信号とを加算して出力信号を出力する。

上記動作により、不良が存在する列においても、２行分のメモリ部７１〜７３，８１〜８３のうち、不良の存在していない行のメモリ部のデータと、不良が存在している行の両隣のメモリ部のデータを用いて補間動作をすることが可能となる。これにより、固体撮像装置の歩留まりが向上する。

上記の種々の実施形態によれば、デジタル信号処理部１１は、加算時（図８）には、対象列の第１のメモリ部７１〜７３が不良であるときには少なくとも対象列の第２のメモリ部８１〜８３の信号を基に出力信号を出力する。また、デジタル信号処理部１１は、加算時（図８）には、対象列の第２のメモリ部８１〜８３が不良であるときには少なくとも対象列の第１のメモリ部７１〜７３の信号を基に出力信号を出力する。

なお、本実施形態では、フラグ１２を固体撮像装置内に配置したが、固体撮像装置の出力信号を処理する回路内に配置しても構わない。本実施形態の固体撮像装置は、デジタルスチルカメラに用いる固体撮像装置、あるいは、デジタルカムコーダ、監視カメラ等、画像を取得するあらゆる撮像装置に、用いる固体撮像装置に利用可能である。

上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１ 単位画素、２ 画素領域、３ アナログ信号処理部、４ 比較器、５ ランプ信号発生器、６ ラッチ回路、７１〜７３ 第１のメモリ部、８１〜８３ 第２のメモリ部、９ カウンタ、１１ デジタル信号処理部、１２ 欠陥記憶部、３１〜３３ 垂直信号線、７０ 第１の共通出力線、８０ 第２の共通出力線

Claims (10)

1. 光電変換により信号を生成する単位画素が２次元行列状に配置された画素領域と、
   同一列の前記単位画素毎に設けられ、前記単位画素から出力された信号をそれぞれアナログからデジタルに変換する複数のアナログデジタル変換器と、
   前記アナログデジタル変換器に対応して設けられ、前記複数のアナログデジタル変換器により変換された一の行のデジタルの信号を記憶する複数の第１のメモリ部と、
   前記アナログデジタル変換器に対応して設けられ、前記複数のアナログデジタル変換器により変換された一の行のデジタルの信号を記憶する複数の第２のメモリ部と、
   前記第１のメモリ部の信号及び前記第２のメモリ部の信号を基に出力信号を出力するデジタル信号処理部とを有し、
   前記第１のメモリ部及び前記第２のメモリ部は、非加算時には同一の行のデジタルの信号を記憶し、加算時には異なる行のデジタルの信号を記憶し、
   前記デジタル信号処理部は、非加算時には、対象列の前記第１及び第２のメモリ部の一方が不良であるときには対象列の前記第１及び第２のメモリ部の他方の信号を基に出力信号を出力することを特徴とする固体撮像装置。
2. 光電変換により信号を生成する単位画素が２次元行列状に配置された画素領域と、
   同一列の前記単位画素毎に設けられ、前記単位画素から出力された信号をそれぞれアナログからデジタルに変換する複数のアナログデジタル変換器と、
   前記アナログデジタル変換器に対応して設けられ、前記複数のアナログデジタル変換器により変換された一の行のデジタルの信号を記憶する複数の第１のメモリ部と、
   前記アナログデジタル変換器に対応して設けられ、前記複数のアナログデジタル変換器により変換された一の行のデジタルの信号を記憶する複数の第２のメモリ部と、
   前記第１のメモリ部の信号及び前記第２のメモリ部の信号を基に出力信号を出力するデジタル信号処理部とを有し、
   前記第１のメモリ部及び前記第２のメモリ部は、非加算時には同一の行のデジタルの信号を記憶し、加算時には異なる行のデジタルの信号を記憶し、
   前記デジタル信号処理部は、加算時には、対象列の前記第１及び第２のメモリ部の一方が不良であるときには少なくとも対象列の前記第１及び第２のメモリ部の他方の信号を基に出力信号を出力することを特徴とする固体撮像装置。
3. 前記デジタル信号処理部は、加算時には、対象列の前記第１及び第２のメモリ部の一方が不良であるときには対象列の前記第１及び第２のメモリ部の他方の信号を増幅して出力信号を出力することを特徴とする請求項２記載の固体撮像装置。
4. 前記デジタル信号処理部は、加算時には、対象列の前記第１及び第２のメモリ部の一方が不良であるときには対象列に隣接する複数列の前記第１又は第２のメモリ部の信号の平均値と対象列の前記第１及び第２のメモリ部の他方の信号とを加算して出力信号を出力することを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
5. さらに、前記複数の第１のメモリ部及び前記複数の第２のメモリ部の正常又は不良を示す情報を記憶する欠陥記憶部を有し、
   前記デジタル信号処理部は、前記欠陥記憶部の情報を基に前記第１のメモリ部又は前記第２のメモリ部の正常又は不良を判断することを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
6. 光電変換により信号を生成する単位画素が２次元行列状に配置された画素領域と、
   同一列の前記単位画素毎に設けられ、前記単位画素から出力された信号をそれぞれアナログからデジタルに変換する複数のアナログデジタル変換器と、
   前記アナログデジタル変換器に対応して設けられ、前記複数のアナログデジタル変換器により変換された一の行のデジタルの信号を記憶する複数の第１のメモリ部と、
   前記アナログデジタル変換器に対応して設けられ、前記複数のアナログデジタル変換器により変換された一の行のデジタルの信号を記憶する複数の第２のメモリ部と、
   前記第１のメモリ部の信号及び前記第２のメモリ部の信号を基に出力信号を出力するデジタル信号処理部とを有する固体撮像装置の駆動方法であって、
   前記第１のメモリ部及び前記第２のメモリ部が、非加算時には同一の行のデジタルの信号を記憶し、加算時には異なる行のデジタルの信号を記憶する記憶ステップと、
   前記デジタル信号処理部が、非加算時には、対象列の前記第１及び第２のメモリ部の一方が不良であるときには対象列の前記第１及び第２のメモリ部の他方の信号を基に出力信号を出力する出力ステップと
   を有することを特徴とする固体撮像装置の駆動方法。
7. 光電変換により信号を生成する単位画素が２次元行列状に配置された画素領域と、
   同一列の前記単位画素毎に設けられ、前記単位画素から出力された信号をそれぞれアナログからデジタルに変換する複数のアナログデジタル変換器と、
   前記アナログデジタル変換器に対応して設けられ、前記複数のアナログデジタル変換器により変換された一の行のデジタルの信号を記憶する複数の第１のメモリ部と、
   前記アナログデジタル変換器に対応して設けられ、前記複数のアナログデジタル変換器により変換された一の行のデジタルの信号を記憶する複数の第２のメモリ部と、
   前記第１のメモリ部の信号及び前記第２のメモリ部の信号を基に出力信号を出力するデジタル信号処理部とを有する固体撮像装置の駆動方法であって、
   前記第１のメモリ部及び前記第２のメモリ部が、非加算時には同一の行のデジタルの信号を記憶し、加算時には異なる行のデジタルの信号を記憶する記憶ステップと、
   前記デジタル信号処理部が、加算時には、対象列の前記第１及び第２のメモリ部の一方が不良であるときには少なくとも対象列の前記第１及び第２のメモリ部の他方の信号を基に出力信号を出力する出力ステップと
   を有することを特徴とする固体撮像装置の駆動方法。
8. 前記出力ステップでは、加算時には、対象列の前記第１及び第２のメモリ部の一方が不良であるときには対象列の前記第１及び第２のメモリ部の他方の信号を増幅して出力信号を出力することを特徴とする請求項７記載の固体撮像装置の駆動方法。
9. 前記出力ステップでは、加算時には、対象列の前記第１及び第２のメモリ部の一方が不良であるときには対象列に隣接する複数列の前記第１又は第２のメモリ部の信号の平均値と対象列の前記第１及び第２のメモリ部の他方の信号とを加算して出力信号を出力することを特徴とする請求項６〜８のいずれか１項に記載の固体撮像装置の駆動方法。
10. さらに、前記複数の第１のメモリ部及び前記複数の第２のメモリ部の正常又は不良を示す情報を欠陥記憶部に記憶する欠陥記憶ステップと、
    前記デジタル信号処理部が、前記欠陥記憶部の情報を基に前記第１のメモリ部又は前記第２のメモリ部の正常又は不良を判断する判断ステップと
    を有することを特徴とする請求項６〜９のいずれか１項に記載の固体撮像装置の駆動方法。

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