JP2020113892A - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents
固体撮像装置、固体撮像装置の駆動方法、および電子機器 Download PDFInfo
- Publication number
- JP2020113892A JP2020113892A JP2019003154A JP2019003154A JP2020113892A JP 2020113892 A JP2020113892 A JP 2020113892A JP 2019003154 A JP2019003154 A JP 2019003154A JP 2019003154 A JP2019003154 A JP 2019003154A JP 2020113892 A JP2020113892 A JP 2020113892A
- Authority
- JP
- Japan
- Prior art keywords
- current
- amplifier
- imaging device
- output
- solid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003384 imaging method Methods 0.000 title claims abstract description 115
- 238000000034 method Methods 0.000 title claims abstract description 63
- 238000006243 chemical reaction Methods 0.000 claims description 139
- 238000007667 floating Methods 0.000 claims description 67
- 238000009792 diffusion process Methods 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 60
- 238000009825 accumulation Methods 0.000 claims description 53
- 230000008569 process Effects 0.000 claims description 48
- 239000003990 capacitor Substances 0.000 claims description 40
- 230000005669 field effect Effects 0.000 claims description 31
- 238000005070 sampling Methods 0.000 claims description 17
- 230000003287 optical effect Effects 0.000 claims description 11
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 238000005520 cutting process Methods 0.000 claims description 2
- 239000007787 solid Substances 0.000 claims 1
- 230000003068 static effect Effects 0.000 claims 1
- 230000009286 beneficial effect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 56
- 238000010586 diagram Methods 0.000 description 29
- 230000000875 corresponding effect Effects 0.000 description 25
- 230000006870 function Effects 0.000 description 16
- 238000000926 separation method Methods 0.000 description 9
- 230000007704 transition Effects 0.000 description 9
- 238000003860 storage Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 101100120176 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FKS1 gene Proteins 0.000 description 5
- 101100006923 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cnd1 gene Proteins 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 230000001276 controlling effect Effects 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000004927 fusion Effects 0.000 description 4
- 238000009434 installation Methods 0.000 description 4
- 230000004298 light response Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 101100440247 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cnd2 gene Proteins 0.000 description 3
- 101100440251 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cnd3 gene Proteins 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000008014 freezing Effects 0.000 description 3
- 238000007710 freezing Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 101150099000 EXPA1 gene Proteins 0.000 description 2
- 102100029095 Exportin-1 Human genes 0.000 description 2
- 102100029091 Exportin-2 Human genes 0.000 description 2
- 101710147878 Exportin-2 Proteins 0.000 description 2
- 101100119348 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) EXP1 gene Proteins 0.000 description 2
- 101100269618 Streptococcus pneumoniae serotype 4 (strain ATCC BAA-334 / TIGR4) aliA gene Proteins 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 108700002148 exportin 1 Proteins 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000005096 rolling process Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101150093545 EXPA3 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 101150109310 msrAB1 gene Proteins 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/50—Control of the SSIS exposure
- H04N25/57—Control of the dynamic range
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
- H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
Abstract
Description
CMOSイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ(PC)、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
それらの中で、その最も進んだ回路のひとつが、列(カラム)毎にアナログ−デジタル変換器(ADC(Analog digital converter))を備え、画素信号をデジタル信号として取り出す回路である(たとえば特許文献1,2参照)。
より高い空間分解能を達成するためには、画素ピッチを小さくすることが重要である。SRAMビットセルは、たとえば65nmプロセスの場合、10ビットメモリの画素面積の約30〜40%を消費するが、SRAMビットセルは40nmや22nmなどのより高度なロジックプロセスでスケールする。
比較器用のトランジスタは、通常、純粋なデジタル論理回路およびSRAMビットセルよりも高い電圧を必要とし、その結果、最小サイズWおよびLがはるかに大きくなる。
したがって、より小さい画素ピッチを達成するためには、比較器のサイズを小さくすることが非常に重要である。
たとえば、比較器当たり1μAと1Megaピクセルと仮定する。この場合、1A(=1μA×1Mega)が消費される。
これは大きすぎるため、適切なADC機能のために電源およびグランドラインのIRドロップが許容されない。また、画素アレイ内の寄生ダイオードによって引き起こされる可能性のあるラッチアップ現象の緩和と同様の理由により、低ピーク電流が必須である。
0.8Vの入力レンジを仮定すると、0.4Vのヘッドルームしか利用できないが、一部のトランジスタは飽和領域外になるため、入力レンジ全体で良好な直線性を得ることは通常困難である。
一般的には、ランダムノイズ低減手法として、トランジスタサイズを大きくすることでフリッカノイズ(flicker noise)を低減する、もしくは比較器出力に容量を付加し、帯域を落とすことでCDSによるノイズのフィルタ効果を狙う方法が知られている。
しかし、それぞれの手法だけでは、使用できる面積が小さいため充分に雑音を低下させることができず、結果的に雑音性能を満たすために、画素ピッチが増大するという不利益がある。
本発明は、デジタル画素に配置されるAD変換器の比較器が低電力かつ低ピーク電流で、低電圧動作が可能であり、しかも入力レンジ全体で高い直線性を実現することが可能で、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
また、本発明は、デジタル画素に配置されるAD変換器の比較器が低電力かつ低ピーク電流で、低電圧動作が可能であり、しかも入力レンジ全体で高い直線性を実現することが可能で、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能であり、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
本発明によれば、デジタル画素に配置されるAD変換器の比較器が低電力かつ低ピーク電流で、低電圧動作が可能であり、しかも入力レンジ全体で高い直線性を実現することが可能であり、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
また、本発明によれば、デジタル画素に配置されるAD変換器の比較器が低電力かつ低ピーク電流で、低電圧動作が可能であり、しかも入力レンジ全体で高い直線性を実現することが可能で、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能であり、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
図1は、本発明の第1の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置10は、たとえば画素としてデジタル画素(Digital Pixel)を含むCMOSイメージセンサにより構成される。
これらの構成要素のうち、たとえば垂直走査回路30、出力回路40、およびタイミング制御回路50により画素信号の読み出し部60が構成される。
本第1の実施形態に係る固体撮像装置10において、後で詳述するように、各デジタル画素DPがAD変換機能を有しており、AD変換部は、光電変換読み出し部により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器(コンパレータ)を有している。
比較器は、読み出し部60の制御の下、蓄積期間に光電変換素子から出力ノード(フローティングディフュージョン)に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第1の比較結果信号を出力する第1の比較処理と、蓄積期間後の転送期間に出力ノードに転送された光電変換素子の蓄積電荷に応じた電圧信号に対するデジタル化した第2の比較結果信号を出力する第2の比較処理と、を行う。
本実施形態に係る比較器は、基本的に、一方のトランジスタのゲートに参照電圧が供給され、他方のトランジスタのゲートに出力バッファ部による電圧信号が供給され、参照電圧と電圧信号との比較動作を行い、参照電圧と電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第1アンプ、電流制御可能で、第1アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第2アンプ、電流制御可能で、第2アンプの出力を反転して出力する第1インバータ、および電流制御可能で、第2インバータの出力を反転して出力する第2インバータを含み、第1アンプ、第2アンプ、第1インバータ、および第2インバータを、低電力および低ピーク電流を実現するように電流制御し、バイアス電流を使用して比較器の帯域幅を制御する。
図2は、本発明の第1の実施形態に係る固体撮像装置10の画素部のデジタル画素アレイの一例を示す図である。
図3は、本発明の第1の実施形態に係る固体撮像装置10の画素の一例を示す回路図である。
なお、図2においては、図面の簡単化のため、9つのデジタル画素200が3行3列の行列状(M=3、N=3のマトリクス状)に配置されている例が示されている。
本第1の実施形態の画素部20は、後で詳述するように、第1の基板110と第2の基板120の積層型のCMOSイメージセンサとして構成されるが、本例では、図3に示すように、第1の基板110に光電変換読み出し部210が形成され、第2の基板120にAD変換部220およびメモリ部230が形成されている。
具体的には、この光電変換読み出し部210は、たとえば光電変換素子であるフォトダイオードPD1を有する。
このフォトダイオードPD1に対して、転送素子としての転送トランジスタTG1−Tr、リセット素子としてのリセットトランジスタRST1−Tr、ソースフォロワ素子としてのソースフォロワトランジスタSF1−Tr、電流源素子としてのカレントトランジスタIC1−Tr、出力ノードND1としてのフローティングディフュージョンFD1,および読み出しノードND2をそれぞれ一つずつ有する。
このように、第1の実施形態に係るデジタル画素200の光電変換読み出し部210は、転送トランジスタTG1−Tr、リセットトランジスタRST1−Tr、ソースフォロワトランジスタSF1−Tr、およびカレントトランジスタIC1−Trの4トランジスタ(4Tr)を含んで構成されている。
光電変換読み出し部210は、出力ノードとしてのフローティングディフュージョンFD1の電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号VSLをAD変換部220に出力する。
光電変換読み出し部210は、第2の比較処理期間PCMP2において、画素信号としての読み出しリセット信号(信号電圧)(VRST)および読み出し信号(信号電圧)(VSIG)をAD変換部220に出力する。
以下、信号電荷は電子であり、各トランジスタがn型トランジスタである場合について説明するが、信号電荷が正孔(ホール)であったり、各トランジスタがp型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合にも有効である。
フォトダイオード(PD)を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷(暗電流)が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード(PPD)では、フォトダイオード(PD)の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
転送トランジスタTG1−Trは、制御信号TGがハイ(H)レベルの転送期間PTに選択されて導通状態となり、フォトダイオードPD1で光電変換され蓄積された電荷(電子)をフローティングディフュージョンFD1に転送する。
なお、フォトダイオードPD1およびフローティングディフュージョンFD1が所定のリセット電位にリセットされた後、転送トランジスタTG1−Trは、制御信号TGがロー(L)レベルの非導通状態となり、フォトダイオードPD1は蓄積期間PIとなるが、このとき、入射する光の強度(量)が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタTG1―Tr下のオーバーフローパスを通じてオーバーフロー電荷としてフローティングディフュージョンFD1に溢れ出す。
リセットトランジスタRST1−Trは、制御信号RSTがHレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンFD1を電源電圧VDDの電源線Vddの電位にリセットする。
読み出しノードND2と基準電位VSS(たとえばGND)の間に電流源素子としてのカレントトランジスタIC1−Trのドレイン、ソースが接続されている。カレントトランジスタIC1−Trのゲートは制御信号VBNPIXの供給ラインに接続されている。
そして、読み出しノードND2とAD変換部220の入力部間の信号線LSGN1は、電流源素子としてのカレントトランジスタIC1−Trにより駆動される。
そして、図4のデジタル画素セルPLXCは、光電変換読み出し部210を形成するフォトダイオードPD1、転送トランジスタTG1−Tr、フローティングディフュージョンFD1、リセットトランジスタRST1−Tr、分離層SPL、さらには図示しないカラーフィルタ部およびマイクロレンズを含んで構成されている。
フォトダイオードPD1は、第1基板面1101側と、第1基板面1101側と対向する側の第2基板面1102側とを有する半導体基板に対して埋め込むように形成された第1導電型(本実施形態ではn型)半導体層(本実施形態ではn層)2101を含み、受光した光の光電変換機能および電荷蓄積機能を有するように形成されている。
フォトダイオードPD1の基板の法線に直交する方向(X方向)における側部には第2の導電型(本実施形態ではp型)分離層SPLが形成されている。
フォトダイオード(PD)を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷(暗電流)が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード(PPD)では、フォトダイオード(PD)の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
本例では、第1基板面1101側にn−層2102が形成され、このn−層2102の第2基板面1102側にn層2103が形成され、このn層2103の第2基板面1102側にp+層2104およびp層2105が形成されている。
また、n−層2102の第1基板面1101側にp+層2106が形成されている。
p+層2106は、フォトダイオードPD1のみならず分離層SPL、さらには他のデジタル画素セルPXLCにわたって一様に形成されている。
図4のX方向(列方向)におけるp型分離層SPLにおいては、フォトダイオードPD1のn−層2102と接する側であって基板の法線に直交する方向(図中の直交座標系のX方向)の右側部に、第1のp層(第2導電型半導体層)2107が形成されている。
さらに、p型分離層SPLにおいては、第1のp層2107のX方向の右側に、第2のp層(第2導電型半導体層)2108が、基板110の法線方向(図中の直交座標系のZ方向)に2層構造を持つように構成されている。
本例では、第2のp層2108において、第1基板面1101側にp−層2109が形成され、このp−層2109の第2基板面1102側にp層2110が形成されている。
そして、n層2103の第2基板面1102側のp層2105上に、ゲート絶縁膜を介して転送トランジスタTG1−Trのゲート電極2111が形成されている。
さらに、p型分離層SPLの第1のp層2107の第2の基板面1102側にはフローティングディフュージョンFD1となるn+層2112が形成され、n+層2112に隣接してリセットトランジスタRST1−Trのチャネル形成領域となるp層2113、p層2113に隣接してn+層2114が形成されている。
そして、p層2113上に、ゲート絶縁膜を介してゲート電極2115が形成されている。
このとき、比較器221と同様に列毎に配置された図示しないカウンタが動作しており、ランプ波形のあるランプ信号RAMPとカウンタ値が一対一の対応を取りながら変化することで電圧信号VSLをデジタル信号に変換する。
基本的に、AD変換部220は、参照電圧VREF(たとえばランプ信号RAMP)の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号VSLとランプ信号RAMP(参照電圧VREF)が交わったとき、比較器221の出力が反転し、カウンタの入力クロックを停止し、または、入力を停止していたクロックをカウンタに入力し、そのときのカウンタの値(データ)がメモリ部230に記憶されてAD変換を完了させる。
以上のAD変換期間終了後、各デジタル画素200のメモリ部230に格納されたデータ(信号)は出力回路40から図示しない信号処理回路に出力され、所定の信号処理により2次元画像が生成される。
そして、本第1の実施形態のAD変換部220の比較器221は、画素信号の読み出し期間に次の2つの第1の比較処理および第2の比較処理を行うように、読み出し部60により駆動制御される。
なお、この第1の比較処理CMPR1の動作を、タイムスタンプADCモードの動作ともいう。
実際には、第2の比較処理CMPR2において、蓄積電荷に応じた電圧信号VSL2(VSIG)に対するデジタル化の前に、リセット時のフローティングディフュージョンFD1のリセット電圧に応じた電圧信号VSL2(VRRT)に対するデジタル化を行う。
なお、この第2の比較処理CMPR2の動作を、リニアADCモードの動作ともいう。
第1の比較処理CMPR1の期間PCMPR1は、フォトダイオードPD1およびフローティングディフュージョンFD1がリセットレベルにリセットされてから、転送期間PTが開始される前に、フローティングディフュージョンFD1がリセットレベルにリセットされるまでの期間である。
第2の比較処理CMPR2の期間PCMPR2は、フローティングディフュージョンFD1がリセットレベルにリセットされた後の期間であって、転送期間PT後の期間を含む期間である。
図5は、本実施形態に係る比較器221の第1の比較処理CMPR1を説明するための図である。
図5において、横軸が時間を示し、縦軸が出力ノードであるフローティングディフュージョンFD1の電圧レベルVFDを示している。
一方、飽和状態のときが電荷量が多く、電圧レベルVFDは低いレベルVFDsatとなる。
このような条件に従って、比較器221の参照電圧VREF1を、飽和状態となる手前の非飽和状態時のレベルに固定した電圧VREFsatに設定する、あるいはリセットレベル時の電圧レベルVREFrstから電圧レベルVREFsatに至るランプ電圧VREFrampに設定する。
最も高い照度の例EXP1の場合には、比較器221の出力が時刻t1に直ちにフリップ(反転)する。
例EXP1より低い照度の例EXP2の場合には、比較器221の出力が時刻t1より遅い時刻t2にフリップ(反転)する。
例EXP2より低い照度の例EXP3の場合には、比較器221の出力が時刻t2より遅い時刻t3にフリップ(反転)する。
図5に示すように、非常に明るい光の下では、リセット活性化期間の直後に比較器221の出力状態が反転され、その光レベルは、以下の時間で説明される飽和信号(ウェル容量)に対応する。
たとえば、FD飽和:8Ke @ 150uV / e〜FD容量の1.1fF、最小サンプリング時間:15nsec、蓄積時間:3msec:
であると仮定する。
図7において,横軸がサンプリング時間を示し、縦軸がオーバーフロー信号における推定信号を示している。
図7においては、さまざまな固定基準電圧DC1、DC2、DC3とランプ基準電圧VRAMPに対して反転するサンプリング時間を示している。ここでは、線形基準ランプが使用されている。
図8において、AがタイムスタンプADCモード動作による信号を示し、BがリニアADCモード動作による信号を示している。
たとえば、上述したように、光変換範囲の飽和信号は900Keである。
リニアADCモードは、ADCを適用した通常の読み出しモード動作のため、2eのノイズレベルから8KeのフォトダイオードPD1とフローティングディフュージョンFD1の飽和までカバーすることがでる。
リニアADCモードのカバレッジは、追加のスイッチと容量で30Keに拡張することができる。
本第1の実施形態に係る比較器221は、低電力、低ピーク電流、低ノイズ、低電圧、および広い入力レンジが可能となるように、回路構成と制御技術が採用されている。
本実施形態に係る比較器221は、非縦続接続された第1アンプ、第2アンプ、第1インバータ、および第2インバータを有し、低電力および低ピーク電流を実現するように電流制御され、バイアス電流を使用して帯域幅が制御される。
なお、本実施形態において、第1導電型はpチャネルまたはnチャネルであり、第2導電型はnチャネルまたはpチャネルである。
以下において、比較器は符号700を付して説明する。
PMOSトランジスタPT711のドレインがNMOSトランジスタNT711のドレインに接続され、その接続点によりノードND711が形成されている。また、PMOSトランジスタPT711のドレインとゲートが接続され、その接続点がPMOSトランジスタ712のゲートに接続されている。
PMOSトランジスタPT712のドレインがNMOSトランジスタNT712のドレインに接続され、その接続点により第1アンプ210の出力ノードND712が形成されている。
NMOSトランジスタNT711とNMOSトランジスタNT712のソース同士が接続され、その接続点がNMOSトランジスタNT713のドレインに接続されている。NMOSトランジスタNT713のソースは基準電位(たとえば接地電位)GNDに接続されている。
また、NMOSトランジスタNT713のゲートがバイアス制御信号(ゲートバイアス電圧)VBNOTAの入力ラインに接続されている。
PMOSトランジスタPT713のソースがノードND712に接続され、ドレインがノードND713に接続されている。
そして、PMOSトランジスタPT713のゲートがローレベルでアクティブの信号AZの入力ラインに接続されている。
また、PMOSトランジスタPT713がAZスイッチとして機能し、キャパシタC711がAZレベルのサンプリング容量として機能する。
そして、第1アンプ710の出力信号vout1は出力ノードND712から第2アンプ720に出力される。
具体的には、PMOSトランジスタPT751のソースが電源電位VDDに接続され、ゲートおよびドレインが第1アンプ710の出力ノードND712に接続されている。
PMOSトランジスタPT721のドレインがNMOSトランジスタNT721のドレインに接続され、その接続点により出力ノードND721が形成されている。
NMOSトランジスタNT721のソースが基準電位VSS(接地電位GND)に接続されている。
そして、NMOSトランジスタNT721のゲートがバイアス制御信号(ゲートバイアス電圧)VBNINVの入力ラインに接続されている。
また、NMOSトランジスタNT721により電流制御が行われる。
第2アンプ720は、第1アンプ710の反転出力をレベル反転してゲインアップして第1インバータ730に出力する増幅部として機能する。
このキャパシタC751は、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第1アンプ710の出力に見える容量は、PMOSトランジスタPT721のゲイン倍されることからキャパシタC721の容量値は小さくてよい。
これにより、比較器700の帯域は小さな容量で大きく狭められる。
PMOSトランジスタPT731およびNMOSトランジスタNT731のゲート同士が接続されて入力ノードND731が形成され、ドレイン同士が接続されて出力ノードND732が形成されている。
PMOSトランジスタPT731のソースが電源電位VDDに接続され、NMOSトランジスタNT731のソースが電流制御用NMOSトランジスタNT732のドレインに接続され、NMOSトランジスタNT732のソースが基準電位VSSに接続されている。
そして、NMOSトランジスタNT732のゲートがバイアス制御信号(ゲートバイアス電圧)VBNINVの入力ラインに接続されている。
PMOSトランジスタPT741およびNMOSトランジスタNT741のゲート同士が接続されて入力ノードND741が形成され、ドレイン同士が接続されて出力ノードND742が形成されている。
NMOSトランジスタNT741のソースが基準電位VSSに接続され、PMOSトランジスタPT741のソースが電流制御用PMOSトランジスタPT732のドレインに接続され、PMOSトランジスタPT742のソースが電源電位VDDに接続されている。
そして、PMOSトランジスタPT742のゲートがバイアス制御信号(ゲートバイアス電圧)VBPINVの入力ラインに接続されている。
第2インバータ740の出力ノードND742は比較器700(221)の出力端子に接続されている。
この構成により、12dB ADC分解能に十分な〜80dBまでDCゲインを増加させることができる。
また、低電力および低ピーク電流で大きな画素フォーマットのアレイを可能にする。
すなわち、フローティングディフュージョンリセットレベルとの差のみである。また、プリアンプのオフセットミスマッチ(〜100mVpp)は削除され、低い非直線性で入力信号レンジをさらに拡大する。
また、フローティングディフュージョンリセットノイズとフォトダイオード画素ソースフォロワ(SF)オフセットが除去され、ノイズの低減と入力レンジの拡大に貢献する。
以上のように、AZキャパシタC711は低ノイズ性能と低電圧、広入力範囲動作を可能にする。
また、バイアス電流を使用して比較器の帯域幅を制御することにより、ノイズと比較器速度との間のトレードオフも可能になり、これは複数の比較器動作モードにとって有益である。
ランプ信号RAMPが信号VINPで初期化されるとき、出力は入力スイングに関係なく電源(1.3V)とグランド(0V)の中間レベル(0.6〜0.8V)にクランプされる。この現象は、クランプ電圧からプリアンプの2段目のスレッショルド電圧までのスイングレンジを規定している。
したがって、クランプされたノード上の遷移電圧は、入力スイングに関係なく同一になり、その結果、入力レンジ依存性がないため、高い直線性を達成する。
信号AZがハイレベルに切り替えられ、AZスイッチとしてのPMOSトランジスタPT713が非導通状態に切り替えられると、電圧vinm_virは電荷注入とクロックフィードスルーの影響を受ける。
メモリ部230は、ADCメモリとしてのSRAM231により形成され、読み出し部60の制御の下、ADCコードの書き込み、読み出しが行われる。
図11には、10ビットのADCメモリが示されている。
通常のSRAMビットセルでは、図11(C)に示すように、標準的な6個のトランジスタが使用されている。
上述したように、メモリ部230はSRAMにより構成され、デジタル変換された信号が供給され、フォトコンバージョン符号に対応し、画素アレイ周辺の出力回路40の外部IOバッファにより読み出すことができる。
ここで、固体撮像装置10におけるフレーム読み出し方式の一例について説明する。
図12において、TSはタイムスタンプADCの処理期間を示し、LinはリニアADCの処理期間を示している。
実際には、タイムスタンプADCモードは、蓄積期間PI中であって、フローティングディフュージョンFD1がリセットされるまでの期間に動作する。
タイムスタンプADCモードの動作が終了すると、リニアADCモードに遷移し、フローティングディフュージョンFD1のリセット時の信号(VRST)を読み出してデジタル信号をメモリ部230に格納するように変換する。
さらに蓄積期間PIの終了後、リニアADCモードではフォトダイオードPD1の蓄積電荷に応じた信号(VSIG)を読み取ってデジタル信号をメモリ部230に格納するように変換する。
読み出されたフレームは、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなMIPIデータフォーマットを有する、たとえば出力回路40のIOバッファを介して固体撮像装置10(イメージセンサ)の外部に送られる。この動作は、全画素(ピクセル)アレイに対してグローバルに実行することができる。
垂直走査回路30は、タイミング制御回路50の制御に応じて、各デジタル画素200の比較器221に対して、第1の比較処理CMPR1、第2の比較処理CMPR2に準じて設定される参照電圧VREF1,VREF2を供給する。
また、垂直走査回路30は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードPDに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
次に、本第1の実施形態に係る固体撮像装置10の積層構造について説明する。
図14は、本第1の実施形態に係る固体撮像装置10の積層構造について説明するための簡略断面図である。
固体撮像装置10は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第1の基板110と第2の基板120が積層された構造を有する。
第1の基板110の光Lが入射側である第1面111側にフォトダイオードPDが形成され、その光入射側にマイクロレンズMCLやカラーフィルタが形成されている。
第1の基板110の第2面側に転送トランジスタTG1−Tr,リセットトランジスタRST1−Tr,ソースフォロワトランジスタSF1−Tr,カレントトランジスタIC1−Trが形成されている
また、第2の基板120には、垂直走査回路30、出力回路40、およびタイミング制御回路50も形成されてもよい。
また、本実施形態においては第1の基板110の各光電変換読み出し部210の読み出しノードND2と第2の基板120の各デジタル画素200の比較器221の反転入力端子(−)とが、結合キャパシタC221によりAC結合されている。
以上、固体撮像装置10の各部の特徴的な構成および機能について説明した。
次に、本第1の実施形態に係る固体撮像装置10のデジタル画素200の画素信号の読み出し動作等について詳述する。
図16(A)〜(D)は、本第1の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。
グローバルリセットにおいては、全画素同時にリセットトランジスタRST1−Trと転送トランジスタTG1−Trが所定期間導通状態に保持されて、フォトダイオードPD1およびフローティングディフュージョンFD1がリセットされる。そして、全画素同時にリセットトランジスタRST1−Trと転送トランジスタTG1−Trが非導通状態に切り替えられて、全画素同時並列的に露光、すなわち電荷の蓄積が開始される。
オーバーフロー電荷は蓄積期間PI中にフローティングディフュージョンFD1に蓄積される。タイムスタンプADCモードは蓄積時間PI中、具体的には、蓄積期間PI中であって、フローティングディフュージョンFD1がリセットされるまでの期間に動作する。
そして、AD変換部220の比較器221において、第1の比較処理CMPR1が行われる。比較器221では、読み出し部60の制御の下、蓄積期間PI中であって、フローティングディフュージョンFD1がリセットされるまでの期間にフォトダイオードPD1から出力ノードであるフローティングフュージョンFD1に溢れ出たオーバーフロー電荷に応じた電圧信号VSL1に対するデジタル化した第1の比較結果信号SCMP1が出力され、第1の比較結果信号SCMP1に応じたデジタルデータがメモリ部230のメモリ231に格納される。
リセット期間PR2においては、リセットトランジスタRST1−Trが所定期間導通状態に保持されて、フローティングディフュージョンFD1がリセットされる。フローティングディフュージョンFD1のリセット時の信号(VRST)を読み出してデジタル信号がメモリ部230のメモリ232に格納される。
そして、リセットトランジスタRST1−Trが非導通状態に切り替えられる。この場合、蓄積期間PIは継続される。
転送期間PTにおいては、転送トランジスタTG1−Trが所定期間導通状態に保持されて、フォトダイオードPD1の蓄積電荷がフローティングディフュージョンFD1に転送される。
そして、AD変換部220の比較器221において、第2の比較処理CMPR2が行われる。比較器221では、読み出し部60の制御の下、蓄積期間PI後に、フォトダイオードPD1から出力ノードであるフローティングフュージョンFD1に転送された蓄積電荷に応じた電圧信号VSL2に対するデジタル化した第2の比較結果信号SCMP2が出力され、第2の比較結果信号SCMP2に応じたデジタルデータがメモリ部230のメモリ232に格納される。
本第1の実施形態に係る固体撮像装置10において、各デジタル画素200がAD変換機能を有しており、AD変換部220は、光電変換読み出し部210により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器221を有している。
2段のプリアンプ710,720とそれに続く2つの連続するインバータ730,740段はすべて、低電力および低ピーク電流を実現するように電流制御される。
また、バイアス電流を使用して比較器の帯域幅を制御することにより、ノイズと比較器速度との間のトレードオフも可能になり、これは複数の比較器動作モードにとって有益である。
比較器700の最終段の第2インバータ740は、PMOSトランジスタPT742によるPMOS電流源によって制御され、NMOSトランジスタNT741は完全にオンになり、比較器からSRAMビットセルのワード線(WL)へのより高速かつ強力な低レベル(グランドレベル)の伝搬を可能にしてワード線に接続されるアクセストランジスタを遮断することができるビット線(BL)からSRAMビットセルの内容を上書きしないようにして、ADCコードをフリーズさせることができる。
ランプ信号RAMPが信号VINPで初期化されるとき、出力は入力スイングに関係なく電源(1.3V)とグランド(0V)の中間レベル(0.6〜0.8V)にクランプされる。この現象は、クランプ電圧からプリアンプの2段目のスレッショルド電圧までのスイングレンジを規定している。
したがって、クランプされたノード上の遷移電圧は、入力スイングに関係なく同一になり、その結果、入力レンジ依存性がないため、高い直線性を達成する。
すなわち、クランプ用にダイオード接続されたPMOSトランジスタPT751は、入力スイングに関係なく遷移電圧を調整する出力信号vout1でのスイングを制限する。クランプされた電圧から第2アンプ720のPMOSトランジスタPT721のスレッショルド電圧まで常に変化する。このメカニズムは、入力依存性が除去されるため、入力レンジ全体で高い直線性を実現する。
また、第1ノイズ帯域幅制限キャパシタC751が、第1電極がソース接地型増幅器としてPMOSトランジスタPT721のゲート(入力)に接続されている。
電流とピーク電流を制御して、大フォーマットのピクセルアレイを有効にする。
動作速度と低ノイズ性能の間のトレードオフを可能にする。
比較器出力の遷移時間は、NMOSトランジスタのみによって引かれるので非常に速く、これは比較器出力の製造上の変動を減少させる。
広い直線性(1.3Vのうち1V以下)で広い入力範囲を可能にする。
また、本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
したがって、本第1の実施形態において、第1の基板110側を、基本的に、NMOS系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。
図17は、本第2の実施形態に係る比較器の構成例を示す回路図である。
本第2の実施形態に係る固体撮像装置10Aにおいては、画素の出力バッファ部211により電圧信号VSLの第1アンプ710のオートゼロキャパシタC711への入力ラインに第2ノイズ帯域制限キャパシタC752が接続されている。
そのため、本第2の実施形態では、ノイズを減衰させるために、画素200の出力バッファ部211により電圧信号VSLの第1アンプ710のオートゼロキャパシタC711への入力ラインに第2ノイズ帯域制限キャパシタC752が接続されている。
このフォトダイオードの画素ノイズ帯域幅制限キャパシタC752(CL2)は、低ノイズ比較器の反転入力端子(負入力端子)に追加されている。このキャパシタC752は、画素のソースフォロワ出力からの高周波ノイズを効果的に減衰させる。
図18は、本第3の実施形態に係る比較器の構成例を示す回路図である。
本第3の実施形態に係る固体撮像装置10Bにおいては、差動トランジスタ対DTPの他方のNMOSトランジスタNT713のゲートに第3ノイズ帯域制限キャパシタC753が接続されている。
したがって、第3ノイズ帯域幅制限キャパシタC753(CL3)を追加することは、AZノイズを低減するのに有効である。
図19は、本第4の実施形態に係る比較器の構成例を示す回路図である。
本第4の実施形態に係る固体撮像装置10Cにおいては、ロウドライバとしての垂直走査回路30に比較器700の電流制御を行うためのサポート回路が示されている。
本実施形態の第1のサポート回路310は、バイアス電流を選択的に増加させるためのスイッチSW−BSTおよび電流源I312が、第1制御ノードCND1と電源電位VDDとの間に接続されている。
スイッチSW1、SW2、SW3は、スタンバイ消費電流のために画素内の電流源を完全に遮断するために実装されている。
トランスコンダクタンスが電流の増加分だけ増加すると、入力換算電圧ノイズスペクトラムは減少する。これは、次の式を使用して示すことができる。
また、1段目の第1アンプ710のバイアス電流発生部に電流ブーストスイッチを追加して、低ノイズ性能を実現している。
カレントミラー比を大きく設定できるので、各ブランチのバイアス電流を正確に設定できる。ランニングパワーはスタンバイ電流を少なくすることで低減できる。1段目の電流をブーストするだけで低ノイズ性能が得られる。
図20は、本発明の第5の実施形態に係る固体撮像装置を説明するための図であって、タイムスタンプADCモード動作とリニアADCモード動作の選択処理の一例を示す図である。
第1の実施形態に係る固体撮像装置10では、タイムスタン(TS)ADCモード動作とリニア(Lin)ADCモード動作が連続して行われる。
通常の照度ではなく、非常に(極めて)高照度の場合(ST1、ST3)、フォトダイオードPD1から電荷がフローティングディフュージョンFD1にオーバーフローする確率が高いことから、タイムスタンプADCモード動作のみを行う(ST4)、
通常の照度ではなく、非常に(極めて)高照度でもなく、非常に(極めて)低照度の場合(ST1、ST3、ST5)、フォトダイオードPD1から電荷がフローティングディフュージョンFD1にオーバーフローする確率がきわめて低いことから、リニアADCモード動作のみを行う(ST6)、
た電子機器の構成の一例を示す図である。
さらに、電子機器100は、このCMOSイメージセンサ110の画素領域に入射光を導く(被写体像を結像する)光学系(レンズ等)120を有する。
電子機器100は、CMOSイメージセンサ310の出力信号を処理する信号処理回路(PRC)130を有する。
信号処理回路130で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
本実施形態に係る比較器は、基本的に、一方のトランジスタのゲートに参照電圧が供給され、他方のトランジスタのゲートに出力バッファ部による電圧信号が供給され、参照電圧と電圧信号との比較動作を行い、参照電圧と電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第1アンプ、電流制御可能で、第1アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第2アンプ、電流制御可能で、第2アンプの出力を反転して出力する第1インバータ、および電流制御可能で、第1インバータの出力を反転して出力する第2インバータを含み、第1アンプ、第2アンプ、第1インバータ、および第2インバータを、低電力および低ピーク電流を実現するように電流制御し、バイアス電流を使用して比較器の帯域幅を制御する。
図7においては、さまざまな固定基準電圧DC1、DC2、DC3とランプ基準電圧VRAMPに対して反転するサンプリング時間を示している。ここでは、線形基準ランプが使用されている。
たとえば、上述したように、光変換範囲の飽和信号は900Keに相当する。
リニアADCモードは、ADCを適用した通常の読み出しモード動作のため、2eのノイズレベルから8KeのフォトダイオードPD1とフローティングディフュージョンFD1の飽和までカバーすることがでる。
リニアADCモードのカバレッジは、追加のスイッチと容量で30Keに拡張することができる。
PMOSトランジスタPT711のドレインがNMOSトランジスタNT711のドレインに接続され、その接続点によりノードND711が形成されている。また、PMOSトランジスタPT711のドレインとゲートが接続され、その接続点がPMOSトランジスタ712のゲートに接続されている。
PMOSトランジスタPT712のドレインがNMOSトランジスタNT712のドレインに接続され、その接続点により第1アンプ710の出力ノードND712が形成されている。
NMOSトランジスタNT711とNMOSトランジスタNT712のソース同士が接続され、その接続点がNMOSトランジスタNT713のドレインに接続されている。NMOSトランジスタNT713のソースは基準電位(たとえば接地電位)GNDに接続されている。
このキャパシタC751は、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第1アンプ710の出力に見える容量は、PMOSトランジスタPT721のゲイン倍されることからキャパシタC751の容量値は小さくてよい。
これにより、比較器700の帯域は小さな容量で大きく狭められる。
この構成により、12ビットのADC分解能に十分な〜80dBまでDCゲインを増加させることができる。
また、低電力および低ピーク電流で大きな画素フォーマットのアレイを可能にする。
すなわち、光電変換出力の信号振幅は、フローティングディフュージョンのリセットレベルと信号電荷転送後のフローティングディフュージョン電位の差に画素ソースフォロワ(SF)の電圧利得を乗じたものとなる。また、プリアンプのオフセットミスマッチ(〜100mVpp)は削除され、入力信号レンジをさらに拡大する。
また、フローティングディフュージョンのリセットノイズとフォトダイオード画素ソースフォロワ(SF)オフセットが除去され、ノイズの低減と入力レンジの拡大に貢献する。
以上のように、AZキャパシタC711は低ノイズ性能と低電圧、広入力範囲動作を可能にする。
グローバルリセットにおいては、全画素同時にリセットトランジスタRST1−Trと転送トランジスタTG1−Trが所定期間導通状態に保持されて、フォトダイオードPD1およびフローティングディフュージョンFD1がリセットされる。そして、全画素同時にリセットトランジスタRST1−Trと転送トランジスタTG1−Trが非導通状態に切り替えられて、全画素同時並列的に露光、すなわち電荷の蓄積が開始される。
2段のプリアンプ710,720とそれに続く2つの連続するインバータ730,740段はすべて、低電力および低ピーク電流を実現するように電流制御される。
また、バイアス電流を使用して比較器の帯域幅を制御することにより、ノイズと比較器速度との間のトレードオフも可能になり、これは複数の比較器動作モードにとって有益である。
比較器700の最終段の第2インバータ740は、PMOSトランジスタPT742によるPMOS電流源によって制御され、NMOSトランジスタNT741は完全にオンになり、比較器からSRAMビットセルのワード線(WL)へのより高速かつ強力な低レベル(グランドレベル)の伝搬を可能にしてワード線に接続されるアクセストランジスタを遮断することができるビット線(BL)からSRAMビットセルの内容を上書きしないようにして、ADCコードをフリーズさせることができる。
さらに、比較器出力の遷移時間は、NMOSトランジスタのみによって引かれるので非常に速く、これは比較器出力の製造上の変動を減少させる。
また、本第1の実施形態によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
本第4の実施形態に係る固体撮像装置10Cにおいては、ロウドライバとしての垂直走査回路30に比較器700Cの電流制御を行うためのサポート回路が示されている。
第1の実施形態に係る固体撮像装置10では、タイムスタンプ(TS)ADCモード動作とリニア(Lin)ADCモード動作が連続して行われる。
通常の照度ではなく、極めて高照度の場合(ST1、ST3)、フォトダイオードPD1から電荷がフローティングディフュージョンFD1にオーバーフローする確率が高いことから、タイムスタンプADCモード動作のみを行う(ST4)、
通常の照度ではなく、極めて高照度でもなく、極めて低照度の場合(ST1、ST3、ST5)、フォトダイオードPD1から電荷がフローティングディフュージョンFD1にオーバーフローする確率がきわめて低いことから、リニアADCモード動作のみを行う(ST6)、
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
Claims (20)
- 光電変換を行う画素が配置された画素部と、
前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
前記画素は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
アナログ−デジタル(AD)変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、
前記比較器は、
一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第1アンプと、
電流制御可能で、前記第1アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第2アンプと、
電流制御可能で、前記第2アンプの出力を反転して出力する第1インバータと、
電流制御可能で、前記第2インバータの出力を反転して出力する第2インバータと、を含む
固体撮像装置。 - 前記第1アンプは、
一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行う差動トランジスタ対と、
前記差動トランジスタ対の前記他方のトランジスタのゲートとドレイン間に接続されたオートゼロスイッチと、
前記差動トランジスタ対の前記他方のトランジスタのゲートに接続されたオートゼロキャパシタと、を含む
請求項1記載の固体撮像装置。 - 前記第2アンプは、
前記第1アンプの出力ノードが入力端子としてのゲートに接続され、ソースが電源電位に接続された第1導電型電界効果トランジスタと、
ドレインが前記第1導電型電界効果トランジスタのドレインに接続され、その接続ノードにより当該第2アンプの出力ノードが形成され、ソースが基準電位に接続された第2導電型電界効果トランジスタと、を含み、
前記第1アンプの前記差動トランジスタ対および前記電流源は第2導電型電界効果トランジスタにより形成され、
前記第1アンプの出力ノードには、
ダイオード接続されたクランプ用第1導電型電界効果トランジスタが接続されている
キャパシタが接続されている
請求項2記載の固体撮像装置。 - 前記第2アンプの前記第1導電型電界効果トランジスタのゲートに第1ノイズ帯域制限キャパシタが接続されている
請求項3記載の固体撮像装置。 - 前記電圧信号の前記オートゼロキャパシタへの入力ラインに第2ノイズ帯域制限キャパシタが接続されている
請求項4記載の固体撮像装置。 - 前記差動トランジスタ対の前記他方のトランジスタのゲートに第3ノイズ帯域制限キャパシタが接続されている
請求項3から5のいずれか一に記載の固体撮像装置。 - 前記第1インバータは、
ゲート同士が接続されて入力ノードが形成され、ドレイン同士が接続されて出力ノードが形成された第1インバータ用第1導電型電界効果トランジスタおよび第1インバータ用第2導電型電界効果トランジスタ、並びに、ドレインが当該第1インバータ用第2導電型電界効果トランジスタのソースに接続され、ソースが基準電位に接続された電流制御用第2導電型電界効果トランジスタを含み、前記第1インバータ用第1導電型電界効果トランジスタのソースが電源電位に接続され、
前記第2インバータは、
ゲート同士が接続されて入力ノードが形成され、ドレイン同士が接続されて出力ノードが形成された第2インバータ用第1導電型電界効果トランジスタおよび第2インバータ用第2導電型電界効果トランジスタ、並びに、ドレインが当該第2インバータ用第1導電型電界効果トランジスタのソースに接続され、ソースが電源電位に接続された電流制御用第1導電型電界効果トランジスタを含み、前記第2インバータ用第2導電型電界効果トランジスタのソースが基準電位に接続されている
請求項3から6のいずれか一に記載の固体撮像装置。 - 前記読み出し部は、
前記第1アンプの前記電流源を形成する第2導電型電界効果トランジスタのゲート電圧を制御する第1のサポート回路と、
前記第2アンプの前記電流制御用第2導電型電界効果トランジスタのゲート電圧および前記第1インバータの前記電流制御用前記第2導電型電界効果トランジスタのゲート電圧を制御する第2のサポート回路と、
前記第2インバータの前記電流制御用第1導電型電界効果トランジスタのゲート電圧を制御する第3のサポート回路と、を含む
請求項7記載の固体撮像装置。 - 前記第1のサポート回路は、
前記第1アンプの前記電流源を形成する第2導電型電界効果トランジスタのゲートに接続された第1の制御ノードと、
ソースが基準電位に接続され、ゲートおよびドレインが前記第1の制御ノードに接続されたカレントミラー用第2導電型電界効果トランジスタと、
前記カレントミラー用第2導電型電界効果トランジスタのドレインと電源との間に接続された第1の電流源と、
前記第1の制御ノードと基準電位との間に接続され、当該電流源を選択的に遮断するための第1の遮断スイッチと、を含み、
前記第2のサポート回路は、
前記第2アンプの電流制御用第2導電型電界効果トランジスタのゲートおよび前記第1インバータの電流制御用前記第2導電型電界効果トランジスタのゲートに接続された第2の制御ノードと、
ソースが基準電位に接続され、ゲートおよびドレインが前記第2の制御ノードに接続されたカレントミラー用第2導電型電界効果トランジスタと、
電源と前記カレントミラー用第2導電型電界効果トランジスタのドレインとの間に接続された第2の電流源と、
前記第2の制御ノードと基準電位との間に接続された第2の遮断スイッチと、を含み、
前記第3のサポート回路は、
前記第2インバータの電流制御用前記第1導電型電界効果トランジスタのゲートに接続された第3の制御ノードと、
ソースが電源に接続され、ゲートおよびドレインが前記第3の制御ノードに接続されたカレントミラー用第1導電型電界効果トランジスタと、
基準電位と前記カレントミラー用第1導電型電界効果トランジスタのドレインとの間に接続された第3の電流源と、
前記第3の制御ノードと電源との間に接続された第3の遮断スイッチと、を含む
請求項8記載の固体撮像装置。 - 前記第1サポート回路は、
バイアス電流を選択的に増加させるためのスイッチおよび電流源が、前記第1制御ノードと電源との間に接続されている
請求項9記載の固体撮像装置。 - 前記画素は、
前記比較器の比較結果信号に応じたアナログ‐デジタルコード(ADC)データを記憶するメモリ部を含み、
前記メモリ部は、スタティックランダムメモリ(SRAM)により形成され、前記読み出し部の制御の下、ADCコードの書き込み、読み出しが行われる
請求項1から10のいずれか一に記載の固体撮像装置。 - 前記比較器は、前記読み出し部の制御の下、
前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対するデジタル化した第1の比較結果信号を出力する第1の比較処理と、
前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第2の比較結果信号を出力する第2の比較処理と、を行う
請求項1から11のいずれか一に記載の固体撮像装置。 - 前記比較器は、前記第1の比較処理において、
前記オーバーフロー電荷の量に応じた時間に対応する前記第1の比較結果信号を出力する
請求項12記載の固体撮像装置。 - 前記比較器は、前記第1の比較処理において、
前記オーバーフロー電荷が前記光電変換素子から前記出力ノードに溢れ始める最大サンプリング時間における前記光電変換素子の信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルに対応可能である
請求項13記載の固体撮像装置。 - 前記蓄積期間は、
前記光電変換素子および前記出力ノードがリセットレベルにリセットされてから、前記転送素子が導通状態に切り替えられて前記転送期間が開始されるまでの期間であり、
前記第1の比較処理の期間は、
前記光電変換素子および前記出力ノードがリセットレベルにリセットされてから、前記転送期間が開始される前に、前記出力ノードがリセットレベルにリセットされるまでの期間であり、
前記第2の比較処理の期間は、
前記出力ノードがリセットレベルにリセットされた後の期間であって、前記転送期間後の期間を含む期間である
請求項12から14のいずれか一に記載の固体撮像装置。 - 前記読み出し部は、
前記第1の比較処理と前記第2の比較処理を、照度に応じて選択的に行うように制御する
請求項12から15のいずれか一に記載の固体撮像装置。 - 前記画素は、
前記出力ノードとしてのフローティングディフュージョンと、
リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、
前記出力バッファ部は、
前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を出力するソースフォロワ素子と、
前記ソースフォロワ素子のソースに接続された電流源と、を含む
請求項1から16のいずれか一に記載の固体撮像装置。 - 第1の基板と、
第2の基板と、を含み、
前記第1の基板と前記第2の基板は接続部を通して接続された積層構造を有し、
前記画素は、
前記比較器の比較結果信号に応じたアナログ‐デジタルコード(ADC)データを記憶するメモリ部を含み、
前記第1の基板には、
少なくとも、前記画素の前記光電変換素子、前記転送素子、前記出力ノード、および出力バッファ部が形成され、
前記第2の基板には、
少なくとも、前記比較器、前記メモリ部、および前記読み出し部の少なくとも一部が形成されている
請求項1から17のいずれか一に記載の固体撮像装置。 - 光電変換を行う画素が配置された画素部と、
前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
前記画素は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
アナログ−デジタル(AD)変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、
前記比較器は、
一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第1アンプと、
電流制御可能で、前記第1アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第2アンプと、
電流制御可能で、前記第2アンプの出力を反転して出力する第1インバータと、
電流制御可能で、前記第2インバータの出力を反転して出力する第2インバータと、を含む
固体撮像装置の駆動方法であって、
前記第1アンプ、前記第2アンプ、前記第1インバータ、および前記第2インバータを、低電力および低ピーク電流を実現するように電流制御し、
バイアス電流を使用して前記比較器の帯域幅を制御する
固体撮像装置の駆動方法。 - 固体撮像装置と、
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
光電変換を行う画素が配置された画素部と、
前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
前記画素は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
アナログ−デジタル(AD)変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、
前記比較器は、
一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第1アンプと、
電流制御可能で、前記第1アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第2アンプと、
電流制御可能で、前記第2アンプの出力を反転して出力する第1インバータと、
電流制御可能で、前記第2インバータの出力を反転して出力する第2インバータと、を含む
電子機器。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019003154A JP7338974B2 (ja) | 2019-01-11 | 2019-01-11 | 固体撮像装置、固体撮像装置の駆動方法、および電子機器 |
US16/738,853 US11184571B2 (en) | 2019-01-11 | 2020-01-09 | Solid-state imaging device having a lower power consumption comparator |
CN202010030675.6A CN111435976B (zh) | 2019-01-11 | 2020-01-10 | 固态摄像装置、固态摄像装置的驱动方法、以及电子设备 |
EP20151171.4A EP3681147B1 (en) | 2019-01-11 | 2020-01-10 | Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus |
TW109100906A TWI719801B (zh) | 2019-01-11 | 2020-01-10 | 固態攝像裝置、固態攝像裝置的驅動方法、以及電子設備 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019003154A JP7338974B2 (ja) | 2019-01-11 | 2019-01-11 | 固体撮像装置、固体撮像装置の駆動方法、および電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020113892A true JP2020113892A (ja) | 2020-07-27 |
JP7338974B2 JP7338974B2 (ja) | 2023-09-05 |
Family
ID=69157725
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019003154A Active JP7338974B2 (ja) | 2019-01-11 | 2019-01-11 | 固体撮像装置、固体撮像装置の駆動方法、および電子機器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11184571B2 (ja) |
EP (1) | EP3681147B1 (ja) |
JP (1) | JP7338974B2 (ja) |
CN (1) | CN111435976B (ja) |
TW (1) | TWI719801B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024057732A1 (ja) * | 2022-09-16 | 2024-03-21 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子および電子機器 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11368639B2 (en) * | 2019-09-30 | 2022-06-21 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus, image capturing system, method for driving photoelectric conversion apparatus, and moving object |
KR20220082923A (ko) * | 2019-12-17 | 2022-06-17 | 에지스 테크놀러지 인코포레이티드 | 지문 감지 장치 |
EP3952289A1 (en) * | 2020-08-06 | 2022-02-09 | Gpixel NV | Pixel and global shutter image sensor |
US11381771B1 (en) * | 2020-12-18 | 2022-07-05 | Omnivision Technologies, Inc. | Comparator first stage clamp |
US20220217295A1 (en) * | 2021-01-05 | 2022-07-07 | Facebook Technologies, Llc | Image sub-sampling with a color grid array |
TWI813943B (zh) | 2021-02-04 | 2023-09-01 | 神盾股份有限公司 | 影像感測器晶片及其感測方法 |
KR20220134324A (ko) | 2021-03-26 | 2022-10-05 | 삼성전자주식회사 | 이미지 센서 |
KR20220165006A (ko) * | 2021-06-07 | 2022-12-14 | 삼성전자주식회사 | 내부 커패시터를 포함하는 픽셀을 포함하는 이미지 센서 |
CN114245985A (zh) * | 2021-09-17 | 2022-03-25 | 迪克创新科技有限公司 | 比较器及相关图像传感器及电子装置 |
CN114245039B (zh) * | 2021-11-18 | 2022-11-11 | 北京领丰视芯科技有限责任公司 | 读出集成电路和红外成像仪 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007019682A (ja) * | 2005-07-06 | 2007-01-25 | Sony Corp | Ad変換装置並びに半導体装置 |
WO2017018215A1 (ja) * | 2015-07-27 | 2017-02-02 | ソニー株式会社 | 固体撮像装置およびその制御方法、並びに電子機器 |
JP2018148541A (ja) * | 2017-03-02 | 2018-09-20 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子、撮像素子の制御方法、及び、電子機器 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6788237B1 (en) * | 2001-03-30 | 2004-09-07 | Pixim, Inc. | Electrically and optically symmetrical analog-to-digital converter for digital pixel sensors |
EP1298800A1 (en) * | 2001-09-28 | 2003-04-02 | STMicroelectronics Limited | Ramp generator |
KR100866950B1 (ko) * | 2004-02-03 | 2008-11-05 | 삼성전자주식회사 | S/n비 향상을 위한 cds회로 및 상기 cds회로를이용한 신호변환방법 |
JP4107269B2 (ja) | 2004-02-23 | 2008-06-25 | ソニー株式会社 | 固体撮像装置 |
JP4243688B2 (ja) | 2004-04-02 | 2009-03-25 | 国立大学法人静岡大学 | 増幅型固体撮像装置 |
TWI249947B (en) | 2004-06-04 | 2006-02-21 | Via Tech Inc | Digital pixel sensor and operating method thereof |
US7633539B2 (en) * | 2004-06-07 | 2009-12-15 | Canon Kabushiki Kaisha | Image pickup device with analog-to-digital converter |
US7391825B2 (en) * | 2005-01-31 | 2008-06-24 | Agere Systems Inc. | Comparator circuit having reduced pulse width distortion |
JP5407264B2 (ja) * | 2008-10-09 | 2014-02-05 | ソニー株式会社 | 固体撮像素子およびカメラシステム |
US8158923B2 (en) | 2009-01-16 | 2012-04-17 | Raytheon Company | Time-frequency fusion digital pixel sensor |
JP4988883B2 (ja) * | 2010-03-01 | 2012-08-01 | 株式会社半導体理工学研究センター | コンパレータ回路 |
US8606051B2 (en) * | 2010-08-16 | 2013-12-10 | SK Hynix Inc. | Frame-wise calibration of column-parallel ADCs for image sensor array applications |
US8605173B2 (en) * | 2010-08-16 | 2013-12-10 | SK Hynix Inc. | Differential column ADC architectures for CMOS image sensor applications |
JP2012147339A (ja) * | 2011-01-13 | 2012-08-02 | Panasonic Corp | 固体撮像装置、固体撮像装置を備えたカメラ及び固体撮像装置の駆動方法 |
WO2012144218A1 (ja) * | 2011-04-22 | 2012-10-26 | パナソニック株式会社 | 固体撮像装置および固体撮像装置の駆動方法 |
GB2515014B (en) * | 2013-06-10 | 2020-06-17 | Cmosis Bvba | Analog-to-digital conversion |
WO2016009832A1 (ja) * | 2014-07-14 | 2016-01-21 | ソニー株式会社 | 比較器、ad変換器、固体撮像装置、電子機器、および比較器の制御方法 |
WO2016075772A1 (ja) * | 2014-11-12 | 2016-05-19 | オリンパス株式会社 | 時間検出回路、ad変換回路、および固体撮像装置 |
TWI669964B (zh) * | 2015-04-06 | 2019-08-21 | 日商新力股份有限公司 | Solid-state imaging device, electronic device, and AD conversion device |
CN109478891B (zh) | 2016-07-28 | 2023-07-21 | 索尼半导体解决方案公司 | Ad转换装置、ad转换方法、图像传感器和电子设备 |
JP2018113637A (ja) * | 2017-01-13 | 2018-07-19 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子および電子機器 |
-
2019
- 2019-01-11 JP JP2019003154A patent/JP7338974B2/ja active Active
-
2020
- 2020-01-09 US US16/738,853 patent/US11184571B2/en active Active
- 2020-01-10 TW TW109100906A patent/TWI719801B/zh active
- 2020-01-10 EP EP20151171.4A patent/EP3681147B1/en active Active
- 2020-01-10 CN CN202010030675.6A patent/CN111435976B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007019682A (ja) * | 2005-07-06 | 2007-01-25 | Sony Corp | Ad変換装置並びに半導体装置 |
WO2017018215A1 (ja) * | 2015-07-27 | 2017-02-02 | ソニー株式会社 | 固体撮像装置およびその制御方法、並びに電子機器 |
JP2018148541A (ja) * | 2017-03-02 | 2018-09-20 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子、撮像素子の制御方法、及び、電子機器 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024057732A1 (ja) * | 2022-09-16 | 2024-03-21 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子および電子機器 |
Also Published As
Publication number | Publication date |
---|---|
TWI719801B (zh) | 2021-02-21 |
US20200228740A1 (en) | 2020-07-16 |
US11184571B2 (en) | 2021-11-23 |
CN111435976B (zh) | 2022-02-18 |
TW202042544A (zh) | 2020-11-16 |
EP3681147A1 (en) | 2020-07-15 |
JP7338974B2 (ja) | 2023-09-05 |
EP3681147B1 (en) | 2021-09-29 |
CN111435976A (zh) | 2020-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7338974B2 (ja) | 固体撮像装置、固体撮像装置の駆動方法、および電子機器 | |
JP7319780B2 (ja) | 固体撮像装置、固体撮像装置の駆動方法、および電子機器 | |
CN109769083B (zh) | 固体摄像装置、固体摄像装置的驱动方法以及电子设备 | |
US10694121B2 (en) | Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus | |
CN109769097B (zh) | 固体摄像装置、固体摄像装置的驱动方法以及电子设备 | |
CN109561264B (zh) | 固体摄像装置、固体摄像装置的驱动方法以及电子设备 | |
CN109714551B (zh) | 固体摄像装置、固体摄像装置的驱动方法以及电子设备 | |
JP2017041909A (ja) | 固体撮像装置及びスイッチング回路 | |
JP6995549B2 (ja) | 固体撮像装置、固体撮像装置の駆動方法、および電子機器 | |
US9172893B2 (en) | Solid-state imaging device and imaging apparatus | |
JP6995550B2 (ja) | 固体撮像装置、固体撮像装置の駆動方法、および電子機器 | |
JP2020181932A (ja) | 固体撮像装置、固体撮像装置の製造方法、および電子機器 | |
JP7338983B2 (ja) | 固体撮像装置、固体撮像装置の駆動方法、および電子機器 | |
TWI778847B (zh) | 固體攝像裝置、固體攝像裝置的驅動方法、及電子設備 | |
WO2015111370A1 (ja) | 固体撮像装置及び撮像装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20190920 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191118 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20210512 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20211214 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221226 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230201 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230421 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230726 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230824 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7338974 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |