KR101182971B1

KR101182971B1 - Ａｄ 변환 장치, 반도체 장치, ｃｍｏｓ 이미지 센서 및촬상 장치

Info

Publication number: KR101182971B1
Application number: KR1020060062852A
Authority: KR
Inventors: 다까유끼 도오야마; 아쯔시 스즈끼; 노리유끼 후꾸시마; 유끼히로 야스이; 요시까즈 닛따
Original assignee: 소니 주식회사
Priority date: 2005-07-06
Filing date: 2006-07-05
Publication date: 2012-09-18
Also published as: US20070008206A1; EP1742369A2; TWI335173B; CN1917374A; US20080094271A1; CN1917374B; EP1742369A3; JP4524652B2; KR20070005508A; US7321329B2; US7471230B2; JP2007019682A; EP1742369B1; TW200709671A

Abstract

참조 신호와 아날로그 신호를 비교하는 비교 시간을 카운트함으로써 AD 변환을 행하는 AD 변환 장치에 있어서, 참조 신호선에 실리는 잡음의 문제를 경감한다. 참조 신호 생성부(27)에서 생성된 참조 신호 RAMP를 받아, 소정 수의 전압 비교부(252)의 참조 신호 입력단에 공급하는 버퍼 회로(280)를 복수 설치함으로써, 1개의 참조 신호선(251)을 통하여 공급되는 참조 신호 RAMP를, 각 블록 BK_k용의 참조 신호 출력선(281_k)을 통하여 참조 신호 RAMP_k로 분리하여 공급한다. 임의의 블록에 속하는 전압 비교부(252)의 참조 신호 입력단에 잡음 성분이 발생하더라도, 분리된 쪽의 블록에 속하는 전압 비교부(252)의 참조 신호 입력단에는, 그 잡음 성분이 전달되지 않는다.

참조 신호, AD 변환, 전압 비교부, 버퍼 회로, 카운터부, 트랜지스터, 참조 신호 공급 IF부

Description

ＡＤ 변환 장치, 반도체 장치, ＣＭＯＳ 이미지 센서 및 촬상 장치{AD CONVERSION DEVICE, SEMICONDUCTOR DEVICE, CMOS IMAGE SENSOR, AND IMAGING APPARATUS}

도 1은 본 발명에 따른 반도체 장치의 일 실시예인 CMOS 고체 촬상 장치의 개략 구성도.

도 2는 단위 화소의 구성예와, 구동부와 구동 제어선과 화소 트랜지스터의 접속 양태를 도시하는 도면.

도 3은 컬럼 AD 회로에서의 기본 동작인 신호 취득 차분 처리를 설명하기 위한 타이밍차트(그 1).

도 4는 컬럼 AD 회로에서의 기본 동작인 신호 취득 차분 처리를 설명하기 위한 타이밍차트(그 2; 파이프라인 처리).

도 5는 전압 비교부의 상세한 구성예를 도시하는 도면.

도 6은 참조 신호 공급 IF부의 제1 실시예를 도시하는 도면(그 1).

도 7은 참조 신호 공급 IF부의 제1 실시예를 도시하는 도면(그 2).

도 8은 종래의 참조 신호 공급 IF부를 도시하는 도면.

도 9는 종래의 참조 신호 공급 IF부(28)의 문제점을 상세히 설명하는 도면.

도 10은 버퍼 회로의 상세 구성예의 제1 실시예를, 전압 비교부의 상세 구성 예와 함께 도시한 도면.

도 11은 비교예로서의 종래의 참조 신호 공급 IF부를 전압 비교부의 상세 구성예와 함께 도시한 도면.

도 12는 버퍼 회로의 상세 구성예의 제2 실시예를 전압 비교부의 상세 구성예와 함께 도시한 도면(그 1).

도 13은 버퍼 회로의 상세 구성예의 제2 실시예를 전압 비교부의 상세 구성예와 함께 도시한 도면(그 2).

도 14는 참조 신호 공급 IF부의 제2 실시예를 도시하는 도면(그 1).

도 15는 참조 신호 공급 IF부의 제2 실시예를 도시하는 도면(그 2).

도 16은 참조 신호 공급 IF부의 변형 실시예 1을 도시하는 도면.

도 17은 참조 신호 공급 IF부의 변형 실시예 2를 도시하는 도면.

<도면의 주요부분에 대한 부호의 설명>

1 : 고체 촬상 장치

3 : 단위 화소

5 : 화소 신호 생성부

7 : 구동 제어부

10 : 화소부

12 : 수평 주사부

14 : 수직 주사부

18 : 수평 신호선

19 : 수직 신호선

20 : 통신?타이밍 제어부

24 : 판독 전류원부

25 : 컬럼 AD 회로

26 : 컬럼 처리부

27 : 참조 신호 생성부

28 : 참조 신호 공급 IF부

29 : 출력부

251 : 참조 신호선

252 : 전압 비교부

254 : 카운터부

280 : 버퍼 회로

281 : 참조 신호 출력선

[특허 문헌1] 일본 특개 2000-152082호 공보

[특허 문헌2] 일본 특개 2002-232291호 공보

[특허 문헌3] 미국 특허 제5,877,715호 공보

[특허 문헌4] 미국 특허 제5,920,274호 공보

[특허 문헌5] 미국 특허 제6,344,877호 공보

본 발명은, 아날로그 신호를 디지털 신호로 변환하는 AD(Digital to Digital) 변환 장치와, 이 AD 변환 장치를 구비한, 촬상 장치 등의 반도체 장치에 관한 것이다. 보다 상세하게는, 소정의 기울기로 변화하는 참조 신호와 처리 대상의 아날로그 신호를 비교하고, 그 비교 시간을 카운트하는, 소위 싱글 슬로프 적분형 혹은 램프 신호 비교형이라고 하는 AD 변환의 구조에 관한 것이다.

전자 기기에서는, 아날로그 신호를 디지털 신호로 변환하는 AD 변환 장치가 다양하게 사용되고 있다.

예를 들면, 광이나 방사선 등의 외부로부터 입력되는 전자파에 대하여 감응성을 갖는 단위 구성 요소(예를 들면 화소)를 라인 형상 혹은 매트릭스 형상으로 복수개 배열하여 이루어지는 물리량 분포 검지 반도체 장치가 다양한 분야에서 사용되고 있다.

예를 들면, 영상 기기의 분야에서는, 물리량 중의 광(전자파의 일례)을 검지하는 CCD(Charge Coupled Device)형 혹은 MOS(Metal Oxide Semiconductor)나 CMOS(Complementary Metal-oxide Semiconductor)형의 고체 촬상 장치가 사용되고 있다. 이들은, 단위 구성 요소(고체 촬상 장치에서는 화소)에 의해 전기 신호로 변환된 물리량 분포를 전기 신호로서 판독한다. 여기서 "고체"란 반도체제인 것을 의미하고 있다.

또한, 고체 촬상 장치 중에는, 전하 생성부에서 생성된 신호 전하에 따른 화 소 신호를 생성하는 화소 신호 생성부에 증폭용의 구동 트랜지스터를 갖는 증폭형 고체 촬상 소자(APS; Active Pixel Sensor/게인 셀이라고도 함) 구성의 화소를 구비한 증폭형 고체 촬상 장치가 있다. 예를 들면, CMOS형 고체 촬상 장치의 대부분은 그러한 구성을 이루고 있다.

이러한 증폭형 고체 촬상 장치에서 화소 신호를 외부로 판독하기 위해서는, 복수의 단위 화소가 배열되어 있는 화소부에 대하여 어드레스 제어를 하고, 개개의 단위 화소로부터의 신호를 임의로 선택하여 판독하도록 하고 있다. 즉, 증폭형 고체 촬상 장치는, 어드레스 제어형의 고체 촬상 장치의 일례이다.

예를 들면, 단위 화소가 매트릭스 형상으로 배치된 X-Y 어드레스형 고체 촬상 소자의 일종인 증폭형 고체 촬상 소자는, 화소 그 자체에 증폭 기능을 갖게 하기 위해서, MOS 구조 등의 능동 소자(MOS 트랜지스터)를 이용하여 화소를 구성하고 있다. 즉, 광전 변환 소자인 포토다이오드에 축적된 신호 전하(광전자)를 상기 능동 소자에서 증폭하여, 화상 정보로서 판독한다.

이러한 종류의 X-Y 어드레스형 고체 촬상 소자에서는, 예를 들면, 화소 트랜지스터가 2차원 행렬 형상으로 다수 배열되어 화소부가 구성되며, 라인(행)마다 혹은 화소마다 입사광에 대응하는 신호 전하의 축적이 개시되고, 그 축적된 신호 전하에 기초하는 전류 또는 전압의 신호가 어드레스 지정에 의해 각 화소로부터 순서대로 판독된다.

여기서, MOS(CMOS를 포함함)형에서는, 어드레스 제어의 일례로서, 1행분을 동시에 액세스하여 행 단위로 화소 신호를 화소부로부터 판독하여 외부에 출력하는 방식이 많이 이용되고 있다. 또한, 화소부로부터 판독된 아날로그의 화소 신호를, 아날로그-디지털 변환 장치(AD 변환 장치; Analog Digital Converter)에서 디지털 신호로 변환하고 나서 외부에 출력하는 방식이 채용되는 경우도 있다(예를 들면 특허 문헌1～5를 참조).

상기 특허 문헌1～5에 기재된 바와 같이, AD 변환의 방식에는 회로 규모나 처리 속도나 분해능 등의 관점에서 다양한 것이 있으며, 그 중에는, 아날로그의 단위 신호와 디지털 신호로 변환하기 위한 단조롭게 변화하는 참조 신호를 비교함과 함께, 이 비교 처리와 병행하여 카운트 처리를 행하고, 비교 처리가 완료된 시점의 카운트값에 기초하여 단위 신호의 디지털 신호를 취득하는, 소위 싱글 슬로프 적분형 혹은 램프 신호 비교형이라고 하는 AD 변환 방식이 있다.

그러나, 종래의 싱글 슬로프 적분형의 AD 변환 방식에서는, 복수 있는 전압 비교부를 구동하기 위한 각종 신호선이 공통 배선으로 되어 있어, 임의의 전압 비교부에서 발생한 잡음이, 이들 공통 배선을 통하여 다른 전압 비교부에 전달되어, 그 다른 전압 비교부에서의 동작에 영향을 미치게 되어, 그 결과로서, AD 변환 처리에 악영향을 끼친다.

본 발명은, 상기 사정을 감안하여 이루어진 것으로, 어떤 전압 비교부에서 발생한 잡음이 다른 전압 비교부에서의 처리에 악영향을 미치지 않도록 하는 구조를 제안하는 것을 목적으로 한다.

본 발명에 따른 구조에서는, 참조 신호 생성부에서 생성된 참조 신호를 복수의 비교부에 공급할 때에, 각 비교부에 단일의 신호 배선으로 공급하는 것이 아니라, 각각 서로 다른 신호 배선 즉 복수의 신호 배선을 통하여 공급하는 참조 신호 공급 인터페이스부를 구비하는 것으로 했다.

이 때의 사고 방식으로서는, 1개의 참조 신호 생성부에서 생성되어 1개의 신호 경로로 전달된 참조 신호를 복수의 신호 경로로 나눔으로써 복수의 비교부에 전달하는 제1 방법을 채용하는 것이 생각된다. 혹은, 참조 신호 생성부 그 자체를 복수 준비하고, 이들 출력을 그대로 전달하는 제2 방법을 채용하는 것도 생각된다.

제1 방법을 채용할 때에는, 복수의 비교부의 전체를, 또한 복수의 비교부를 갖는 서브 블록으로 나누고, 이 서브 블록마다 1개의 신호 경로로 참조 신호를 전달해도 되고, 1개의 비교부에 대하여 1개의 신호 경로로 참조 신호를 전달하는 완전한 개별 대응을 채용해도 된다.

여기서, 1개의 신호 경로를 복수의 신호 경로로 나누어 전달하는 방법을 채용할 때에는, 참조 신호 생성부측의 신호 배선을 입력측으로 하고, 비교부측의 신호 배선을 출력측으로 하는 완충 증폭기를 이용하는 것이 알맞다. 각각 서로 다른 신호 배선을 통하여 참조 신호를 각 비교부에 전달하므로, 결과적으로, 완충 증폭기를 복수 사용하고, 1개의 참조 신호 생성부에서 생성된 참조 신호를, 이들 완충 증폭기에서 분배하게 된다. 완충 증폭기를 개재함으로써, 참조 신호선을 트리 구조로 하는 것이다. 이러한 점에서는, 완충 증폭기를 다단 구성으로 하여 분배할 수도 있다.

<실시예>

이하, 도면을 참조하여 본 발명의 실시예에 대하여 상세하게 설명한다. 또한, 이하에서는, X-Y 어드레스형의 고체 촬상 장치의 일례인, CMOS 촬상 소자를 디바이스로서 사용했을 경우를 예로 들어 설명한다. 또한, CMOS 촬상 소자는, 모든 화소가 NMOS 혹은 PMOS로 이루어지는 것으로 하여 설명한다.

단 이것은 일례이며, 대상으로 되는 디바이스는 MOS형의 촬상 디바이스에 한하지 않는다. 광이나 방사선 등의 외부로부터 입력되는 전자파에 대하여 감응성을 갖는 단위 구성 요소를 라인 형상 혹은 매트릭스 형상으로 복수개 배열하여 이루어지는 물리량 분포 검지용의 반도체 장치 모두에, 후술하는 모든 실시예를 마찬가지로 적용할 수 있다.

또한, 본원 발명에서, 촬상 장치란, 물리량의 변화를 검지하는 복수의 검지부와, 각각의 검지부에서 검지한 물리량의 변화에 기초하여 단위 신호를 출력하는 단위 신호 생성부를 단위 구성 요소 내에 포함하고, 이 단위 구성 요소가 소정의 순으로 배치된 물리량 분포 검지를 위한 장치를 사용하여, 물리량에 관한 소정의 검지 조건에 기초하여 취득된 단위 신호에 기초하여, 소정 목적용의 물리 정보를 취득하는 물리 정보 취득 장치의 총칭이다.

<고체 촬상 장치의 구성>

도 1은, 본 발명에 따른 반도체 장치의 일 실시예인 CMOS 고체 촬상 장치(CMOS 이미지 센서)의 개략 구성도이다. 또한, 이 CMOS 고체 촬상 장치는, 전자 기기의 일 양태이기도 하다.

고체 촬상 장치(1)는, 입사 광량에 따른 신호를 출력하는 수광 소자(전하 생성부의 일례)를 포함하는 복수개의 화소가 행 및 열에 배열된(즉 2차원 매트릭스 형상의) 화소부를 갖고, 각 화소로부터의 신호 출력이 전압 신호이며, CDS(Correlated Double Sampling; 상관 2중 샘플링) 처리 기능부나 디지털 변환부(ADC; Analog Digital Converter) 등이 열 병렬로 설치되어 있는 것이다.

"열 병렬로 CDS 처리 기능부나 디지털 변환부가 설치되어 있다"란, 수직 열의 수직 신호선(19)에 대하여 실질적으로 병렬로 복수의 CDS 처리 기능부나 디지털 변환부가 설치되어 있는 것을 의미한다. 복수의 각 기능부는, 디바이스를 평면에서 보았을 때에, 모두 화소부(촬상부)(10)에 대하여 열 방향의 한쪽 단연측(도면의 하측에 배치되어 있는 출력측)에만 배치되어 있는 형태의 것이어도 되고, 화소부(10)에 대하여 열 방향의 한쪽의 단연측(도면의 하측에 배치되어 있는 출력측)과 그 반대측인 다른쪽의 단연측(도면의 상측)에 나누어 배치되어 있는 형태의 것이어도 된다. 후자의 경우, 행 방향의 판독 주사(수평 주사)를 행하는 수평 주사부도, 각 단연측에 나누어 배치하여, 각각이 독립적으로 동작 가능하게 구성하는 것이 좋다.

예를 들면, 열 병렬로 CDS 처리 기능부나 디지털 변환부가 설치되어 있는 전형예로서는, 촬상부의 출력측에 설치한 컬럼 영역이라고 불리는 부분에, CDS 처리 기능부나 디지털 변환부를 수직 열마다 설치하고, 순차적으로 출력측에 판독하는 컬럼형의 것이다. 또한, 컬럼형에 한하지 않고, 인접하는 복수(예를 들면 2개 분)의 수직 신호선(19)(수직 열)에 대하여 1개의 CDS 처리 기능부나 디지털 변환부를 할당하는 형태나, N개 걸러(N은 양의 정수; 사이에 N-1개를 배치함) N개분의 수직 신호선(19)(수직 열)에 대하여 1개의 CDS 처리 기능부나 디지털 변환부를 할당하는 형태 등을 채용할 수도 있다.

컬럼형을 제외하는 것은, 어느 형태나, 복수의 수직 신호선(19)(수직 열)이 1개의 CDS 처리 기능부나 디지털 변환부를 공통으로 사용하는 구성으로 되므로, 화소부(10)측으로부터 공급되는 복수 열분의 화소 신호를 1개의 CDS 처리 기능부나 디지털 변환부에 공급하는 절환 회로(스위치)를 설치한다. 또한, 후단의 처리에 따라서는, 출력 신호를 유지하는 메모리를 설치하는 등의 대처가 필요하게 된다.

어쨌든, 복수의 수직 신호선(19)(수직 열)에 대하여 1개의 CDS 처리 기능부나 디지털 변환부를 할당하는 형태 등을 채용함으로써, 각 화소 신호의 신호 처리를 화소 열 단위로 판독한 후에 행함으로써, 마찬가지의 신호 처리를 각 단위 화소 내에서 행하는 것에 비하여, 각 단위 화소 내의 구성을 간소화하여, 이미지 센서의 다화소화, 소형화, 저코스트화 등에 대응할 수 있다.

또한, 열 병렬로 배치된 복수의 신호 처리부에서 1행분의 화소 신호를 동시에 병행 처리할 수 있으므로, 출력 회로측이나 디바이스의 외부에서 1개의 CDS 처리 기능부나 디지털 변환부에서 처리를 행하는 경우에 비하여, 신호 처리부를 저속으로 동작시킬 수 있어, 소비 전력이나 대역 성능이나 노이즈 등의 면에서 유리하다. 거꾸로 말하면, 소비 전력이나 대역 성능 등을 동일하게 할 경우, 센서 전체의 고속 동작이 가능하게 된다.

또한, 컬럼형의 구성의 경우, 저속으로 동작시킬 수 있어 소비 전력이나 대 역 성능이나 노이즈 등의 면에서 유리함과 함께 절환 회로(스위치)가 불필요하다는 이점도 있다. 이하의 실시예에서는, 특별히 언급하지 않는 한, 이 컬럼형으로 설명한다.

도 1에 도시한 바와 같이, 고체 촬상 장치(1)는, 화소 형상이 대략 정방 형상의 복수의 단위 화소(단위 구성 요소의 일례)(3)가 행 및 열(즉 정방 격자 형상)에 배열된 화소부(촬상부)(10)와, 화소부(10)의 외측에 설치된 구동 제어부(7)와, 화소부(10)의 단위 화소(3)에 화소 신호 판독용의 동작 전류(판독 전류)를 공급하는 판독 전류원부(24)와, 수직 열마다 배치된 컬럼 AD 회로(25)를 갖는 컬럼 처리부(26)와, 컬럼 처리부(26)에 AD 변환용의 참조 전압을 공급하는 참조 신호 생성부(27)와, 참조 신호 생성부(27)에서 생성된 참조 신호를 컬럼 처리부(26)의 각 컬럼 AD회로(25)에 공급하는 참조 신호 공급 인터페이스(IF)부(28)와, 출력부(29)를 구비하고 있다. 이들 각 기능부는, 동일한 반도체 기판 상에 설치되어 있다.

또한, 컬럼 처리부(26)의 전단 또는 후단에는, 필요에 따라서 신호 증폭 기능을 갖는 AGC(Auto Gain Control) 회로 등을 컬럼 처리부(26)와 동일한 반도체 영역에 설치하는 것도 가능하다. 컬럼 처리부(26)의 전단에서 AGC를 행하는 경우에는 아날로그 증폭, 컬럼 처리부(26)의 후단에서 AGC를 행하는 경우에는 디지털 증폭으로 된다. n 비트의 디지털 신호를 단순히 증폭하게 되면, 계조가 손상되게 될 가능성이 있기 때문에, 어느 쪽인가 하면 아날로그로 증폭한 후에 디지털 변환하는 것이 바람직하다고 생각된다.

구동 제어부(7)는, 화소부(10)의 신호를 순차적으로 판독하기 위한 제어 회 로 기능을 구비하고 있다. 예를 들면, 구동 제어부(7)로서는, 열 어드레스나 열 주사를 제어하는 수평 주사부(열 주사 회로)(12)와, 행 어드레스나 행 주사를 제어하는 수직 주사부(행 주사 회로)(14)와, 내부 클럭을 생성하는 등의 기능을 갖는 통신?타이밍 제어부(20)를 구비하고 있다.

도 1에서는, 간단하게 하기 위해서 행 및 열의 일부를 생략하여 도시하고 있지만, 현실적으로는, 각 행이나 각 열에는, 수십 내지 수천의 단위 화소(3)가 배치되어 화소부(10)가 구성된다. 이 중, 상하좌우에 설치되는 흑 화소 등의 기준 화소 영역을 제외한 부분이 실제의 화상 형성에 관계되는 유효부(10a)로 된다. 단위 화소(3)는, 전형적으로는, 수광 소자(전하 생성부)로서의 포토다이오드와, 증폭용의 반도체 소자(예를 들면 트랜지스터)를 갖는 화소 내 앰프로 구성된다.

화소 내 앰프로서는, 예를 들면 플로팅 디퓨전 앰프 구성의 것이 이용된다. 일례로서는, 전하 생성부에 대하여, 전하 판독부(전송 게이트부/판독 게이트부)의 일례인 판독 선택용 트랜지스터, 리세트 게이트부의 일례인 리세트 트랜지스터, 수직 선택용 트랜지스터, 및 플로팅 디퓨전의 전위 변화를 검지하는 검지 소자의 일례인 소스 팔로워 구성의 증폭용 트랜지스터를 갖는, CMOS 센서로서 범용적인 4개의 트랜지스터로 이루어지는 구성의 것을 사용할 수 있다.

혹은, 특허 제2708455호 공보에 기재된 바와 같이, 전하 생성부에 의해 생성된 신호 전하에 대응하는 신호 전압을 증폭하기 위한, 드레인선(DRN)에 접속된 증폭용 트랜지스터와, 전하 생성부를 리세트하기 위한 리세트 트랜지스터와, 수직 시프트 레지스터로부터 전송 배선(TRF)을 통하여 주사되는 판독 선택용 트랜지스터 (전송 게이트부)를 갖는, 3개의 트랜지스터로 이루어지는 구성의 것을 사용할 수도 있다.

또한, 고체 촬상 장치(1)는, 색 분해(색 분리) 필터를 사용함으로써, 화소부(10)를 컬러 촬상 대응으로 할 수 있다. 즉, 화소부(10)에서의 각 전하 생성부(포토다이오드 등)의 전자파(본 예에서는 광)가 입사되는 수광면에, 컬러 화상을 촬상하기 위한 복수 색의 색 필터의 조합으로 이루어지는 색 분해 필터 중 어느 하나의 색 필터를, 예를 들면 소위 베이어(Bayer) 배열 등으로 하여 설치함으로써, 컬러 화상 촬상 대응으로 한다.

단위 화소(3)는, 행 선택을 위한 행 제어선(15)을 통하여 수직 주사부(14)와, 또한 수직 신호선(19)을 통하여 컬럼 AD 회로(25)가 수직 열마다 설치되어 있는 컬럼 처리부(26)와, 각각 접속되어 있다. 여기에서, 행 제어선(15)은 수직 주사부(14)로부터 화소에 들어가는 배선 전반을 나타낸다.

수평 주사 회로(12)는, 컬럼 처리부(26)로부터 카운트값을 판독하는 판독 주사부의 기능을 갖는다. 수평 주사부(12)나 수직 주사 회로(14) 등의 구동 제어부(7)의 각 요소는, 화소부(10)와 함께, 반도체 집적 회로 제조 기술과 마찬가지의 기술을 이용하여 단결정 실리콘 등의 반도체 영역에 일체적으로 형성되어, 반도체 시스템의 일례인 고체 촬상 소자(촬상 디바이스)로서 구성된다.

수평 주사부(12)나 수직 주사부(14)는, 후술하는 바와 같이 디코더를 포함하여 구성되고, 통신?타이밍 제어부(20)로부터 공급되는 제어 신호 CN1, CN2에 응답하여 시프트 동작(주사)을 개시하도록 되어 있다. 이 때문에, 행 제어선(15)에는, 단위 화소(3)를 구동하기 위한 다양한 펄스 신호(예를 들면, 리세트 펄스 RST, 전송 펄스 TRF, DRN 제어 펄스 DRN 등)가 포함된다.

통신?타이밍 제어부(20)는, 도시하지 않지만, 각 부의 동작에 필요한 클럭이나 소정 타이밍의 펄스 신호를 공급하는 타이밍 제네레이터 TG(판독 어드레스 제어 장치의 일례)의 기능 블록과, 단자(5a)를 통하여 마스터 클럭 CLK0을 수취하고, 또한 단자(5b)를 통하여 동작 모드 등을 명령하는 데이터 DATA를 수취하며, 또한 고체 촬상 장치(1)의 정보를 포함하는 데이터를 출력하는 통신 인터페이스의 기능 블록을 구비한다.

예를 들면, 수평 어드레스 신호를 수평 디코드(12a)에, 또한 수직 어드레스 신호를 수직 디코드(14a)에 출력하고, 각 디코드(12a, 14a)는, 그것을 받아 대응하는 행 혹은 열을 선택한다.

이 때, 단위 화소(3)를 2차원 매트릭스 형상으로 배치하고 있으므로, 화소 신호 생성부(5)에 의해 생성되어 수직 신호선(19)을 통하여 열 방향으로 출력되는 아날로그의 화소 신호를 행 단위로(열 병렬로) 액세스하여 취득하는 (수직) 스캔 판독을 행하고, 이 후에, 수직 열의 배열 방향인 행 방향으로 액세스하여 화소 신호(본 예에서는 디지털화된 화소 데이터)를 출력측으로 판독하는 (수평) 스캔 판독을 행하도록 함으로써, 화소 신호나 화소 데이터의 판독의 고속화를 도모하는 것이 좋다. 물론, 스캔 판독에 한하지 않고, 판독하고자 하는 단위 화소(3)를 직접 어드레스 지정함으로써, 필요한 단위 화소(3)의 정보만을 판독하는 랜덤 액세스도 가능하다.

또한, 통신?타이밍 제어부(20)에서는, 단자(5a)를 통하여 입력되는 마스터 클럭 CLK0과 동일한 주파수의 클럭 CLK1이나, 그것을 2분주한 클럭이나 보다 더 분주한 저속의 클럭을 디바이스 내의 각 부, 예를 들면 수평 주사부(12), 수직 주사부(14), 컬럼 처리부(26) 등에 공급한다. 이하, 2분주한 클럭이나 그 이하의 주파수의 클럭 전반을 통합하여, 저속 클럭 CLK2라고 한다.

수직 주사부(14)는, 화소부(10)의 행을 선택하고, 그 행에 필요한 펄스를 공급하는 것이다. 예를 들면, 수직 방향의 판독 행을 규정하는(화소부(10)의 행을 선택하는) 수직 디코드(14a)와, 수직 디코드(14a)에서 규정된 판독 어드레스 상(행 방향)의 단위 화소(3)에 대한 행 제어선(15)에 펄스를 공급하여 구동하는 수직 구동부(14b)를 갖는다. 또한, 수직 디코드(14a)는, 신호를 판독하는 행 이외에, 전자 셔터용의 행 등도 선택한다.

수평 주사부(12)는, 저속 클럭 CLK2에 동기하여 컬럼 처리부(26)의 컬럼 AD 회로(25)를 순서대로 선택하고, 그 신호를 수평 신호선(수평 출력선)(18)으로 유도하는 것이다. 예를 들면, 수평 방향의 판독 열을 규정하는(컬럼 처리부(26) 내의 개개의 컬럼 AD 회로(25)를 선택하는) 수평 디코드(12a)와, 수평 디코드(12a)에서 규정된 판독 어드레스에 따라, 컬럼 처리부(26)의 각 신호를 수평 신호선(18)으로 유도하는 수평 구동부(12b)를 갖는다. 또한, 수평 신호선(18)은, 예를 들면 컬럼 AD 회로(25)가 취급하는 비트 수 n(n은 양의 정수)분, 예를 들면 10(=n) 비트이면, 그 비트 수분에 대응하여 10개 배치된다.

이러한 구성의 고체 촬상 장치(1)에서, 단위 화소(3)로부터 출력된 화소 신 호는, 수직 열마다, 수직 신호선(19)을 통하여, 컬럼 처리부(26)의 컬럼 AD 회로(25)에 공급된다.

컬럼 처리부(26)의 각 컬럼 AD 회로(25)는, 1열분의 화소의 아날로그 신호 So를 받아, 그 아날로그 신호 So를 처리한다. 예를 들면, 각 컬럼 AD 회로(25)는, 아날로그 신호를, 예를 들면 저속 클럭 CLK2를 이용하여, 예를 들면 10 비트의 디지털 신호로 변환하는 ADC(Analog Digital Converter) 회로를 갖는다.

컬럼 처리부(26)에서의 AD 변환 처리로서는, 행 단위로 병렬로 유지된 아날로그 신호를, 열마다 설치된 컬럼 AD 회로(25)를 사용하여, 행마다 병렬로 AD 변환하는 방법을 채용한다. 이 때에는, 예를 들면, 특허 공보 제2532374호나 학술 문헌 "컬럼간 FPN이 없는 컬럼형 AD 변환기를 탑재한 CMOS 이미지 센서"(영정학기법(映情學技法), IPU2000-57, pp.79-84) 등에 개시되어 있는 싱글 슬로프 적분형(혹은 램프 신호 비교형)의 AD 변환의 방법을 사용한다. 이 방법은, 간단한 구성으로 AD 변환기를 실현할 수 있기 때문에, 병렬로 설치해도 회로 규모가 커지지 않는다고 하는 특징을 갖고 있다.

ADC 회로의 구성에 대해서는, 상세는 후술하지만, 변환 개시로부터 참조 전압 RAMP와 처리 대상 신호 전압이 일치할 때까지의 시간에 기초하여, 아날로그의 처리 대상 신호를 디지털 신호로 변환한다. 이를 위한 구조로서는, 원리적으로는, 콤퍼레이터(전압 비교기)에 램프 형상의 참조 전압 RAMP를 공급함과 동시에 클럭 신호에서의 카운트(계수)를 시작하고, 수직 신호선(19)을 통하여 입력된 아날로그의 화소 신호를 참조 전압 RAMP와 비교함으로써 펄스 신호가 얻어질 때까지 카운트 함으로써 AD 변환을 행한다.

또한, 이 때, 회로 구성을 고안함으로써, AD 변환과 함께, 수직 신호선(19)을 통하여 입력된 전압 모드의 화소 신호에 대하여, 화소 리세트 직후의 신호 레벨(노이즈 레벨)과 진짜(수광 광량에 따른) 신호 레벨 Vsig의 차분을 취하는 처리를 행할 수 있다. 이에 의해, 고정 패턴 노이즈(FPN; Fixed Pattern Noise)나 리세트 노이즈라고 하는 노이즈 신호 성분을 제거할 수 있다.

이 컬럼 AD 회로(25)에서 디지털화된 화소 데이터는, 수평 주사부(12)로부터의 수평 선택 신호에 의해 구동되는 도시하지 않은 수평 선택 스위치를 통하여 수평 신호선(18)에 전달되고, 또한 출력부(29)에 입력된다. 또한, 10 비트는 일례이며, 10 비트 미만(예를 들면 8 비트)이나 10 비트를 초과하는 비트 수(예를 들면 14 비트) 등, 그 밖의 비트 수로 하여도 된다.

이러한 구성에 의해, 전하 생성부로서의 수광 소자가 행렬 형상으로 배치된 화소부(10)로부터는, 행마다 각 수직 열에 대하여 화소 신호가 순차적으로 출력된다. 그리고, 수광 소자가 행렬 형상으로 배치된 화소부(10)에 대응하는 1매분의 화상 즉 프레임 화상이, 화소부(10) 전체의 화소 신호의 집합으로 나타나게 된다.

<참조 신호 생성부와 컬럼 AD 회로의 상세>

참조 신호 생성부(27)는, AD 변환용의 참조 신호를 발생하는 기능 요소인 DA 변환 회로(DAC; Digital Analog Converter)(27a)를 구비한다. 또한, 컬러 화상 촬상 대응으로 하는 경우에는, 참조 신호 생성부(27)로서는, 색 대응의 변화 특성(기울기)이나 초기값을 갖는 개별 참조 신호를 비교 회로에 공급할 수 있도록, 화소 부(10)에서의 색 분해 필터를 구성하는 색 필터의 색의 종류나 배열에 따라서, AD 변환용의 참조 신호를 발생하는 기능 요소인 DA 변환 회로를 개별로 구비함과 함께 처리 대상 행의 절환에 의해 처리 대상 색이 절환되는 것에 대처하는 절환 기구를 설치하는 것이 좋다.

이렇게 함으로써, 참조 전압 발생기(본 예에서는 DA 변환 회로에 상당)나 이 참조 전압 발생기로부터의 배선을 색 분해 필터를 구성하는 색 필터의 수보다도 적게 할 수 있다. 또한, 색 필터마다 참조 전압 발생기를 준비한 경우에 필요로 되는 각 참조 전압 발생기로부터의 아날로그 기준 전압(본 예의 참조 신호에 상당)을 선택적으로 출력하는 수직 열마다의 선택 수단(멀티플렉서)도 불필요해지므로, 회로 규모를 축소할 수 있다. 컬러 화소에 따른 참조 신호를 비교기의 입력측에 전달하는 신호선의 수를, 컬러 화상을 촬상하기 위한 색 필터의 색 성분의 수보다도 적게 할 수 있다.

통신?타이밍 제어부(20)로부터 참조 신호 생성부(27)의 DA 변환 회로(27a)에 공급하는 제어 데이터 CN4는, 비교 처리마다의 램프 전압의 기울기(변화의 정도; 시간 변화량)나 초기값을 지시하는 정보도 포함하고 있다.

DA 변환 회로(27a)는, 통신?타이밍 제어부(20)로부터 DAC용의 카운트 클럭 CKdac의 공급을 받아, 카운트 클럭 CKdac에 동기하여, 예를 들면 선형적으로 감소하는 계단 형상의 톱니 형상파(램프 파형)를 생성하고, 참조 신호 RAMP를 통하여 컬럼 AD 회로(25)에, 이 생성된 톱니 형상파를 AD 변환용의 참조 전압(ADC 기준 신호)으로서 공급한다. 또한, 예를 들면 카운트 클럭 CKdac의 주기를 조정함으로써 참조 신호 RAMP의 기울기를 변화시키고, 이에 의해 후술하는 차분 처리 시의 계수를 조정하고, AD 변환 시에 아날로그 게인을 제어한다.

컬럼 AD 회로(25)는, 참조 신호 생성부(27)의 DA 변환 회로(27a)에서 생성되는 참조 신호 RAMP와, 행 제어선(15)(V1, V2, …)마다 단위 화소(3)로부터 수직 신호선(19)(H1, H2, …)을 경유하여 얻어지는 아날로그의 화소 신호를 비교하는 전압 비교부(콤퍼레이터)(252)와, 전압 비교부(252)가 비교 처리를 완료할 때까지의 시간을 카운트하고, 그 결과를 유지하는 카운터부(254)를 구비하여 구성되며 n 비트AD 변환 기능을 갖고 있다.

통신?타이밍 제어부(20)는, 전압 비교부(252)가 화소 신호의 리세트 성분 ΔV와 신호 성분 Vsig 중 어느 것에 대하여 비교 처리를 행하고 있는지에 따라서 카운터부(254)에서의 카운트 처리의 모드를 절환하는 제어부의 기능을 갖는다. 이 통신?타이밍 제어부(20)로부터 각 컬럼 AD 회로(25)의 카운터부(254)에는, 카운터부(254)가 다운 카운트 모드에서 동작할 것인지 업 카운트 모드에서 동작할 것인지를 지시하기 위한 제어 신호 CN5가 입력되어 있다.

참조 신호 공급 IF부(28)는, 참조 신호 생성부(27)에서 생성된 참조 신호를 참조 신호선(251)을 통하여 수취하여, 참조 신호 출력선(281)에 출력한다. 전압 비교부(252)의 한쪽의 입력 단자 RAMP는, 본 실시예의 특징 부분인 참조 신호 공급 IF부(28)를 통하여, 참조 신호 생성부(27)에서 생성되는 계단 형상의 참조 신호 RAMP가 참조 신호 출력선(281)으로부터 입력되고, 다른쪽의 입력 단자에는, 각각 대응하는 수직 열의 수직 신호선(19)이 접속되어, 화소부(10)로부터의 화소 신호 전압이 개개로 입력된다.

또한, 전압 비교부(252)에는, 통신?타이밍 제어부(20)로부터, 2종류의 리세트 신호 PSET, NSET나 그 밖의 제어 신호(통합하여 비교 제어 신호 CN7이라고도 함)가 공급되고, 또한 전압 비교부(252)의 출력 신호는 카운터부(254)에 공급된다.

카운터부(254)의 클럭 단자 CK에는, 다른 카운터부(254)의 클럭 단자 CK와 공통으로, 통신?타이밍 제어부(20)로부터 카운트 클럭 CK0이 입력되어 있다.

이 카운터부(254)는, 그 구성에 대해서는 도시를 생략하지만, 일반적으로 래치로 구성되는 데이터 기억부의 배선 형태를 동기 카운터 형식으로 변경함으로써 실현할 수 있고, 1개의 카운트 클럭 CK0의 입력으로, 내부 카운트를 행하도록 되어 있다. n개의 래치의 조합으로 n 비트의 카운터부(254)를 실현할 수 있어, 2계통의 n개의 래치로 구성된 데이터 기억부의 회로 규모에 대하여 절반으로 된다. 덧붙여, 열마다의 카운터부가 불필요해지기 때문에, 전체적으로는, 대폭 콤팩트해진다.

여기서, 카운터부(254)는, 상세는 후술하지만, 카운트 모드에 상관없이 공통의 업다운 카운터(U/D CNT)를 이용하여, 다운 카운트 동작과 업 카운트 동작을 절환하여(구체적으로는 교대로) 카운트 처리를 행하는 것이 가능하게 구성되어 있다. 또한, 카운터부(254)는, 카운트 출력값이 카운트 클럭 CK0에 동기하여 출력되는 동기 카운터를 사용한다.

또한, 동기 카운터의 경우, 모든 플립플롭(카운터 기본 요소)의 동작이 카운트 클럭 CK0에 의해 제한된다. 따라서, 보다 고주파수 동작이 요구되는 경우에는, 카운터부(254)로서는, 그 동작 제한 주파수가 최초의 플립플롭(카운터 기본 요소) 의 제한 주파수로만 결정되기 때문에 고속 동작에 적합한 비동기 카운터의 사용이 보다 바람직하다.

카운터부(254)에는, 수평 주사부(12)로부터 제어선(12c)을 통하여 제어 펄스가 입력된다. 카운터부(254)는, 카운트 결과를 유지하는 래치 기능을 갖고 있어, 제어선(12c)을 통한 제어 펄스에 의한 지시가 있을 때까지는, 카운터 출력값을 유지한다.

이러한 구성의 컬럼 AD 회로(25)는, 앞서도 설명한 바와 같이, 수직 신호선(19)(H1, H2, …)마다 배치되어, 열 병렬 구성의 ADC 블록인 컬럼 처리부(26)가 구성된다.

개개의 컬럼 AD 회로(25)의 출력측은, 수평 신호선(18)에 접속되어 있다. 앞서도 설명한 바와 같이, 수평 신호선(18)은, 컬럼 AD 회로(25)의 비트 폭인 n 비트 폭분의 신호선을 갖고, 도시하지 않은 각각의 출력선에 대응한 n개의 센스 회로를 경유하여 출력부(29)에 접속된다.

이러한 구성에서, 컬럼 AD 회로(25)는, 화소 신호 판독 기간에서, 카운트 동작을 행하여, 소정의 타이밍에서 카운트 결과를 출력한다. 즉, 우선, 전압 비교부(252)에서는, 참조 신호 생성부(27)로부터의 램프 파형 전압과, 수직 신호선(19)을 통하여 입력되는 화소 신호 전압을 비교하여, 쌍방의 전압이 동일해지면, 전압 비교부(252)의 콤퍼레이터 출력이 반전(본 예에서는 H 레벨로부터 L 레벨로 천이)된다.

카운터부(254)는, 참조 신호 생성부(27)로부터 발생되는 램프 파형 전압에 동기하여 다운 카운트 모드 혹은 업 카운트 모드에서 카운트 동작을 개시하고 있으며, 콤퍼레이터 출력이 반전된 정보가 카운터부(254)에 통지되면, 카운트 동작을 정지하고, 그 시점의 카운트값을 화소 데이터로서 래치(유지?기억)함으로써 AD 변환을 완료한다.

이 후, 카운터부(254)는, 소정의 타이밍에서 수평 주사부(12)로부터 제어선(12c)을 통하여 입력되는 수평 선택 신호 CH(i)에 의한 시프트 동작에 기초하여, 기억?유지한 화소 데이터를, 순차적으로, 컬럼 처리부(26) 밖이나 화소부(10)를 갖는 칩 밖으로 출력 단자(5c)로부터 출력한다.

또한, 본 실시예의 설명에서는 직접 관련되지 않기 때문에 특별히 도시하지 않지만, 그 밖의 각종 신호 처리 회로 등도, 고체 촬상 장치(1)의 구성 요소에 포함되는 경우가 있다.

<화소부>

도 2는, 도 1에 도시한 고체 촬상 장치(1)에 사용되는 단위 화소(3)의 구성예와, 구동부와 구동 제어선과 화소 트랜지스터의 접속 양태를 도시하는 도면이다. 화소부(10) 내의 단위 화소(화소 셀)(3)의 구성은, 통상의 CMOS 이미지 센서와 마찬가지이며, 본 실시예에서는, CMOS 센서로서 범용적인 4TR 구성의 것이나, 예를 들면, 특허 제2708455호 공보에 기재된 바와 같이, 3개의 트랜지스터로 이루어지는 3TR 구성의 것을 사용할 수 있다. 물론, 이들 화소 구성은 일례이며, 통상의 CMOS 이미지 센서의 어레이 구성이면, 어느 것이라도 사용할 수 있다.

화소 내 앰프로서는, 예를 들면 플로팅 디퓨전 앰프 구성의 것이 이용된다. 일례로서는, 전하 생성부에 대하여, 전하 판독부(전송 게이트부/판독 게이트부)의 일례인 판독 선택용 트랜지스터, 리세트 게이트부의 일례인 리세트 트랜지스터, 수직 선택용 트랜지스터, 및 플로팅 디퓨전의 전위 변화를 검지하는 검지 소자의 일례인 소스 팔로워 구성의 증폭용 트랜지스터를 갖는, CMOS 센서로서 범용적인 4개의 트랜지스터로 이루어지는 구성(이하 4TR 구성이라고도 함)의 것을 사용할 수 있다.

예를 들면, 도 2의 (A)에 도시하는 4TR 구성의 단위 화소(3)는, 광을 수광하여 전하로 변환하는 광전 변환 기능과 함께, 그 전하를 축적하는 전하 축적 기능의 각 기능을 겸비한 전하 생성부(32)와, 전하 생성부(32)에 대하여, 전하 판독부(전송 게이트부/판독 게이트부)의 일례인 판독 선택용 트랜지스터(전송 트랜지스터)(34), 리세트 게이트부의 일례인 리세트 트랜지스터(36), 수직 선택용 트랜지스터(40), 및 플로팅 디퓨전(38)의 전위 변화를 검지하는 검지 소자의 일례인 소스 팔로워 구성의 증폭용 트랜지스터(42)를 갖는다.

이 단위 화소(3)는, 전하 축적부의 기능을 구비한 전하 주입부의 일례인 플로팅 디퓨전(38)으로 이루어지는 FDA(Floating Diffusion Amp) 구성의 화소 신호 생성부(5)를 갖는 것으로 되어 있다. 플로팅 디퓨전(38)은 기생 용량을 가진 확산층이다.

판독 선택용 트랜지스터(제2 전송부)(34)는, 전송 신호 φTRG가 공급되는 전송 구동 버퍼(250)에 의해 전송 배선(판독 선택선 TX)(55)을 통하여 구동되도록 되어 있다. 리세트 트랜지스터(36)는, 리세트 신호 φRST가 공급되는 리세트 구동 버퍼(252)에 의해 리세트 배선(RST)(56)을 통하여 구동되도록 되어 있다. 수직 선택용 트랜지스터(40)는, 수직 선택 신호 φVSEL이 공급되는 선택 구동 버퍼(254)에 의해 수직 선택선(SEL)(52)을 통하여 구동되도록 되어 있다. 각 구동 버퍼는, 수직 주사부(14)의 수직 구동부(14b)에 의해 구동 가능하게 되어 있다.

화소 신호 생성부(5)에서의 리세트 트랜지스터(36)는, 소스가 플로팅 디퓨전(38)에, 드레인이 전원 Vdd에 각각 접속되고, 게이트(리세트 게이트 RG)에는 리세트 펄스 RST가 리세트 구동 버퍼로부터 입력된다.

수직 선택용 트랜지스터(40)는, 일례로서, 드레인이 증폭용 트랜지스터(42)의 소스에, 소스가 화소선(51)에 각각 접속되고, 게이트(특히 수직 선택 게이트 SELV라고 함)가 수직 선택선(52)에 접속되어 있다. 또한 이러한 접속 구성에 한하지 않고, 드레인이 전원 Vdd에, 소스가 증폭용 트랜지스터(42)의 드레인에 각각 접속되고, 수직 선택 게이트 SELV가 수직 선택선(52)에 접속되도록 하여도 된다.

수직 선택선(52)에는, 수직 선택 신호 SEL이 인가된다. 증폭용 트랜지스터(42)는, 게이트가 플로팅 디퓨전(38)에 접속되고, 드레인이 수직 선택용 트랜지스터(40)를 통하여 전원 Vdd에, 소스는 화소선(51)에 접속되고, 또한 수직 신호선(53)(19)에 접속되도록 되어 있다.

또한 수직 신호선(53)은, 그 일단이 컬럼 처리부(26)측으로 연장됨과 함께, 그 경로에서, 판독 전류원부(24)가 접속되고, 증폭용 트랜지스터(42)와의 사이에서, 대략 일정한 동작 전류(판독 전류)가 공급되는 소스 팔로워 구성이 채용되도록 되어 있다.

구체적으로는, 판독 전류원부(24)는, 각 수직 열에 설치된 NMOS형의 트랜지스터(특히 부하 MOS 트랜지스터라고 함)(242)와, 전체 수직 열에 대하여 공용되는 전류 생성부(245) 및 게이트 및 드레인이 공통으로 접속되고 소스가 소스선(248)에 접속된 NMOS형의 트랜지스터(246)를 갖는 기준 전류원부(244)를 구비하고 있다.

각 부하 MOS 트랜지스터(242)는, 드레인이 대응하는 열의 수직 신호선(53)에 접속되고, 소스가 접지선인 소스선(248)에 공통으로 접속되어 있다. 이에 의해, 각 수직 열의 부하 MOS 트랜지스터(242)는 기준 전류원부(244)의 트랜지스터(246)와의 사이에서 게이트끼리 접속되어 커런트 미러 회로를 구성하도록 접속되어 있다.

소스선(248)은, 수평 방향의 단부(도 1의 좌우의 수직 열)에서 기판 바이어스인 접지(GND)에 접속되고, 부하 MOS 트랜지스터(242)의 접지에 대한 동작 전류(판독 전류)가, 칩의 좌우 양단으로부터 공급되는 구성으로 되어 있다.

전류 생성부(245)에는, 필요 시에만 소정 전류를 출력하도록 하기 위한 부하 제어 신호 SFLACT가, 도시하지 않은 부하 제어부로부터 공급되도록 되어 있다. 전류 생성부(245)는, 신호 판독 시에는, 부하 제어 신호 SFLACT의 액티브 상태가 입력됨으로써, 각 증폭용 트랜지스터(42)에 접속된 부하 MOS 트랜지스터(242)에 의해, 미리 결정된 정전류를 계속해서 흘리도록 되어 있다. 즉, 부하 MOS 트랜지스터(242)는, 선택 행의 증폭용 트랜지스터(42)와 소스 팔로워를 조합하여 판독 전류를 증폭용 트랜지스터(42)에 공급함으로써 수직 신호선(53)에의 신호 출력을 시킨다.

이러한 4TR 구성에서는, 플로팅 디퓨전(38)은 증폭용 트랜지스터(42)의 게이트에 접속되어 있으므로, 증폭용 트랜지스터(42)는 플로팅 디퓨전(38)의 전위(이하FD 전위라고 함)에 대응한 신호를 전압 모드에서, 화소선(51)을 통하여 수직 신호선(19)(53)에 출력한다.

리세트 트랜지스터(36)는, 플로팅 디퓨전(38)을 리세트한다. 판독 선택용 트랜지스터(전송 트랜지스터)(34)는, 전하 생성부(32)에서 생성된 신호 전하를 플로팅 디퓨전(38)에 전송한다. 수직 신호선(19)에는 다수의 화소가 접속되어 있지만, 화소를 선택하는 데에는, 선택 화소만 수직 선택용 트랜지스터(40)를 온한다. 그렇게 하면 선택 화소만이 수직 신호선(19)과 접속되고, 수직 신호선(19)에는 선택 화소의 신호가 출력된다.

이에 대하여, 전하 생성부와 3개의 트랜지스터로 이루어지는 구성(이하 3TR 구성이라고도 함)으로 함으로써, 단위 화소(3)에서의 트랜지스터가 차지하는 면적을 적게 하여, 화소 사이즈를 작게 할 수 있다(예를 들면 특허 제2708455호 공보 참조).

예를 들면, 도 2의 (B)에 도시하는 3TR 구성의 단위 화소(3)는, 광전 변환을 행함으로써 수광한 광에 대응하는 신호 전하를 생성하는 전하 생성부(32)(예를 들면 포토다이오드)와, 전하 생성부(32)에 의해 생성된 신호 전하에 대응하는 신호 전압을 증폭하기 위한, 드레인선(DRN)에 접속된 증폭용 트랜지스터(42)와, 전하 생성부(32)를 리세트하기 위한 리세트 트랜지스터(36)를, 각각 갖고 있다. 또한, 도시하지 않은 수직 주사 회로(14)로부터 전송 배선(TRF)(55)을 통하여 주사되는 판 독 선택용 트랜지스터(전송 게이트부)(34)가, 전하 생성부(32)와 증폭용 트랜지스터(42)의 게이트와의 사이에 설치되어 있다.

증폭용 트랜지스터(42)의 게이트 및 리세트 트랜지스터(36)의 소스는 판독 선택용 트랜지스터(34)를 통하여 전하 생성부(32)에, 리세트 트랜지스터(36)의 드레인 및 증폭용 트랜지스터(42)의 드레인은 드레인선에, 각각 접속되어 있다. 또한, 증폭용 트랜지스터(42)의 소스는 수직 신호선(53)에 접속되어 있다.

판독 선택용 트랜지스터(34)는, 전송 배선(55)을 통하여 전송 구동 버퍼(250)에 의해 구동되도록 되어 있다. 리세트 트랜지스터(36)는, 리세트 배선(56)을 통하여 리세트 구동 버퍼(252)에 의해 구동되도록 되어 있다.

전송 구동 버퍼(250), 리세트 구동 버퍼(252) 모두 기준 전압인 0V와, 전원 전압의 2치로 동작한다. 특히, 이 화소에서의 판독 선택용 트랜지스터(34)의 게이트에 공급되는 로우 레벨 전압은 0V이다.

이 3TR 구성의 단위 화소(3)에서는, 4TR 구성과 마찬가지로, 플로팅 디퓨전(38)은 증폭용 트랜지스터(42)의 게이트에 접속되어 있으므로, 증폭용 트랜지스터(42)는 플로팅 디퓨전(38)의 전위에 대응한 신호를 수직 신호선(53)에 출력한다.

리세트 트랜지스터(36)는, 리세트 배선(RST)(56)이 행 방향으로 연장되어 있고, 드레인선(DRN)(57)은 대부분의 화소에 공통으로 되어 있다. 이 드레인선(57)은, 드레인 구동 신호 φDRN이 공급되는 드레인 구동 버퍼(이하 DRN 구동 버퍼라고 함)(240)에 의해 구동된다. 리세트 트랜지스터(36)는 리세트 구동 버퍼(252)에 의해 구동되며, 플로팅 디퓨전(38)의 전위를 제어한다.

드레인선(57)이 행 방향으로 분리되어 있지만, 이 드레인선(57)은 1행분의 화소의 신호 전류를 흘려야만 하므로, 실제로는 열 방향으로 전류를 흘릴 수 있도록, 전체 행 공통의 배선으로 된다. 전하 생성부(32)(광전 변환 소자)에서 생성된 신호 전하는 판독 선택용 트랜지스터(34)에 의해 플로팅 디퓨전(38)에 전송된다.

여기서, 3TR 구성의 단위 화소(3)에는, 4TR 구성과는 달리, 증폭용 트랜지스터(42)와 직렬로 접속되는 수직 선택용 트랜지스터(40)가 설치되어 있지 않다. 수직 신호선(53)에는 다수의 화소가 접속되어 있지만, 화소의 선택은, 선택 트랜지스터가 아니라, FD 전위의 제어에 의해 행한다. 통상적으로는, FD 전위를 로우(Low)로 하고 있다. 화소를 선택할 때에는, 선택 화소의 FD 전위를 하이(High)로 함으로써, 선택 화소의 신호를 수직 신호선(53)에 내보낸다. 그 후, 선택 화소의 FD 전위를 로우로 복귀시킨다. 이 조작은 1행분의 화소에 대하여 동시에 행해진다.

이렇게 FD 전위를 제어하기 위해서는, 1) 선택 행 FD 전위를 하이로 할 때에, 드레인선(57)을 하이로 하고, 선택 행의 리세트 트랜지스터(36)를 통하여, 그 FD 전위를 하이로 하고, 2) 선택 행 FD 전위를 로우로 복귀시킬 때에, 드레인선(57)을 로우로 하고, 선택 행의 리세트 트랜지스터(36)를 통하여, 그 FD 전위를 로우로 한다고 하는 동작을 행한다.

이러한 4TR 혹은 3TR의 구성을 갖는 단위 화소(3)를 구비한 화소부(10)를 구동하기 위해서는, 각 구동 버퍼(240, 250, 252, 254)(통합하여 구동부라고도 함)로부터 구동용의 각 배선(52, 55, 56, 57)(통합하여 구동 제어선이라고도 함)을 통하여, 단위 화소(3)를 구성하는 각 트랜지스터(34, 36, 40)(통합하여 화소 트랜지스 터라고도 함)를 구동한다.

<고체 촬상 장치의 동작>

도 3 및 도 4는, 도 1에 도시한 고체 촬상 장치(1)의 컬럼 AD 회로(25)에서의 기본 동작인 신호 취득 차분 처리를 설명하기 위한 타이밍차트이다.

화소부(10)의 각 단위 화소(3)에서 감지된 아날로그의 화소 신호를 디지털 신호로 변환하는 구조로서는, 예를 들면, 소정의 기울기로 하강하는 램프파 형상의 참조 신호 RAMP와 단위 화소(3)로부터의 화소 신호에서의 기준 성분이나 신호 성분의 각 전압이 일치하는 점을 찾고, 이 비교 처리에서 이용하는 참조 신호 RAMP의 생성 시점으로부터, 화소 신호에서의 기준 성분이나 신호 성분에 따른 전기 신호와 참조 신호가 일치한 시점까지를 카운트 클럭으로 카운트(계수)함으로써, 기준 성분이나 신호 성분의 각 크기에 대응한 카운트값을 얻는 방법을 채용한다.

여기서, 수직 신호선(19)으로부터 출력되는 화소 신호는, 시간 계열로서, 기준 성분으로서의 화소 신호의 잡음을 포함하는 리세트 성분 ΔV 후에 신호 성분 Vsig가 나타나는 것이다. 1회째의 처리를 기준 성분(리세트 성분 ΔV)에 대하여 행하는 경우, 2회째의 처리는 기준 성분(리세트 성분 ΔV)에 신호 성분 Vsig를 가한 신호에 대한 처리로 된다. 이하 구체적으로 설명한다.

1회째의 판독을 위해서, 우선 통신?타이밍 제어부(20)는, 모드 제어 신호 CN5를 로우 레벨로 하여 카운터부(254)를 다운 카운트 모드로 설정함과 함께, 리세트 제어 신호 CN6을 소정 기간 액티브(본 예에서는 하이 레벨)로 하여 카운터부(254)의 카운트값을 초기값 "0"으로 리세트시킨다(t8).

그리고, 수직 주사부(14)에 의한 행 주사에 의해 임의의 행이 선택되고, 그 선택 행 Vα의 단위 화소(3)로부터 수직 신호선(19)(H1, H2, …)에의 1회째의 판독이 안정된 후, 통신?타이밍 제어부(20)는, 참조 신호 생성부(27)를 향해서, 참조 신호 RAMP 생성용의 제어 데이터 CN4(여기에서는 오프셋 OFF과 기울기 β를 포함함)를 공급한다.

이 때 동시에, 통신?타이밍 제어부(20)는, 액티브 L의 리세트 신호 PSET를 임의의 짧은 기간만큼 전압 비교부(252)에 공급한다(t9). 이에 의해, 전압 비교부(252)의 각 입력단의 전위가 소정 전위로 세트되고, 전압 비교부(252)의 동작점이 행의 선택 동작마다 적정 레벨로 결정된다.

제어 데이터 CN4가 공급된 참조 신호 생성부(27)에서는, 우선, Vα 행 상에 존재하는 색의 컬러 화소 특성에 맞춘 기울기 β를 갖고 전체적으로 톱니 형상(RAMP 형상)으로 시간 변화시킨 계단 형상의 파형(RAMP 파형)을 가진 참조 신호 RAMP를 DA 변환 회로(27a)에서 생성하고, 대응하는 컬럼 AD 회로(25)의 전압 비교부(252)의 한쪽의 입력 단자 RAMP에, 비교 전압으로서 공급한다.

각 열의 전압 비교부(252)는, 이 RAMP 파형의 비교 전압과 화소부(10)로부터 공급되는 대응 열의 수직 신호선(19)(Hα)의 화소 신호 전압을 비교한다.

또한, 전압 비교부(252)의 입력 단자 RAMP에의 참조 신호 RAMP의 입력과 동시에, 전압 비교부(252)에서의 비교 시간을, 행마다 배치된 카운터부(254)에서 계측하기 위해서, 참조 신호 생성부(27)로부터 발생되는 램프 파형 전압에 동기하여(t10), 카운터부(254)의 클럭 단자에 통신?타이밍 제어부(20)로부터 카운트 클 럭 CK0을 입력하고, 1회째의 카운트 동작으로서, 초기값 "0"으로부터 다운 카운트를 개시한다. 즉, 마이너스의 방향으로 카운트 처리를 개시한다.

전압 비교부(252)는, 참조 신호 생성부(27)로부터의 램프 형상의 참조 신호 RAMP와 수직 신호선(19)을 통하여 입력되는 화소 신호 전압 Vx를 비교하여, 쌍방의 전압이 동일해졌을 때에, 콤퍼레이터 출력을 H 레벨로부터 L 레벨로 반전시킨다(t12). 즉, 리세트 성분 Vrst에 따른 전압 신호와 참조 신호 RAMP를 비교하여, 리세트 성분 Vrst의 크기에 대응한 시간 경과 후에 액티브 로우(L)의 펄스 신호를 생성하여, 카운터부(254)에 공급한다.

이 결과를 받아, 카운터부(254)는, 콤퍼레이터 출력의 반전과 거의 동시에 카운트 동작을 정지하고, 그 시점의 카운트값을 화소 데이터로서 래치(유지?기억)함으로써 AD 변환을 완료한다(t12). 즉, 전압 비교부(252)에 공급하는 램프 형상의 참조 신호 RAMP의 생성과 함께 다운 카운트를 개시하고, 비교 처리에 의해 액티브 로우(L)의 펄스 신호가 얻어질 때까지 클럭 CK0으로 카운트(계수)함으로써, 리세트 성분 Vrst의 크기에 대응한 카운트값을 얻는다.

통신?타이밍 제어부(20)는, 소정의 다운 카운트 기간을 경과하면(t14), 전압 비교부(252)에의 제어 데이터의 공급과, 카운터부(254)에의 카운트 클럭 CK0의 공급을 정지한다. 이에 의해, 전압 비교부(252)는, 램프 형상의 참조 신호 RAMP의 생성을 정지한다.

이 1회째의 판독 시에는, 화소 신호 전압 Vx에서의 리세트 레벨 Vrst를 전압 비교부(252)에서 검지하여 카운트 동작을 행하고 있으므로, 단위 화소(3)의 리세트 성분 ΔV를 판독하고 있는 것으로 된다.

이 리세트 성분 ΔV 내에는, 단위 화소(3)마다 변동되는 잡음이 오프셋으로서 포함되어 있다. 그러나, 이 리세트 성분 ΔV의 변동은 일반적으로 작으며, 또한 리세트 레벨 Vrst는 대략 전체 화소 공통이므로, 임의의 수직 신호선(19)의 화소 신호 전압 Vx에서의 리세트 성분 ΔV의 출력치는 대략 기지이다.

따라서, 1회째의 리세트 성분 ΔV의 판독 시에는, RAMP 전압의 변화 특성을 조정함으로써, 다운 카운트 기간(t10～t14; 비교 기간)을 짧게 함으로써, 1회째의 비교 기간을 짧게 하는 것이 가능하다. 본 실시예에서는, 리세트 성분 ΔV에 대한 비교 처리의 최장 기간을, 7 비트분의 카운트 기간(128 클럭)으로 하여, 리세트 성분 ΔV의 비교를 행하고 있다.

계속되는 2회째의 판독 시에는, 리세트 성분 ΔV 외에, 단위 화소(3)마다의 입사 광량에 따른 전기 신호 성분 Vsig를 판독하고, 1회째의 판독과 마찬가지의 동작을 행한다. 즉, 우선 통신?타이밍 제어부(20)는, 모드 제어 신호 CN5를 하이 레벨로 하여 카운터부(254)를 업 카운트 모드로 설정한다(t18). 그리고, 선택 행 Vα의 단위 화소(3)로부터 수직 신호선(19)(H1, H2, …)에의 2회째의 판독이 안정된 후, 통신?타이밍 제어부(20)는, 신호 성분 Vsig에 대한 AD 변환 처리를 위해서, 참조 신호 RAMP 생성용의 제어 데이터 CN4를 DA 변환 회로(27a)에 공급한다. 이 때에는, 통신?타이밍 제어부(20)는, 1회째의 처리와는 달리, 리세트 신호 PSET를 액티브 L로 하지는 않는다.

이것을 받아, 참조 신호 생성부(27)에서는, 우선, Vα행 상에 존재하는 임의 의 색의 컬러 화소 특성에 맞춘 기울기 β를 갖고 전체적으로 톱니 형상(RAMP 형상)으로 시간 변화시킨 계단 형상의 파형(RAMP 파형)을 가짐과 함께, 리세트 성분 ΔV용의 초기값 Var에 대하여 오프셋 OFF만큼 내려간 참조 신호 RAMP를 DA 변환 회로(27a)에서 생성하고, 대응하는 컬럼 AD 회로(25)의 전압 비교부(252)의 한쪽의 입력 단자 RAMP에, 비교 전압으로서 공급한다.

전압 비교부(252)의 입력 단자 RAMP에의 참조 신호 RAMP의 입력과 동시에, 전압 비교부(252)에서의 비교 시간을, 행마다 배치된 카운터부(254)에서 계측하기 위하여, 참조 신호 생성부(27)로부터 발생되는 램프 파형 전압에 동기하여(t20), 카운터부(254)의 클럭 단자에 통신?타이밍 제어부(20)로부터 카운트 클럭 CK0을 입력하고, 2회째의 카운트 동작으로서, 1회째의 판독 시에 취득된 단위 화소(3)의 리세트 성분 ΔV에 대응하는 카운트값으로부터, 1회째와는 반대로 업 카운트를 개시한다. 즉, 플러스의 방향으로 카운트 처리를 개시한다.

전압 비교부(252)는, 참조 신호 생성부(27)로부터의 램프 형상의 참조 신호 RAMP와 수직 신호선(19)을 통하여 입력되는 화소 신호 전압 Vx를 비교하여, 쌍방의 전압이 동일해졌을 때에, 콤퍼레이터 출력을 H 레벨로부터 L 레벨로 반전시킨다(t22). 즉, 신호 성분 Vsig에 따른 전압 신호와 참조 신호 RAMP를 비교하여, 신호 성분 Vsig의 크기에 대응한 시간 경과 후에 액티브 로우(L)의 펄스 신호를 생성하여, 카운터부(254)에 공급한다.

이 결과를 받아, 카운터부(254)는, 콤퍼레이터 출력의 반전과 거의 동시에 카운트 동작을 정지하고, 그 시점의 카운트값을 화소 데이터로서 래치(유지?기억)함으로써 AD 변환을 완료한다(t22). 즉, 전압 비교부(252)에 공급하는 램프 형상의 참조 신호 RAMP의 생성과 함께 다운 카운트를 개시하고, 비교 처리에 의해 액티브 로우(L)의 펄스 신호가 얻어질 때까지 클럭 CK0으로 카운트(계수)함으로써, 신호 성분 Vsig의 크기에 대응한 카운트값을 얻는다.

통신?타이밍 제어부(20)는, 소정의 다운 카운트 기간을 경과하면(t24), 전압 비교부(252)에의 제어 데이터의 공급과, 카운터부(254)에의 카운트 클럭 CK0의 공급을 정지한다. 이에 의해, 전압 비교부(252)는, 램프 형상의 참조 신호 RAMP의 생성을 정지한다.

이 2회째의 판독 시에는, 화소 신호 전압 Vx에서의 신호 성분 Vsig를 전압 비교부(252)에서 검지하여 카운트 동작을 행하고 있으므로, 단위 화소(3)의 신호 성분 Vsig를 판독하고 있는 것으로 된다.

여기서, 본 실시예에서는, 카운터부(254)에서의 카운트 동작을, 1회째의 판독 시에는 다운 카운트, 2회째의 판독 시에는 업 카운트로 하고, 카운트 결과를 동일한 저장 장소에 유지하므로, 카운터부(254) 내에서 자동적으로, 수학식 1로 나타내는 감산이 행해지고, 이 감산 결과에 따른 카운트값이 카운터부(254)에 유지된다.

여기서, 수학식 1은, 수학식 2와 같이 변형할 수 있으며, 결과적으로는, 카운터부(254)에 유지되는 카운트값은 신호 성분 Vsig에 따른 것으로 된다. 또한, 여기에서는, 고정밀도의 컬러 화상 촬상을 행하기 위해, 초기값과 게인을 색 대응별로 제어하는 관점에서 흑 기준에 대해서도 고려하고 있지만, 일반적으로는 (모노크롬 촬상을 포함함), 최후의 항의 흑 기준의 항을 무시할 수도 있다.

즉, 상술한 바와 같은 일련의 동작에서, 1회째의 판독 시에서의 다운 카운트와 2회째의 판독 시에서의 업 카운트라고 하는, 2회의 판독과 카운트 처리에 의한 카운터부(254) 내에서의 감산 처리에 의해, 단위 화소(3)마다의 변동을 포함한 리세트 성분 ΔV와 컬럼 AD 회로(25)마다의 오프셋 성분을 제거할 수 있다. 또한, 단위 화소(3)마다의 입사 광량에 따른 신호 성분 Vsig에 흑 기준 성분의 보정을 가한 신호에 대한 디지털 신호만을 간이한 구성으로 취출할 수 있다.

이 때, 회로 변동이나 리세트 잡음도 제거할 수 있는 이점이 있다. 즉, 2회째의 카운트 후의 출력값이, 잡음 성분을 제거한 순수한 디지털 신호량을 나타내게 된다. 따라서, 본 실시예의 컬럼 AD 회로(25)는, 아날로그의 화소 신호를 디지털의 화소 데이터로 변환하는 디지털 변환부로서 뿐만 아니라, CDS(Correlated Double Sampling; 상관 2중 샘플링) 처리 기능부로서도 동작하게 된다.

또한, 수학식 2에서 얻어지는 카운트값이 나타내는 화소 데이터는 플러스의 신호 전압을 나타내므로, 보수 연산 등이 불필요해져, 기존의 시스템과의 친화성이 높다.

여기서, 2회째의 판독 시에는, 입사 광량에 따른 신호 성분 Vsig를 판독하므로, 광량의 대소를 넓은 범위에서 판정하기 위하여, 업 카운트 기간(t20～t24; 비교 기간)을 넓게 취하여, 전압 비교부(252)에 공급하는 램프 전압을 크게 변화시킬 필요가 있다.

따라서 본 실시예에서는, 신호 성분 Vsig에 대한 비교 처리의 최장 기간을, 10 비트분의 카운트 기간(1024 클럭)으로 하여, 신호 성분 Vsig의 비교를 행하고 있다. 즉, 리세트 성분 ΔV(기준 성분)에 대한 비교 처리의 최장 기간을, 신호 성분 Vsig에 대한 비교 처리의 최장 기간보다도 짧게 한다. 리세트 성분 ΔV(기준 성분)와 신호 성분 Vsig의 쌍방의 비교 처리의 최장 기간 즉 AD 변환 기간의 최대값을 동일하게 하는 것이 아니라, 리세트 성분 ΔV(기준 성분)에 대한 비교 처리의 최장 기간을 신호 성분 Vsig에 대한 비교 처리의 최장 기간보다도 짧게 함으로써, 2회에 걸친 토탈의 AD 변환 기간이 짧아지도록 고안한다.

이 경우, 1회째와 2회째의 비교 비트 수가 서로 다르지만, 통신?타이밍 제어부(20)로부터 제어 데이터를 참조 신호 생성부(27)에 공급하고, 이 제어 데이터에 기초하여 참조 신호 생성부(27)에서 램프 전압을 생성하도록 함으로써, 램프 전압의 기울기 즉 참조 신호 RAMP의 변화율을 1회째와 2회째에서 동일하게 한다. 디지털 제어로 램프 전압을 생성하므로, 램프 전압의 기울기를 1회째와 2회째에서 동 일하게 하는 것이 용이하다. 이에 의해, AD 변환의 정밀도를 동일하게 할 수 있기 때문에, 업다운 카운터에 의한 수학식 1로 나타낸 감산 결과가 정확하게 얻어진다.

2회째의 카운트 처리가 완료된 후의 소정 타이밍에서(t28), 통신?타이밍 제어부(20)는 수평 주사부(12)에 대하여 화소 데이터의 판독을 지시한다. 이것을 받아, 수평 주사부(12)는, 제어선(12c)을 통하여 카운터부(254)에 공급하는 수평 선택 신호 CH(i)를 순차적으로 시프트시킨다.

이렇게 함으로써, 카운터부(254)에 기억?유지한 수학식 2로 나타내어지는 카운트값, 즉 n 비트의 디지털 신호로 표시된 화소 데이터가, n개의 수평 신호선(18)을 통하여, 순차적으로, 컬럼 처리부(26) 밖이나 화소부(10)를 갖는 칩 밖으로 출력 단자(5c)로부터 출력되고, 그 후, 순차적으로 행마다 동일한 동작이 반복됨으로써, 2차원 화상을 나타내는 영상 데이터 D1이 얻어진다.

이상 설명한 바와 같이, 고체 촬상 장치에 따르면, 업다운 카운터를 이용하면서, 그 처리 모드를 절환하여 2회에 걸쳐 카운트 처리를 행하도록 했다. 또한, 행렬 형상으로 단위 화소(3)가 배열된 구성에서, 컬럼 AD 회로(25)를 수직 열마다 설치한 열 병렬 컬럼 AD 회로로 구성했다.

여기서, 비교 회로와 카운터에서 AD 변환 회로를 구성할 때에, 비교 회로에 공급하는 AD 변환용의 참조 신호를 발생하는 기능 요소인 DA 변환 회로를, 컬러 화상 촬상에 사용하는 색 분해 필터에서의 색 필터의 전체 색분을 준비하는 것이 아니라, 색의 종류나 배열로 결정되는 색의 반복 사이클에 따른 소정 색의 조합에 따른 분만큼 설치하도록 했다. 또한, 처리 대상 행이 절환됨으로써, 그 처리 대상 행에 존재하는 소정 색의 조합이 절환되는 것에 따라서, DA 변환 회로가 발하는 참조 신호(아날로그 기준 전압)의 변화 특성(구체적으로는 기울기)이나 초기값을, 색 필터 즉 아날로그의 화소 신호의 특성에 따라 절환하도록 했다.

이에 의해, 참조 전압 발생기로서 기능하는 DA 변환 회로나 참조 전압 발생기로부터의 배선을 색 분해 필터를 구성하는 색 필터의 수보다도 적게 할 수 있으며, 또한, 색 필터마다 참조 전압 발생기를 준비한 경우에 필요로 되는 아날로그 기준 전압(참조 신호)을 선택적으로 출력하는 멀티플렉서도 불필요해지므로, 대폭 회로 규모를 축소할 수 있다.

또한, 처리 대상 행에 존재하는 소정 색의 조합이 절환되는 것에 따라서, DA 변환 회로가 발하는 참조 신호의 변화 특성(구체적으로는 기울기)을 절환 설정하도록 하였기 때문에, 화소부(10)를 구성하는 각 컬러 화소의 특성에 따라서 서로 다른 기준 전압을 각각 생성하여 비교 처리를 행함으로써, 단위 화소로부터 출력되는 아날로그의 화소 신호를 디지털 신호로 변환할 때, 각각의 컬러에 따라서 참조 신호의 기울기를 조절함으로써, 각 컬러의 특성을 치밀하게 제어할 수 있다.

덧붙여, DA 변환 회로가 발하는 참조 신호의 초기값을 DA 변환 회로에서 발생하는 고유의 변동 성분이나 흑 기준 성분에 따라서 절환 설정하도록 하였기 때문에, 회로 변동을 보정할 수 있음과 함께, 흑 기준 성분의 보정을 가한 신호에 대해서만 간이한 구성으로 AD 변환할 수 있다.

또한, 기준 성분(리세트 성분)과 신호 성분의 감산 처리가 2회째의 카운트 결과로서 수직 열마다 직접 취득할 수 있고, 기준 성분과 신호 성분의 각각의 카운 트 결과를 유지하는 메모리 장치를 카운터부가 구비하는 래치 기능으로 실현할 수 있어, AD 변환된 데이터를 유지하는 전용의 메모리 장치를 카운터와는 별도로 준비할 필요가 없다.

덧붙여, 기준 성분과 신호 성분의 차를 취하기 위한 특별한 감산기가 불필요해진다. 따라서, 종래 구성보다도, 회로 규모나 회로 면적을 적게 할 수 있으며, 또한, 잡음의 증가나 전류 혹은 소비 전력의 증대를 해소할 수 있다.

또한, 비교부와 카운터부에서 컬럼 AD 회로(AD 변환부)를 구성하였기 때문에, 비트 수에 상관없이 카운터부를 동작시키는 카운트 클럭 1개와 카운트 모드를 절환하는 제어선에 의해 카운트 처리를 제어할 수 있어, 종래 구성에서 필요로 하였던 카운터부의 카운트값을 메모리 장치까지 유도하는 신호선이 불필요해져, 잡음의 증가나 소비 전력의 증대를 해소할 수 있다.

즉, AD 변환 장치를 동일 칩 상에 탑재한 고체 촬상 장치(1)에서, 전압 비교부(252)와 카운터부(254)를 쌍으로 하여 AD 변환부로서의 컬럼 AD 회로(25)를 구성함과 함께, 카운터부(254)의 동작으로서 다운 카운트와 업 카운트를 조합하여 사용하면서, 처리 대상 신호의 기본 성분(본 실시예에서는 리세트 성분)과 신호 성분의 차를 디지털 신호로 함으로써, 회로 규모나 회로 면적이나 소비 전력, 혹은 다른 기능부와의 사이의 인터페이스용 배선의 수나, 이 배선에 의한 노이즈나 소비 전류 등의 문제를 해소할 수 있다.

또한, 도시를 생략하지만, 카운터부(254)의 후단에, 이 카운터부(254)가 유지한 카운트 결과를 유지하는 n 비트의 메모리 장치로서의 데이터 기억부를 설치하 여도 된다. 데이터 기억부에는, 수평 주사부(12)로부터 제어선(12c)을 통하여 제어 펄스가 입력된다. 데이터 기억부는, 제어선(12c)을 통한 제어 펄스에 의한 지시가 있을 때까지는, 카운터부(254)로부터 취득한 카운트값을 유지한다. 수평 주사부(12)는, 컬럼 처리부(26)의 각 전압 비교부(252)와 카운터부(254)가, 각각이 담당하는 처리를 행하는 것과 병행하여, 각 데이터 기억부가 유지하고 있었던 카운트값을 판독하는 판독 주사부의 기능을 갖는다. 이러한 구성으로 하면, 파이프라인 처리를 실현할 수 있다.

즉, 카운터부(254)의 동작 전(t6)에, 통신?타이밍 제어부(20)로부터의 메모리 전송 지시 펄스CN8에 기초하여, 전 행 Hx-1의 처리 시에서의 카운트 결과를 데이터 기억부에 전송한다.

도 3에 도시한 동작에서는, 처리 대상의 화소 신호에서의 2회째의 판독 처리, 즉 AD 변환 처리가 완료된 후가 아니면 화소 데이터를 컬럼 처리부(26)의 외부에 출력할 수 없으므로, 판독 처리에는 제한이 있다. 이에 대하여, 카운터부(254)의 후단에 데이터 기억부를 설치하면, 도 4에 도시하는 동작과 같이, 처리 대상의 화소 신호에서의 1회째의 판독 처리(AD 변환 처리)에 앞서서 전회의 감산 처리 결과를 나타내는 카운트값을 데이터 기억부에 전송할 수 있어, 판독 처리에는 제한이 없다.

따라서, 이러한 구성을 채용함으로써, 카운터부(254)의 카운트 동작 즉 AD 변환 처리와, 카운트 결과의 수평 신호선(18)에의 판독 동작을 독립하여 제어 가능하여, AD 변환 처리와 외부(우선은 수평 신호선(18))에의 신호의 판독 동작을 독립?병행하여 행하는 파이프라인 동작을 실현할 수 있다.

<전압 비교부의 상세 구성예>

도 5는, 전압 비교부(252)의 상세한 구성예를 도시하는 도면이다. 전압 비교부(252)는 우선, 입력단에, 차동 접속된 NMOS형의 트랜지스터(302, 303)와 결합 컨덴서(304, 305)와, 리세트 스위치용의 PMOS형의 트랜지스터(306, 307)를 구비하고 있다. 트랜지스터(302)의 게이트는 결합 컨덴서(304)를 통하여 수직 신호선(19)에 접속되고, 트랜지스터(303)의 게이트는 결합 컨덴서(305)를 통하여 참조 신호 공급 IF부(28)의 출력에 접속된다. 차동쌍을 구성하는 트랜지스터(302, 303)의 게이트를 특히 차동 입력 게이트라고 한다.

트랜지스터(302)의 게이트와 드레인 사이에는, 트랜지스터(306)의 소스-드레인이 접속되어 있다. 트랜지스터(303)의 게이트와 드레인 사이에는, 트랜지스터(307)의 소스-드레인이 접속되어 있다. 각 트랜지스터(306, 307)의 게이트에는, 액티브 L의 리세트 신호 PSET가 통신?타이밍 제어부(20)로부터 인가된다.

또한, 전압 비교부(252)는, 트랜지스터(302, 303)의 각 드레인측에, 부하 회로로서, 각 소스가 전원 Vdd에 접속됨과 함께 게이트끼리가 접속되어 커런트 미러 회로를 구성하는 PMOS형의 트랜지스터(308, 309)를 구비하고 있다. 트랜지스터(309)의 드레인은 자신의 게이트와 접속됨과 함께 트랜지스터(303)의 드레인과 접속되고, 또한 트랜지스터(308)의 드레인은 트랜지스터(302)의 드레인과 접속되어 있다.

또한, 전압 비교부(252)는, 트랜지스터(302, 303)의 각 소스측에, 트랜지스 터(302, 303)의 동작 전류를 규정하는 NMOS형의 트랜지스터(특히 부하 MOS 트랜지스터라고 함)(312)를 구비하고 있다. 부하 MOS 트랜지스터(312)의 드레인은, 트랜지스터(302, 303)의 각 소스에 공통 접속됨과 함께, 소스가 접지되고, 게이트-접지 사이에는 컨덴서(314)가 접속되고, 또한 그 게이트에는 동작 전류를 규정하기 위한 DC 게이트 전압 VG1이 통신?타이밍 제어부(20)로부터 공급된다. 부하 MOS 트랜지스터(312)는, 게이트에 DC 게이트 전압 VG1이 인가됨으로써 정전류원으로서 동작한다.

트랜지스터(302, 303, 308, 309, 312)에서, 전체적으로, 차동 앰프가 구성되도록 되어 있다.

또한, 전압 비교부(252)는, 차동 앰프의 출력단, 즉 트랜지스터(308)의 드레인측에, PMOS형의 트랜지스터(321)의 게이트가 접속되어 있다. 이 트랜지스터(321)는, 소스가 전원 Vdd에 접속되고, 드레인이 NMOS형의 트랜지스터(특히 부하 MOS 트랜지스터라고 함)(322)를 통하여 접지되어 있다. 이 부하 MOS 트랜지스터(322)는, 드레인이 트랜지스터(321)의 드레인에 접속됨과 함께, 소스가 접지되고, 게이트-접지 사이에는 컨덴서(324)가 접속되고, 또한 그 게이트에는 동작 전류를 규정하기 위한 DC 게이트 전압 VG2가 통신?타이밍 제어부(20)로부터 공급된다. 부하 MOS 트랜지스터(322)는, 게이트에 DC 게이트 전압 VG2가 인가됨으로써 정전류원으로서 동작한다.

또한, 전압 비교부(252)는, 트랜지스터(322)의 게이트와 드레인 사이에, 리세트 스위치용의 NMOS형의 트랜지스터(326)의 소스-드레인이 접속되어 있다. 트랜 지스터(326)의 게이트에는, 액티브 H의 리세트 신호 NSET가 통신?타이밍 제어부(20)로부터 인가된다.

트랜지스터(321, 322)의 드레인으로부터 도출되는 차동 앰프 출력은, 반전 출력형의 버퍼 앰프(330)를 통하여 비교기 출력 Vco로 되어, 차단의 카운터부(254)에 공급된다. 여기에, 버퍼 앰프(330)는, 전원 Vdd와 접지의 사이에 직렬로 접속되며, 게이트끼리 및 드레인끼리가 각각 공통으로 접속된 PMOS형의 트랜지스터(332p) 및 NMOS형의 트랜지스터(332n)로 이루어지는 전단의 CMOS 인버터(332)와, 마찬가지로 전원 Vdd와 접지 사이에 직렬로 접속되며, 게이트끼리 및 드레인끼리가 각각 공통으로 접속된 PMOS형의 트랜지스터(334p) 및 NMOS형의 트랜지스터(334n)로 이루어지는 후단의 CMOS 인버터(334)와, 일반적인 CMOS 구성의 인버터(336)를 구비하고 있다. 또한, 여기서 설명한 버퍼 앰프(330)의 구성은 일례에 지나지 않으며, 예를 들면, 전단의 CMOS 인버터(332)만으로 구성할 수도 있다.

<참조 신호 공급 IF부; 제1 실시예>

도 6～도 8은, 참조 신호 공급 IF부(28)의 제1 실시예를 도시하는 도면이다. 여기에서는 특히 단위 화소(3) 및 참조 신호 생성부(27)와 컬럼 AD 회로(25)의 전압 비교부(252) 사이의 신호의 전달(인터페이스) 방법에 주목하여 도시하고 있다.

여기서, 도 6은 제1 실시예에서 채용하는 인터페이스 방법의 기본 구성을 도시하고, 도 7은 그 전체 개요를 도시하고, 도 8은 비교예로서의, 종래의 인터페이스 방법의 기본 구성을 도시한다. 또한, 어느 것이나, 임의의 열 Ha의 2행분의 단위 화소(3Va, 3Vb)와, 2열분의 전압 비교부(252a, 252b)에 대해서는, 상술한 상세 한 회로 구성을 도시하고 있으며, 단위 화소(3)로서 도 2의 (B)에 도시하는 3TR 구성의 것을 사용하고 있다.

우선, 단위 화소(3Va, 3Vb)의 각 화소 신호가 Ha 열의 수직 신호선(19)에 전달되고, 이 화소 신호 Sa가 전압 비교부(252a)의 화소 신호 입력단(컨덴서(304)측의 게이트)에 입력된다. 또한, Hb 열의 수직 신호선(19)에 전달된 화소 신호 Sb가 전압 비교부(252b)의 화소 신호 입력단(컨덴서(304)측의 게이트)에 입력된다.

본 실시예의 참조 신호 공급 IF부(28)는, 도 6 및 도 7에 도시한 바와 같이, 참조 신호 생성부(27)로부터 출력된 참조 신호를 각 전압 비교부(252)에 공급하는 버퍼 회로(완충 증폭기)(280)를 참조 신호선(251) 상에 구비하고 있다.

특히, 본 실시예에서는, 참조 신호 공급 IF부(28)는, 복수의 버퍼 회로(280)를 구비함과 함께, 1개의 블록 BK 내에 속하는 복수의 전압 비교부(252)에 대하여 1개의 버퍼 회로(280)가 배치되도록 되어 있다. 전체 열의(복수의) 전압 비교부(252)를, 각각 복수(당연히 전체 열 수보다도 적음)의 전압 비교부(252)를 갖는 복수의 블록 BK_k(k는 임의의 정수)로 나누고, 각 블록에 대하여 1개의 버퍼 회로(280)를 설치한다고 하는 것이다.

도 6에 도시한 예에서는, 2개의 전압 비교부(252a, 252b)에 대하여 1개의 버퍼 회로(280_k)가 준비되어 있다. 버퍼 회로(280_1)로부터 출력된 참조 신호 RAMP_1은, 참조 신호 출력선(281_1)을 통하여, 전압 비교부(252a, 252b)의 각 참조 신호 입력단(컨덴서(305)측의 게이트)에 공통으로 전달되어, 전압 비교부(252a)에서는 참조 신호 Vref_a로서, 또한 전압 비교부(252b)에서는 참조 신호 Vref_b로서 입력된다. 또한, 각 참조 신호 출력선(281_k)은, 필요 개소까지의 배선에서 머물 수도 있지만 각 열에서 신호 지연량을 동일하게 하기 위해서, 도면에 점선으로 나타내는 바와 같이, 동일 길이로 하여도 된다.

또한, 도 6에서는 도시를 생략하고 있지만, 도 7에 전체 개요를 도시한 바와 같이, 다른 버퍼 회로(280_k)로부터 출력된 참조 신호 RAMP_k는, 참조 신호 출력선(281_k)을 통하여, 다른 복수 열의 전압 비교부(252)(본 예에서는 각각 a, b의 2열분)의 각 참조 신호 입력단(컨덴서(305)측의 게이트)에 공통으로 입력된다.

물론 이것은 일례이며, 참조 신호 공급 IF부(28)는, 전체 열의 전압 비교부(252)의 참조 신호 입력단을 복수 블록으로 분리하는 구성을 구비하고 있으면 되고, 적어도 2개의 버퍼 회로(280)를 구비함과 함께, 예를 들면 1개의 버퍼 회로(280)에 복수의 전압 비교부(252)가 접속되는 것이면 된다. 물론, 후술하는 제3 실시예와 같이, 열마다 버퍼 회로(280)를 구비함으로써, 각 열의 전압 비교부(252)에 대하여 1개의 버퍼 회로(280)를 할당하도록 하여도 된다. 한편, 1개의 버퍼 회로(280)만을 설치하고, 이 1개의 버퍼 회로(280)에 전체 열의 전압 비교부(252)가 접속되는 구성은, 사실상, 도 8에 도시하는 구성과 동일하게 되어, 전압 비교부(252)의 참조 신호 입력단을 복수 블록으로 분리하게 되지 않으므로, 본원 발명의 구성에는 포함하지 않는다.

버퍼 회로(280)는, 참조 신호 생성부(27)(더욱 상세하게는 DA 변환 회로(27a))의 출력 임피던스를 저출력 임피던스로 변환함과 함께 입출력을 분리하는 완충 증폭 회로의 기능을 구비하고 있다. 버퍼 회로(280)는, 전압 비교부(252)의 차동쌍을 구성하는 트랜지스터(302, 303)의 한쪽 입력부(트랜지스터(303)의 게이트)에 설치되는 결합 컨덴서(305)에 참조 신호를 공급한다. 또한, 버퍼 회로(280)의 상세에 대해서는 후술한다.

한편, 종래의 참조 신호 공급 IF부(28)는, 도 7에 도시한 바와 같이, 참조 신호 생성부(27)를 구성하는 DA 변환 회로(27a)로부터 출력되는 참조 신호 RAMP를 참조 신호선(251)으로 전압 비교부(252)까지 전달하게 되어 있다. 참조 신호선(251)에는, 전체 열의 전압 비교부(252)가 접속된다. 즉, 임의의 열의 전압 비교부(252)의 참조 신호 입력단은, 다른 전압 비교부(252)의 참조 신호 입력단과 공통으로, 참조 신호 RAMP가 공급되는 구성으로 되어 있는 것이다.

<종래 구성의 문제점의 상세>

도 9는, 종래의 참조 신호 공급 IF부(28)의 문제점을 상세하게 설명하는 도면이다. 도 1에 도시한 컬럼 처리부(26)(특히 컬럼 AD 회로(25))에서는, 2회에 미치는, 리세트 전위 및 신호 전위의 카운트 시간을 어떻게 짧게 할 것인지가 고속 촬상의 포인트로 된다.

여기서, 도 7에 도시한 종래의 참조 신호 공급 IF부(28)를 구비한 구성의 경우, 카운터 판독에 시간이 걸리게 된다. 이것은, 이하와 같은 이유에 의한다고 생각된다. 즉, 복수 있는 전압 비교부(252)를 구동하기 위한 각종 신호선이 공통 배선으로 되어 있어, 임의의 전압 비교부에서 발생한 잡음이 이들 공통 배선을 통하여 다른 전압 비교부에 전달되어, 그 다른 전압 비교부에서의 동작에 영향을 미치는 것이 생각된다.

예를 들면, 도 7에 도시한 구성으로부터 알 수 있는 바와 같이, 각 수직 열에 전압 비교부(252)가 존재하고, 각 전압 비교부(252)는 전원 전압(Vdd), 접지 전위(그라운드; Vss), 참조 신호 RAMP용의 참조 신호선(251), PSET 신호용의 리세트 제어선(331)(특히 PSET 제어선(331)이라고도 함) 및 NSET 신호용의 리세트 제어선(332)(특히 NSET 제어선(332)이라고도 함)이, 각각 공통 배선으로 되어 있다. 그 때문에, 임의의 열의 전압 비교부(252)에서 발생한 잡음이, 상기의 각 공통 배선을 통하여 다른 열의 전압 비교부(252)의 동작에 영향을 미치는 것이 생각된다.

특히, 처리 대상의 아날로그 신호나 참조 신호가 입력되는 각 입력단에는, 비교 처리에서의 동작점을 설정하는 스위치 수단으로서의 트랜지스터(306, 307)가 설치되어 있고, 이 스위치 수단이 공통의 리세트 신호에 의해 제어됨으로써, 리세트 신호 PSET를 통한 잡음 전파가 참조 신호 RAMP에 대한 전압 변동에 크게 영향을 미친다.

여기서, 리세트 신호 PSET를 통한 잡음에는, 리세트 신호 PSET를 인액티브(오프)로 했을 때에 발생하는, PSET용의 트랜지스터(307, 308)의 피드 스루나 차지 인젝션, 혹은 kTC 노이즈에 의해 결정되는 고정점 변동이 존재한다.

예를 들면, 도 7에는, 이상 동작 시에서의 리세트 신호 PSET의 오프 직후의 참조 신호 RAMP와 차동 입력 게이트의 전위를 도시하고 있다. 도 7에 도시한 바와 같이, PSET 제어선(331)을 통한 잡음에 의해, 참조 신호 RAMP의 전위가 Vref가 아니라, 시간 방향으로 잡음 성분 ΔVref(t)를 갖고, Vref +ΔVref(t)로 된다.

여기서, 리세트 신호 PSET는 장소 의존성이나 스위치의 성능에 의해 지연을 가지므로, 각 수직 열의 PSET용의 트랜지스터(306, 307)가 오프로 되는 시간이 서로 다르다. 그 때문에, 전압 비교부(252a)의 리세트 신호 PSET의 오프에서 발생한 잡음 성분 ΔVref(t)가, 참조 신호선(251)을 경유하여, 아직 리세트 신호 PSET가 오프되지 않은 전압 비교부(252b)의 참조 신호 입력단(트랜지스터(303)의 게이트)에 도달하여, 이 트랜지스터(303)의 리세트 전위 Vref_b를 변화시키게 될 가능성이 있다.

이 현상은, 도 9에 도시한 바와 같이, 리세트 시의 열마다의 차동 입력 게이트단 전위 변동 ΔVref라고 하는 형태로 나타나게 되며, 전체 열의 이 변동의 영향이 AD 변환 처리에 악영향을 끼치지 않도록 하기 위해서는, 1회째의 판독 시간을 길게 해야만 한다.

즉, 도 3을 이용한 1회째(화소 신호에서의 리세트 성분)의 판독 동작의 설명에서는, 리세트 성분 ΔV의 변동은 일반적으로 작고, 또한 리세트 레벨 Vrst는 대략 전체 화소 공통이므로, 임의의 수직 신호선(19)의 화소 신호 전압 Vx에서의 리세트 성분 ΔV의 출력값은 대략 기지인 것으로 하여, 1회째의 리세트 성분 ΔV의 판독 시에는, RAMP 전압을 조정함으로써, 다운 카운트 기간(t10～t14; 비교 기간)을 짧게 하는 것이 가능한 것으로 설명하였다.

그러나, 참조 신호 RAMP에 전위 변동(잡음 성분 ΔVref)이 존재하면, 어느 열의 전압 비교부(252)에서도 비교 처리를 완료할 수 있을 만큼의 충분한 여유를 가질 필요가 생겨, 그만큼, 1회째의 비교 처리 시간이 걸리게 된다.

예를 들면, 도 9에 도시한 바와 같이, 화소 신호에서의 리세트 레벨의 변동 이 ΔV(Vrst_a>Vrst_b)로서, 열 Ha에서는 참조 신호 Vref_a에서 리세트 레벨 Vrst_a의 비교점 COMP_a까지 도달해 있어도, 열 Hb에서는 참조 신호 Vref_b에서 리세트 레벨 Vrst_b의 비교점 COMP_b까지 도달할 수 없으며, 이것을 피하기 위해서는, 비교점 COMP_b까지 도달하도록, 비교 처리 시간을 연장해야 한다. 예를 들면, 7 비트분의 카운트 기간(128 클럭)에서는 1회째의 AD 변환 처리를 완료시킬 할 수 없으며, 또한, 예를 들면 1 비트분의 추가가 필요하게 되어, 1회째의 판독 처리 시간이 길게 걸리게 된다.

이와 같이, 참조 신호 생성부(27)와 전압 비교부(252)를 직접 참조 신호선(251)에서 인터페이스하는 종래의 참조 신호 공급 IF부(28)에서는, 특히 1회째의 카운터값의 판독에 시간이 걸리게 되지만, 그 원인은, 상기 설명으로부터 명백해지는 바와 같이, 참조 신호 생성부(27)에서 생성된 참조 신호 RAMP를, 단일의 참조 신호선(251)을 통하여 모든 수직 열의 전압 비교부(252)의 참조 신호 입력단까지 공급하고 있는 것이 애초의 요인이라고 생각하여도 된다.

따라서, 이 문제를 해소하기 위해서는, 일례로서, 임의의 열의 수직 열의 전압 비교부(252)의 참조 신호 입력단을 다른 열의 전압 비교부(252)의 참조 신호 입력단과 분리하는 구성(이하 참조 신호 입력단 분리 구조라고도 함)을 채용하는 방법이 유효하다고 생각된다. 이렇게 함으로써, 가령, 임의의 수직 열의 전압 비교부(252)의 참조 신호 입력단에 잡음 성분 ΔVref가 발생해도, 분리된 쪽의 전압 비교부(252)의 참조 신호 입력단에는, 그 잡음 성분 ΔVref가 전달되지 않는다. 이하, 이러한 참조 신호 입력단 분리 구조를 갖는 참조 신호 공급 IF부(28)에 대하여 상세하게 설명한다.

<버퍼 회로; 제1 실시예>

도 10은, 버퍼 회로(280)의 상세 구성예의 제1 실시예를, 전압 비교부(252)의 상세 구성예와 함께 도시한 도면이다. 또한, 도 11은, 비교예로서의 종래의 참조 신호 공급 IF부(28)를 전압 비교부(252)의 상세 구성예와 함께 도시한 도면이다.

버퍼 회로(280)는, 소스 팔로워 회로 구성으로 되어 있다. 구체적으로는, 버퍼 회로(280)는, 드레인이 전원 Vdd에 접속됨과 함께 참조 신호선(251)을 통하여 공급되는 참조 신호 RAMP를 게이트에 받는 NMOS형의 트랜지스터(앰프 트랜지스터라고 함)(282)와, 이 앰프 트랜지스터(282)의 소스와 접지 사이에 배치되며, 앰프 트랜지스터(282)에 동작 전류를 공급하는 NMOS형의 트랜지스터(부하 MOS 트랜지스터라고 함)(284)를 구비하고 있다.

앰프 트랜지스터(282)의 소스는, 전압 비교부(252)의 차동쌍을 구성하는 한쪽의 트랜지스터(303)의 게이트에 설치되는 결합 컨덴서(313)의 입력측에 접속된다. 부하 MOS 트랜지스터(284)의 게이트에는 동작 전류를 규정하는 DC 게이트 전압 VGL이 통신?타이밍 제어부(20)로부터 바이어스 제어선(288)을 통하여 공급된다.

이렇게, 버퍼 회로(280)를 이용하여 참조 신호 입력단을 복수 블록으로 분리하는 참조 신호 입력단 분리 구조를 채용하면, 참조 신호선(251)과 각 블록의 참조 신호 출력선(281)이 버퍼 회로(280)에 의해 분리되어, 참조 신호 출력선(281)에 생 길 수 있는 버퍼 회로(280)의 출력 전위의 변동은 입력 전위(즉 참조 신호선(251))에 거의 영향을 미치지 않으므로, 임의의 블록에 속하는 전압 비교부(252)의 참조 신호 입력단에 잡음 성분 ΔVref가 발생해도, 분리된 쪽의 블록에 속하는 전압 비교부(252)의 참조 신호 입력단에는, 그 잡음 성분 ΔVref가 전달되지 않는다.

이에 의해, 도 6에 점선과 그 점선의 화살표부에 ×표로 나타낸 바와 같이, 종래의 참조 신호 공급 IF부(28)에서 문제로 되어 왔던, PSET 오프 시의 임의의 열의 전압 비교부(252)의 잡음이 참조 신호선(251)을 통하여 다른 블록 내의 전압 비교부(252)에서의 1회째(본 예에서는 리세트 전위의 AD 변환용)의 비교 처리에서의 비교점(특히 리세트점이라고도 함)을 변동시키게 될 가능성을 적게 할 수 있다. 이 리세트점의 변동을 억제하는 것은, 화소 신호에서의 리세트 전위를 카운트하는 시간, 즉 리세트 전위의 AD 변환 처리 시간을 짧게 하는 것에 기여하여, 고속 촬상이 가능하게 되는 것이다.

여기서 「가능성을 적게 할 수 있다」라고 하는 것은, 도 6에 실선으로 나타낸 바와 같이, 동일 블록 내에서는, 참조 신호 출력선(281)을 통하여, PSET 오프 시의 임의의 열의 전압 비교부(252)의 잡음이 다른 열의 전압 비교부(252)의 비교점을 변동시키게 되는 것은 피할 수 없기 때문이다. 이 점에서는, 블록 내의 전압 비교부(252)의 수, 즉 1개의 버퍼 회로(280)가 담당하는 전압 비교부(252)의 수를 적게 하면 할수록 이 문제가 경감되게 되며, 후술하는 참조 신호 공급 IF부(28)의 제2 실시예에서는, 이 점에 주목하고 있다.

또한, 버퍼 회로(280)를 구성하는 트랜지스터(282, 284)는, 전압 비교 부(252)의 차동 입력단의 리니어리티를 보증하기 위해서, 화소부(10)에서의 화소 신호 생성부(5)의 출력단의 구성, 구체적으로는, 증폭용 트랜지스터(42) 및 부하 MOS 트랜지스터(242)로 이루어지는 화소 신호 생성부(5)측의 소스 팔로워 회로와, 앰프 트랜지스터(282) 및 부하 MOS 트랜지스터(284)로 이루어지는 전압 비교부(252)측의 소스 팔로워 회로의 구성을 동일하게 하는 것이나, 거의 동일한 트랜지스터 특성을 갖는 것으로 하는 것이 바람직하다. 이 점에서는, 전압 비교부(252)를 포함하는 컬럼 처리부(26) 및 참조 신호 공급 IF부(28)를 화소부(10)와 동일 칩 상에 집적하면 알맞다.

구체적으로는, 앰프 트랜지스터(282) 및 부하 MOS 트랜지스터(284)의 산화막 두께 및 임계값 전압이, 증폭용 트랜지스터(42) 및 부하 MOS 트랜지스터(242)의 것과 동일한 것에 의해, 동일한 트랜지스터 특성으로 되는 것을 들 수 있다. 또한, 사이즈에 관해서는, 앰프 트랜지스터(282)는 화소 신호 생성부(5)에서 사용하고 있는 소스 팔로워 회로의 증폭용 트랜지스터(42)와 동등하고, 부하 MOS 트랜지스터(284)는 마찬가지로 부하 MOS 트랜지스터(242)와 동등한 크기인 것이 바람직하다. 이것은, 전압 비교부(252)의 양 입력 게이트의 리니어리티를 동일하게 하는 데에 있어서 효과적이기 때문인 것에 의한다.

또한, 버퍼 회로(280)를 이루는 소스 팔로워 회로를 구성하는 트랜지스터의 사이즈는, 엄밀하게 화소 신호 생성부(5)의 트랜지스터의 사이즈와 동일하게 할 필요는 없으며, 대응하는 각 트랜지스터의 게이트 폭/게이트 길이비(소위 사이즈비)가 동등하게 되도록 함으로써, 사실상, 동일한 트랜지스터 특성이라고 할 수 있는 것이면 된다. 단, CMOS 이미지 센서에서 복수의 임계값 전압을 갖는 트랜지스터를 사용하는 경우에는, 상기의 각 대응하는 트랜지스터는 임계값이 동일하게 되는 조합으로 이용하는 것이 바람직하다.

또한, 참조 신호 생성부(27)에서 생성된 참조 신호 RAMP가, 소스 팔로워 구성의 버퍼 회로(280)를 정확하게 통과하는 것을 목적으로, 소스 팔로워 구성의 버퍼 회로(280)의 주파수 대역이 전압 비교부(252)의 주파수 대역과 동등하거나 혹은 보다 넓은 쪽이 바람직하다.

<버퍼 회로; 제2 실시예>

도 12 및 도 13은, 버퍼 회로(280)의 상세 구성예의 제2 실시예를 전압 비교부(252)의 상세 구성예와 함께 도시한 도면이다. 이 제2 실시예의 버퍼 회로(280)는, 단위 화소(3)로서 도 2의 (A)에 도시하는 4TR 구성의 것을 사용한 경우에의 대처 구성이다.

제1 실시예에서도 설명했지만, 버퍼 회로(280)를 이루는 소스 팔로워는, 전압 비교부(252)의 차동 입력단의 리니어리티를 보증하기 위해서, 화소부(10)측의 소스 팔로워 회로와 동일한 구성으로 하는 것이나, 트랜지스터의 사이즈를 동일하게 하는 것이 바람직하다.

단위 화소(3)가 도 2의 (A)에 도시하는 4TR 구성의 경우에, 이에 대처하기 위해서는, 도 12에 도시한 바와 같이, 앰프 트랜지스터(282)의 소스와 부하 MOS 트랜지스터(284)의 드레인 사이에, 수직 선택용 트랜지스터(40)와 동일한 사이즈로 동일 특성의 NMOS형의 트랜지스터(286)를 추가하면 된다. 이 트랜지스터(286)는, 드레인을 앰프 트랜지스터(282)의 소스에, 소스를 부하 MOS 트랜지스터(284)의 드레인에, 게이트를 전원 Vdd에 접속한다.

또한, 화소 신호 생성부(5)에서, 수직 선택용 트랜지스터(40)의 드레인이 전원 Vdd에, 소스가 증폭용 트랜지스터(42)의 드레인에 각각 접속되고, 수직 선택 게이트 SELV가 수직 선택선(52)에 접속되는 것인 경우에는, 소스 팔로워 구성을 동일하게 하기 위해서, 도 13에 도시한 바와 같이, 앰프 트랜지스터(282)의 드레인과 전원 Vdd 사이에, 수직 선택용 트랜지스터(40)와 동일한 사이즈로 동일 특성의 NMOS형의 트랜지스터(286)를 추가하면 된다. 이 트랜지스터(286)는, 드레인을 전원 Vdd에, 소스를 앰프 트랜지스터(282)의 드레인에, 게이트를 전원 Vdd에 접속한다.

<참조 신호 공급 IF부; 제2 실시예>

도 14 및 도 15는, 참조 신호 공급 IF부(28)의 제2 실시예를 도시하는 도면이다. 여기서는 특히 단위 화소(3) 및 참조 신호 생성부(27)와 컬럼 AD 회로(25)의 전압 비교부(252) 사이의 신호의 전달(인터페이스) 방법에 주목하여 도시하고 있다. 여기서, 도 14는 제2 실시예에서 채용하는 인터페이스 방법의 기본 구성을 도시하고, 도 15는 그 전체 개요를 도시하고 있다.

제1 실시예의 참조 신호 공급 IF부(28)에서는, 전압 비교부(252)의 참조 신호 입력단을 분리하는 참조 신호 입력단 분리 구조를 채용할 때에, 1개의 버퍼 회로(280)를 포함하여 구성되는 1개의 블록 내에 복수의 전압 비교부(252)를 구비하는, 즉 1개의 버퍼 회로(280)가 담당하는 전압 비교부(252)의 수를 복수로 하였다. 이에 대하여, 이 제2 실시예에서는, 1개의 버퍼 회로(280)가 1개의 전압 비교부(252)를 담당하는, 즉, 수직 열마다 버퍼 회로(280)와 전압 비교부(252)를 1개씩 구비함으로써, 1개의 비교부에 대하여 1개의 신호 경로로 참조 신호를 전달하는 완전한 개별 대응을 채용하는 점에 특징을 갖고 있다.

예를 들면, 버퍼 회로(280_1)로부터 출력된 참조 신호 RAMP_1은, 참조 신호 출력선(281_1)을 통하여, 전압 비교부(252a)의 참조 신호 입력단(컨덴서(305)측의 게이트)에 전달되며, 전압 비교부(252a)에서는 참조 신호 Vref_a로서 입력된다. 마찬가지로, 버퍼 회로(280_2)로부터 출력된 참조 신호 RAMP_2는, 참조 신호 출력선(281_2)을 통하여, 전압 비교부(252b)의 참조 신호 입력단(컨덴서(305)측의 게이트)에 전달되며, 전압 비교부(252b)에서는 참조 신호 Vref_b로서 입력된다. 또한, 각 참조 신호 출력선(281_k)은, 필요 개소까지의 배선에서 머물 수도 있지만, 각 열에서 신호 지연량을 동일하게 하기 위해서, 도면에 점선으로 나타낸 바와 같이, 동일 길이로 하여도 된다.

또한, 도 14에서는 도시를 생략하고 있지만, 도 15에 전체 개요를 도시한 바와 같이, 다른 버퍼 회로(280_k)로부터 출력된 참조 신호 RAMP_k는, 참조 신호 출력선(281_k)을 통하여, 다른 단일 열의 전압 비교부(252)의 참조 신호 입력단(컨덴서(305)측의 게이트)에 입력된다.

이와 같이, 수직 열마다 버퍼 회로(280)와 전압 비교부(252)를 1개씩 설치한 참조 신호 입력단 분리 구조를 채용하면, 버퍼 회로(280)의 수가 제1 실시예보다도 대폭 증가하게 되지만, 참조 신호선(251)과 각 블록의 참조 신호 출력선(281)이 버 퍼 회로(280)에 의해 완전히(즉 모든 수직 열이) 분리되게 된다.

이에 의해, 도 14에 점선과 그 점선의 화살표부에 ×표로 나타낸 바와 같이, 임의의 블록에 속하는(본 예에서는 임의의 1 열 그 자체임) 전압 비교부(252)의 참조 신호 입력단에 잡음 성분 ΔVref가 발생해도, 분리된 쪽의 블록에 속하는(본 예에서는 그 밖의 모든 열임) 전압 비교부(252)의 참조 신호 입력단에는, 그 잡음 성분 ΔVref가 전달되지 않는다. 이에 의해, 종래의 참조 신호 공급 IF부(28)에서 문제로 되어 왔던, PSET 오프 시의 임의의 열의 전압 비교부(252)의 잡음이 참조 신호선(251)을 통하여 다른 열의 전압 비교부(252)에서의 리세트점을 변동시키게 되는 것을 거의 완전히 억제할 수 있어, 화소 신호에서의 리세트 전위를 카운트하는 시간을 짧게 하는 것을, 제1 실시예보다도 확실하게 실현할 수 있게 되는 것이다.

또한, 회로 규모의 측면에서는, 제2 실시예쪽이 버퍼 회로(280)의 수가 많아 회로 규모가 대폭 증가하므로, 리세트점 변동 억제 성능이 떨어지게는 되지만, 회로 규모의 측면에서는, 1개의 버퍼 회로(280)가 담당하는 전압 비교부(252)의 수가 많을수록 바람직한 것으로 된다. 따라서, 1개의 버퍼 회로(280)가 담당하는 전압 비교부(252)의 수에 관해서는, 회로 규모와 다른 열에서의 리세트점 변동 억제 성능의 측면의 쌍방을 감안하여, 결정하는 것이 바람직하다.

이상, 본 발명을 실시예를 이용하여 설명했지만, 본 발명의 기술적 범위는 상기 실시예에 기재된 범위에는 한정되지 않는다. 발명의 요지를 일탈하지 않는 범위에서 상기 실시예에 다양한 변경 또는 개량을 가할 수 있고, 그러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함된다.

또한, 상기 실시예는, 클레임(청구항)에 관계되는 발명을 한정하는 것이 아니며, 또한 실시예 중에서 설명되어 있는 특징의 조합의 모두가 발명의 해결 수단에 필수적이라고는 할 수 없다. 전술한 실시예에는 다양한 단계의 발명이 포함되어 있어, 개시되는 복수의 구성 요건에서의 적절한 조합에 의해 다양한 발명을 추출할 수 있다. 실시예에 설명되는 전체 구성 요건으로부터 몇 가지의 구성 요건이 삭제되어도, 효과가 얻어지는 한에 있어서, 이 몇 가지의 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.

예를 들면, 상기 실시예에서는, 전압 비교부(252)의 참조 신호 입력단을 분리하는 참조 신호 입력단 분리 구조를 채용할 때에, 버퍼 회로(280)를 이용하여 참조 신호선(251)과 참조 신호 입력단과 접속되는 참조 신호 출력선(281)을 분리하도록 하였지만, 각 수직 열의 전압 비교부(252)의 참조 신호 입력단을 복수 블록으로 분리할 수 있으면 되고, 그 한에 있어서, 다양한 변형 구성을 채용할 수 있다.

예를 들면, 도 16에 도시하는 변형 실시예 1과 같이, 버퍼 회로(280)를 다단 접속 구성으로 함으로써 참조 신호선을 트리 구조로 하여 분배할 수도 있다. 이러한 트리 구조를 채용하면, 전압 비교부(252)에 가까운 하단측에서는 가능한 한 인접한 전압 비교부(252)를 담당하도록 하여 전압 비교부(252)의 출력측의 참조 신호 출력선(281)의 주회를 필요 개소까지의 배선에서 머물게 함으로써 짧게 하면서, 참조 신호 생성부(27)에 가까운 상단측에서는, 각 열에서 신호 지연량을 동일하게 하기 위하여 동일 길이로 하는 것이 바람직하다.

상술한 제1 및 제2 실시예와 같이 각 버퍼 회로(280)를 1단에서 병렬 배치하면, 신호 지연량을 동일하게 하기 위한 동일 길이 배선이 모든 버퍼 회로(280)에 대하여 필요하게 되는 것에 대하여, 변형 실시예 1에서는, 버퍼 회로(280)의 사용 수가 증가하지만, 신호 지연량을 동일하게 하기 위한 동일 길이 배선은 참조 신호 생성부(27)측의 상단측의 버퍼 회로(280)에 대해서만의 대처이면 되어, 전체적인 참조 신호용 배선의 주회가 용이해진다.

즉, 도 16의 (B)에 전체 개요를 도시하고 있지만, 디바이스 내에서 참조 신호를 균등하게 분배할 때에 도 16과 같은 트리 구조의 레이아웃을 채용하는 경우, 회로 전체로서의 신호 지연 오차(일반적으로 스큐라고 함)는, 가장 배선 길이가 길어지지 않을 수 없는 초단의 스큐에 의해 제약되게 되지만, 여기에서의 스큐를 최소화하는 데에서는, 참조 신호 출력선(281)을 동일 길이로 하는 것이 바람직하다.

또한 예를 들면, 도 17에 도시한 변형 실시예 2와 같이, 참조 신호 생성부(27) 자체를, 복수 블록으로 분리하는 구성을 채용하는 것이 생각된다. 이 경우, 참조 신호 생성부(27) 그 자체를 복수 준비하게 되고, 참조 신호 공급 IF부(28)로서는, 각 참조 신호 생성부(27)의 출력을 그대로 전달하는 방법을 채용하게 된다.

또한 이 변형 실시예 2의 경우에도, 회로 규모의 측면에서는, 도 17의 (A)에 도시한 바와 같이, 1개의 참조 신호 생성부(27)가 1개의 전압 비교부(252)를 담당하는 구성을 채용하면, 참조 신호 생성부(27)의 수가 많고 회로 규모가 대폭 증가하므로, 리세트점 변동 억제 성능이 뒤떨어지게는 되지만, 회로 규모의 측면에서 는, 도 17의 (B)에 도시한 바와 같이, 1개의 참조 신호 생성부(27)가 담당하는 전압 비교부(252)의 수가 많을수록 바람직하게 된다. 따라서, 1개의 참조 신호 생성부(27)가 담당하는 전압 비교부(252)의 수에 관해서는, 회로 규모와 다른 열에서의 리세트점 변동 억제 성능의 측면의 쌍방을 감안하여 결정하는 것이 바람직하다.

참조 신호 공급 IF부(28)를 복수 설치할지, 버퍼 회로(280)를 복수 설치할지의 비교에서는, 참조 신호 생성부(27)의 구성쪽이 훨씬 회로 규모가 커서, 상술한 제1 혹은 제2 실시예의 참조 신호 공급 IF부(28)의 구성 쪽이 바람직하게 된다.

또한, 상기 실시예에서는, 참조 신호선(251)에 발생하는 노이즈의 발생 요인으로서, 전압 비교부(252)의 참조 신호 입력단에 설치되는 PSET용의 트랜지스터(306, 307)에 의한 리세트 신호 PSET를 통한 잡음 전파를 특히 문제로 하고 있었지만, 상기 실시예의 구조는, 이러한 잡음에 한하지 않고, 예를 들면 부유 용량을 통한 인터럽트 노이즈 등 참조 신호선(251)에 발생하는 모든 종류의 노이즈(잡음)에 대하여 효과를 발휘하는 것이다.

또한, 상기 실시예에서는, 광이나 방사선 등의 외부로부터 입력되는 전자파에 대하여 감응성을 갖는 CMOS형의 고체 촬상 장치에 대하여 예시했지만, 물리량의 변화를 검지하는 모든 것에, 상기 실시예에서 설명한 구조를 적용할 수 있으며, 광 등에 한하지 않고, 예를 들면, 지문에 관한 정보를 압력에 기초하는 전기적 특성의 변화나 광학적 특성의 변화에 기초하여 지문의 상을 검지하는 지문 인증 장치(일본 특개 2002-7984나 일본 특개 2001-125734 등을 참조) 등, 그 밖의 물리적인 변화를 검지하는 구조에서, 아날로그 신호를 디지털 신호로 변환할 때의 참조 신호선 상의 노이즈 대책으로서, 상기 실시예를 마찬가지로 적용할 수 있다.

본 발명에 따르면, 참조 신호를 복수의 비교부에 공급할 때에, 각각 서로 다른 신호 배선을 통하여 공급하도록 했다. 이에 의해, 비교부의 참조 신호의 입력단을 복수 블록으로 분리하는 구조를 채용할 수 있어, 임의의 블록에 속하는 비교부의 참조 신호 입력단에 잡음 성분이 발생해도, 분리된 쪽의 블록에 속하는 비교부의 참조 신호 입력단에는, 그 잡음 성분이 전달되지 않도록 할 수 있다. 이에 의해, 임의의 전압 비교부에서 발생한 잡음이 다른 전압 비교부에서의 처리에 악영향을 미치지 않도록 할 수 있다.

Claims

아날로그 신호를 디지털 신호로 변환하기 위한 참조 신호를 생성하는 참조 신호 생성부와, 상기 아날로그 신호와 상기 참조 신호 생성부에 의해 생성된 참조 신호를 비교하는 비교부와, 이 비교부에서의 비교 처리와 병행하여, 소정의 카운트 클럭으로 카운트 처리를 행하고, 상기 비교부에서의 비교 처리가 완료된 시점의 카운트값을 유지하는 카운터부를 구비한 AD 변환 장치로서,

상기 참조 신호 생성부에서 생성된 참조 신호를, 각각 서로 다른 신호 배선을 통하여 복수의 상기 비교부에 공급하는 참조 신호 공급 인터페이스부

를 구비한 것을 특징으로 하는 AD 변환 장치.
제1항에 있어서,

상기 참조 신호 공급 인터페이스부는, 상기 참조 신호 생성부에서 생성된 참조 신호를 수취하여, 상기 신호 배선을 통하여 상기 비교부에 공급하는 완충 증폭기를 복수 갖고 있는 것을 특징으로 하는 AD 변환 장치.
제2항에 있어서,

상기 참조 신호 공급 인터페이스부는, 복수의 상기 비교부에 대하여 1개의 상기 완충 증폭기를 갖고 있는 것을 특징으로 하는 AD 변환 장치.
제2항에 있어서,

상기 참조 신호 공급 인터페이스부는, 상기 완충 증폭기를, 상기 복수의 비교부의 각각에 1개씩 갖고 있는 것을 특징으로 하는 AD 변환 장치.
제2항에 있어서,

상기 완충 증폭기의 주파수 대역은, 상기 비교부의 주파수 대역과 동등 혹은 보다 넓은 것을 특징으로 하는 AD 변환 장치.
제1항에 있어서,

상기 복수의 비교부의 상기 참조 신호가 입력되는 각 입력단에는, 비교 처리에서의 동작점을 설정하는 스위치 수단이 설치되어 있는 것을 특징으로 하는 AD 변환 장치.
입사된 전자파에 대응하는 전하를 생성하는 전하 생성부 및 상기 전하 생성부에 의해 생성된 전하에 따른 아날로그의 단위 신호를 생성하는 단위 신호 생성부를 단위 구성 요소 내에 포함하는 유효 영역을 구비하고, 또한 상기 단위 신호를 디지털 데이터로 변환하는 기능 요소로서, 상기 단위 신호를 디지털 데이터로 변환하기 위한 참조 신호를 생성하는 참조 신호 생성부와, 상기 단위 신호와 상기 참조 신호 생성부에 의해 생성된 참조 신호를 비교하는 비교부와, 이 비교부에서의 비교 처리와 병행하여, 소정의 카운트 클럭으로 카운트 처리를 행하고, 상기 비교부에서 의 비교 처리가 완료된 시점의 카운트값을 유지하는 카운터부를 구비한, 물리량 분포 검지를 위한 반도체 장치로서,

상기 참조 신호 생성부에서 생성된 참조 신호를, 각각 서로 다른 신호 배선을 통하여 복수의 상기 비교부에 공급하는 참조 신호 공급 인터페이스부

를 구비한 것을 특징으로 하는 반도체 장치.
제7항에 있어서,

상기 참조 신호 공급 인터페이스부는, 상기 참조 신호 생성부에서 생성된 참조 신호를 수취하여, 상기 신호 배선을 통하여 상기 비교부에 공급하는 완충 증폭기를 복수 갖고 있는 것을 특징으로 하는 반도체 장치.
제8항에 있어서,

상기 완충 증폭기는, 상기 단위 신호 생성부의 출력단의 회로 구성과 동일한 회로 구성인 것을 특징으로 하는 반도체 장치.
제8항에 있어서,

상기 완충 증폭기는, 트랜지스터로 구성된 소스 팔로워 회로를 갖는 것을 특징으로 하는 반도체 장치.
제10항에 있어서,

상기 소스 팔로워 회로를 구성하는 트랜지스터는, 상기 단위 신호 생성부의 출력단의 소스 팔로워 회로를 구성하는 트랜지스터와 특성이 동일한 것을 특징으로 하는 반도체 장치.
제10항에 있어서,

상기 소스 팔로워 회로를 구성하는 트랜지스터는, 상기 단위 신호 생성부의 출력단의 소스 팔로워 회로를 구성하는 트랜지스터와, 산화막 두께 및 임계값 전압이 동일한 것을 특징으로 하는 반도체 장치.
제10항에 있어서,

상기 소스 팔로워 회로를 구성하는 트랜지스터는, 상기 단위 신호 생성부의 출력단의 소스 팔로워 회로를 구성하는 트랜지스터와, 사이즈비가 동일한 것을 특징으로 하는 반도체 장치.
제7항에 있어서,

상기 단위 구성 요소가 행렬 형상으로 배열되어 상기 유효 영역이 형성되어 있고,

상기 복수의 비교부가, 열 병렬로 배열되어 있고,

상기 복수의 비교부의 상기 참조 신호가 입력되는 각 입력단에는, 비교 처리에서의 동작점을 설정하는 스위치 수단이 설치되어 있고,

각각의 상기 스위치 수단이 공통의 제어 신호로 제어되는 것을 특징으로 하는 반도체 장치.
촬상 영역과,

참조 신호를 생성하는 참조 신호 생성부와,

상기 참조 신호 생성부에 의해 생성된 참조 신호와 상기 촬상 영역으로부터 보내어져 온 신호를 비교하는 비교부와,

상기 비교부에서의 비교 처리와 병행하여, 소정의 카운트 클럭으로 카운트 처리를 행하고, 상기 비교부에서의 비교 처리가 완료된 시점의 카운트값을 유지하는 카운터부와,

상기 참조 신호 생성부에서 생성된 참조 신호를, 서로 다른 신호 배선을 통하여 복수의 상기 비교부에 공급하는 참조 신호 공급 인터페이스부

를 구비한 CMOS 이미지 센서.
CMOS 이미지 센서와,

상기 CMOS 이미지 센서로부터의 출력 신호에 대하여 신호 처리를 행하는 신호 처리부를 갖고,

상기 CMOS 이미지 센서는, 참조 신호를 생성하는 참조 신호 생성부와, 상기 참조 신호 생성부에 의해 생성된 참조 신호와 상기 촬상 영역으로부터 보내어져 온 신호를 비교하는 비교부와, 상기 비교부에서의 비교 처리와 병행하여 소정의 카운 트 클럭으로 카운트 처리를 행하고, 상기 비교부에서의 비교 처리가 완료된 시점의 카운트값을 유지하는 카운터부와, 상기 참조 신호 생성부에서 생성된 참조 신호를 서로 다른 신호 배선을 통하여 복수의 상기 비교부에 공급하는 참조 신호 공급 인터페이스부를 구비하는 촬상 장치.