JP2013093837A - 固体撮像装置及び撮像システム - Google Patents
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Abstract
【課題】カウント値の伝搬遅延が異なることに起因する列毎の固定のノイズ成分を低減することができる固体撮像装置を提供することを課題とする。
【解決手段】行列状に配列され、光電変換により信号を生成する複数の画素と、行列状に配列された複数の画素の各列に設けられ、複数の画素の信号を列毎に読み出す複数の読み出し回路と、複数の読み出し回路から出力される信号と時間的にレベルが変化する参照信号とを比較する複数の比較部と、参照信号のレベルが変化を開始してからの時間をカウントするカウンタと、カウンタのカウント値をバッファリングする第1のバッファ(9n)と、カウンタのカウント値をバッファリングする第2のバッファ(9s)と、複数の比較部に接続され、複数の読み出し回路から出力される信号と参照信号との大小関係が逆転したときのカウンタのカウント値を記憶する複数の記憶手段(6)とを有する。
【選択図】図2
【解決手段】行列状に配列され、光電変換により信号を生成する複数の画素と、行列状に配列された複数の画素の各列に設けられ、複数の画素の信号を列毎に読み出す複数の読み出し回路と、複数の読み出し回路から出力される信号と時間的にレベルが変化する参照信号とを比較する複数の比較部と、参照信号のレベルが変化を開始してからの時間をカウントするカウンタと、カウンタのカウント値をバッファリングする第1のバッファ(9n)と、カウンタのカウント値をバッファリングする第2のバッファ(9s)と、複数の比較部に接続され、複数の読み出し回路から出力される信号と参照信号との大小関係が逆転したときのカウンタのカウント値を記憶する複数の記憶手段(6)とを有する。
【選択図】図2
Description
本発明は、スキャナ、ビデオカメラ又はデジタルスチルカメラ等に用いられる固体撮像装置及び撮像システムに関する。
近年、CMOSイメージセンサは、デジタルカメラやデジタルカムコーダ、携帯電話用カメラユニットなどに広く使われるようになってきている。部品数の削減や消費電力の低減などの要求から、CMOSイメージセンサにアナログデジタル(AD)変換回路を内蔵したものが研究されている。その一形態として、画素配列の列(カラム)毎にAD変換回路(ADC)を設けた、カラムADCと呼ばれる形式がある。カラムADCに用いられるAD変換形式としてランプ型カラムADCという方式がよく知られている。ランプ型カラムADCは、列毎に設けられた比較器とランプ信号源とを有する。その比較器は参照信号となるランプ信号と画素信号とを比較し、画素信号の電位とランプ信号の電位の大小関係が逆転するまでの時間を計測し、その時間をデジタルデータとして列毎に設けられた列メモリに記憶する例が多い。例えば、特許文献1には、参照信号(スロープ信号)と、参照信号の電圧が初期電圧からの変化を開始してからの時間をカウントする、いわゆる共通カウンタと呼ばれる1個のカウンタを用いる方法が開示されている。
特許文献1は、ランプ型カラムADCを用いた固体撮像装置を開示している。固体撮像装置は、画素のリセット時の電圧に対して、参照信号が変化を開始した時刻からカウンタがカウントを開始し、比較結果信号が反転する時刻までの間にカウンタがカウントしたカウント値を記憶手段(Nメモリ)に記憶する。その後、画素の非リセット時の信号読み出し電圧に対して、参照信号が変化を開始した時刻からカウンタがカウントを開始し、比較結果信号が反転する時刻までの間にカウンタがカウントしたカウント値を記憶手段(Sメモリ)に記憶する。そして、後段の回路において、Nメモリのカウント値とSメモリのカウント値の差を求めるデジタルCDS(Correlated Double Sampling)処理が行われ、画素の信号成分が抽出される。カウンタから供給されるカウントパルス(カウント値)は記憶手段に対して、カウンタに近い側から順次伝搬していく。この方式では、カウンタからある列のNメモリに供給されるカウントパルスの伝搬遅延と同じ列のSメモリに供給されるカウントパルスの伝搬遅延が異なる場合、以下のような問題が生じ得る。
例えば、暗時の撮影においては、画素のリセット時の電圧と画素の非リセット時の信号読み出し電圧は等しく、Nメモリに記憶されるカウント値と、Sメモリに記憶されるカウント値は同一となる。従って、デジタルCDS処理により抽出される画素の信号成分は0となる。しかし、ある列において、Nメモリに供給されるカウントパルスの伝搬遅延とSメモリに供給されるカウントパルスの伝搬遅延が異なる場合がある。その場合、Nメモリに記憶されるカウント値と、Sメモリに記憶されるカウント値は同一とならず、抽出される画素の信号成分はオフセットを含み、0とならない。このオフセットは、列毎に固定のノイズ成分となり、画質の劣化要因となる。
本発明の目的は、カウント値の伝搬遅延が異なることに起因する列毎の固定のノイズ成分を低減することができる固体撮像装置及び撮像システムを提供することである。
本発明の固体撮像装置は、行列状に配列され、光電変換により信号を生成する複数の画素と、前記行列状に配列された複数の画素の各列に設けられ、前記複数の画素の信号を列毎に読み出す複数の読み出し回路と、前記複数の読み出し回路から出力される信号と時間的にレベルが変化する参照信号とを比較する複数の比較部と、前記参照信号のレベルが変化を開始してからの時間をカウントするカウンタと、前記カウンタのカウント値をバッファリングする第1のバッファと、前記カウンタのカウント値をバッファリングする第2のバッファと、前記複数の比較部に接続され、前記複数の読み出し回路から出力される信号と前記参照信号との大小関係が逆転したときの前記カウンタのカウント値を記憶する複数の記憶手段とを有し、前記複数の記憶手段の各々は、 前記第1のバッファの出力信号が入力され、前記画素のリセット状態で前記読み出し回路から出力された信号の前記カウント値を記憶する第1の記憶手段と、 前記第2のバッファの出力信号が入力され、前記画素の非リセット状態で前記読み出し回路から出力された信号の前記カウント値を記憶する第2の記憶手段とを有することを特徴とする。
第1のバッファ及び第2のバッファを設けることにより、カウント値の伝搬遅延が異なることに起因する列毎の固定のノイズ成分を低減することが可能となる。
(第1の実施形態)
図1は、本発明の第1の実施形態による固体撮像装置の構成例を示す図である。固体撮像装置は、画素部1と、列毎に配置される読み出し回路2と、列毎に配置される比較部3と、列毎に配置される記憶手段6と、参照信号を生成する参照信号生成手段4と、カウンタ5と、水平走査回路と、信号処理回路とを有する。水平走査回路及び信号処理回路は、後に図7を参照しながら説明する。画素部1は、図7の画素部210と同様に、2次元行列状に配列された複数の画素210−1を有する。複数の画素210−1は、それぞれ光電変換により信号を生成する。複数の読み出し回路2は、行列状に配列された複数の画素210−1の各列に設けられ、複数の画素210−1の信号を列毎に読み出す。複数の比較部3は、複数の読み出し回路2に接続され、複数の読み出し回路2から出力される信号と、参照信号生成手段4により生成される時間的にレベルが変化する参照信号とを比較する。カウンタ5は、参照信号生成手段4により生成される参照信号のレベルが変化を開始してからの時間をカウントする。複数の記憶手段6は、複数の比較部3に接続され、複数の読み出し回路2から出力される信号と参照信号生成手段4により生成される参照信号との大小関係が逆転したときのカウンタ5のカウント値を記憶する。記憶部7は、複数の記憶手段6を有する。
図1は、本発明の第1の実施形態による固体撮像装置の構成例を示す図である。固体撮像装置は、画素部1と、列毎に配置される読み出し回路2と、列毎に配置される比較部3と、列毎に配置される記憶手段6と、参照信号を生成する参照信号生成手段4と、カウンタ5と、水平走査回路と、信号処理回路とを有する。水平走査回路及び信号処理回路は、後に図7を参照しながら説明する。画素部1は、図7の画素部210と同様に、2次元行列状に配列された複数の画素210−1を有する。複数の画素210−1は、それぞれ光電変換により信号を生成する。複数の読み出し回路2は、行列状に配列された複数の画素210−1の各列に設けられ、複数の画素210−1の信号を列毎に読み出す。複数の比較部3は、複数の読み出し回路2に接続され、複数の読み出し回路2から出力される信号と、参照信号生成手段4により生成される時間的にレベルが変化する参照信号とを比較する。カウンタ5は、参照信号生成手段4により生成される参照信号のレベルが変化を開始してからの時間をカウントする。複数の記憶手段6は、複数の比較部3に接続され、複数の読み出し回路2から出力される信号と参照信号生成手段4により生成される参照信号との大小関係が逆転したときのカウンタ5のカウント値を記憶する。記憶部7は、複数の記憶手段6を有する。
次に、本実施形態の説明を容易にするために、AD変換器を持たない固体撮像装置の構成例とその動作を説明する。図7は、固体撮像装置内の画素部210及びその下方に配置された読み出し回路の構成例を示す図であり、図1の比較部3、参照信号生成手段4、カウンタ5及び記憶部7を省略した図である。一方で、図1の構成ではCDS回路119及び差分処理部118がない。CDS回路119は、増幅回路220−1の後段に設けられる。画素部210は、複数列かつ複数行に配列された複数の画素210−1を含んで構成される。図7において、左から数えて奇数列目の画素から出力される信号は、画素部210の下方に配置された読み出し回路によって読み出される。一方、左から数えて偶数列目の画素から出力される信号は、画素部210の上方に配置される不図示の読み出し回路によって読み出される。このように、読み出し回路を交互に設けることで、読み出し回路をレイアウトする際に画素部210の2列分の面積を用いることができる。
図8は、1つの画素210−1の回路図である。転送スイッチ102は、転送パルスPTXによって駆動される。リセットスイッチ103は、リセットパルスPRESによって駆動される。行選択スイッチ105は、行選択パルスPSELによって駆動される。PTXは、PTX1〜n(nは、行数)を代表する標記である。PRESは、PRES1〜nを代表する標記である。PSELは、PSEL1〜nを代表する標記である。画素210−1は、行選択スイッチ105を持たないものであっても良く、その場合には、リセットスイッチ103によって増幅MOSFET104のゲートの電位を設定することで画素の選択又は非選択を行う。
図9は、図7の固体撮像装置の動作例を示すタイミング図である。以下、図7〜図9を参照しながら固体撮像装置の動作例を説明する。読み出し動作に先立って、設定された露光時間で画素部210が露光され、フォトダイオード101に光電荷が蓄積される。以下の説明は、垂直走査回路215が出力するPRES1、PTX1、PSEL1によって駆動される行が選択されているものとする。
まず、画素リセットパルスPRESがハイレベルからローレベルとなり、増幅MOSFET104のゲート電極のリセットが解除される。このとき、該ゲート電極に接続された浮遊拡散部FDには、リセットを解除したことに対応する電位が保持される。続いて、行選択パルスPSELがハイレベルとなると、増幅MOSFET104と定電流源107によって形成されているソースフォロワ回路によって浮遊拡散部FDの電位に対応する出力が垂直出力線V−1に現れる。この状態でクランプパルスPC0Rがハイレベルに活性化されることによって、クランプスイッチ109がオンして可変増幅部131が電圧フォロワ状態となり、クランプ容量108の列アンプ側の電極が電圧VREFとほぼ等しくなる。その後、クランプパルスPC0Rがハイレベルからローレベルに非活性化され、垂直出力線V−1上の出力がクランプされる。
続いて、蓄積パルスPTNがハイレベルに活性化され、増幅回路220−1のオフセット信号が転送ゲート110nを介して保持容量112nに記憶される。その後、転送パルスPTXがハイレベルに活性化されることによって転送スイッチ102が一定期間ハイレベルとなり、フォトダイオード101に蓄積された光電荷が増幅MOSFET104のゲート電極に転送される。ここでは、転送される電荷は電子であり、転送された電荷の量の絶対値をQ、浮遊拡散部FDの容量をCFDとすると、ゲート電位はQ/CFDだけ低下する。これに対応して、垂直出力線V−1の電位が変化する。ソースフォロワゲインをGsfとすると、フォトダイオード101からフローティングディフュージョン部FDに電荷を転送することによる垂直出力線V−1の電位Vvlの変化分ΔVvlは、(1)式で表される。
ΔVvl=−Q・Gsf/CFD ・・・(1)
ΔVvl=−Q・Gsf/CFD ・・・(1)
この電位変化ΔVvlは、演算増幅器120、クランプ容量108及び帰還容量121によって構成される可変増幅部131によって電圧増幅され、可変増幅部131の出力Vctは、(2)式で表される。
Vct=VREF+Q・(Gsf/CFD)・(C0/Cf) ・・・(2)
Vct=VREF+Q・(Gsf/CFD)・(C0/Cf) ・・・(2)
ここで、C0は、クランプ容量108の容量、Cfは、感度切り替えパルスx1、x2、x4が活性化されたときにそれぞれ選択される帰還容量121a、121b、121cの容量値を示している。例えば、C0=1pFである。帰還容量121aが選択されたときは、Cf=1pF、帰還容量121bが選択されたときは、Cf=0.5pF、帰還容量121cが選択されたときは、Cf=0.25pFである。−C0/Cfで表される電圧増幅率は、それぞれ−1倍、−2倍、−4倍となっている。すなわち、演算増幅器120に対して負帰還をかけている系において、複数の帰還容量121a〜cのいずれを選択するかを切り替えることで、CfとC0との分圧比で決まる帰還係数を変化させ、電圧増幅率を切り替えることができる。なお、電圧増幅率に負の符号がついているのは、反転増幅回路であることを示している。転送パルスPTXがローレベルになった後に蓄積パルスPTSがハイレベルになり、このときの増幅回路220−1から出力されているレベルが転送ゲート110sを介して保持容量112sに蓄積される。
続いて、水平走査回路65が発生する走査パルスCOLSEL1、COLSEL2、・・・によって列選択スイッチ114s及び114nが順番にオンにされる。すると、保持容量112sに蓄積されている信号は列の順番に水平出力線116sに出力され、保持容量112nに蓄積されている信号は列の順番に水平出力線116nに出力される。複数列の信号対は、順番に水平出力線116s及び116nに出力される。差分処理部118は、水平出力線116s及び116nに出力された各列の信号対の差分を出力する。これにより、保持容量112sに保持された信号に含まれるノイズ成分を低減することができる。
以下の説明におけるN信号とは、図1の比較部3よりも前にCDS回路を備える場合には、図9で信号PTNによってサンプリングされる信号に相当する。一方、CDS回路を持たない場合には、フローティングディフュージョン部FDをリセットしたことに対応して垂直出力線V−1に出力される信号に相当する。同様に、以下の説明におけるS信号とは、比較部3よりも前にCDS回路を備える場合には、図9で信号PTSによってサンプリングされる信号に相当する。一方、CDS回路を持たない場合には、フォトダイオード101で発生した電荷をフローティングディフュージョン部FDに転送したことによって垂直出力線V−1に出力される信号に相当する。
図2は、図1の記憶部7の構成例を示す図である。記憶手段6は、列毎に第1の記憶手段(Nメモリ)6n及び第2の記憶手段(Sメモリ)6sを有する。第1の記憶手段(Nメモリ)6nは、画素のリセット状態のN信号のカウント値を記憶する。第2の記憶手段(Sメモリ)6sは、画素の非リセット状態のS信号のカウント値を記憶する。カウンタ5は、AD変換の解像度(ビット数)に応じて、例えば12個や10個のカウントパルスを出力し、それに対応するビット数の記憶手段6が列毎に設けられる。図2では、複数ビットで構成されるカウントパルスと記憶手段6のうち、ある1ビットについて模式的に示している。カウンタ5からのカウント値は、接続ライン81を介して、第3のバッファ9に入力される。第3のバッファ9は、カウンタ5のカウント値をバッファリングし、接続ライン82を介して、第1のバッファ9n及び第2のバッファ9sに出力する。第1の接続ライン83nは、第1のバッファ9nの出力端子及び第1の記憶手段6nに接続される。第1のバッファ9nは、第3のバッファ9の出力信号をバッファリングし、第1の接続ライン83nを介して、第1の記憶手段6nに出力する。第2の接続ライン83sは、第2のバッファ9sの出力端子及び第2の記憶手段6sに接続される。第2のバッファ9sは、第3のバッファ9の出力信号をバッファリングし、第2の接続ライン83sを介して、第2の記憶手段6sに出力する。
図1において、比較部3には、読み出し回路2の出力と、参照信号生成手段4より生成される参照信号とが入力される。比較部3は、読み出し回路2より出力される信号と参照信号の電位の大きさを比較し、比較結果に応じてハイレベル又はローレベルの信号を出力する。読み出し回路2より出力される信号と参照信号の電位の大小関係が逆転する時、比較部3の出力がハイレベルからローレベルもしくはローレベルからハイレベルに遷移する。この比較部3の出力電位が反転するタイミングで、記憶手段6はカウンタ5から出力されるカウント値を記憶する。記憶手段6に記憶されたデジタルデータは、水平走査回路65(図7)からの信号によって、列毎に信号処理回路に順次転送される。信号処理回路は、画素のリセット状態のN信号のカウント値と画素の非リセット状態のS信号のカウント値の差分をとることで、画素の信号成分を抽出し、また必要に応じてその他の演算処理を行い、出力する。
図3は、図1の固体撮像装置の動作を説明するためのタイミングチャートである。図3のタイミング図は、1行分の画素の信号をAD変換するタイミングに相当し、信号読み出し期間T1N,T1S及びAD変換期間T2N,T2Sを有する。AD変換期間T2Nでは、画素のリセット状態のN信号のAD変換が行われる。AD変換期間T2Sでは、画素の非リセット状態のS信号のAD変換が行われる。図3のタイミングチャートは、暗時の撮影に相当し、N信号とS信号は等しく、第1の記憶手段(Nメモリ)6nに記憶されるカウント値と、第2の記憶手段(Sメモリ)6sに記憶されるカウント値は、共にnである。
まず、期間T1Nにて、図9の信号PTNによりサンプリングされたアナログのN信号が読み出し回路2により読み出される。その後、期間T2Nにて、カウンタ動作信号CNTがハイレベルになると、カウンタ5はカウントアップ動作を始め、参照信号生成手段4は参照信号の生成を開始する。カウンタ5は、初期値が0であり、参照信号のレベルが変化を開始してからの時間をカウントする。参照信号は、時間に対して変化する信号である。例えば、参照信号は、時間に対してレベルが直線的に変化するランプ信号、又は階段状に変化する参照信号でもよい。図3では、参照信号として、ランプ信号の例を示す。カウンタ動作信号CNTがハイレベルになると、参照信号はレベルの傾斜を開始する。参照信号の電位がN信号の電位より大きくなった時に、図3の比較部出力のように、比較部3の出力はローレベルからハイレベルへと遷移する。このとき、カウンタ5のカウント値(本実施形態ではn)が、AD変換結果のデジタルデータとして、第1の記憶手段6nに書き込まれる。第1の記憶手段6nは、第1のバッファ9nの出力信号が入力され、画素210−1のリセット状態で読み出し回路2から出力されたN信号のカウント値を記憶する。その後、期間T1Sにて、転送パルスPTX(図9)がハイレベルになり、図9の信号PTSによってサンプリングされたS信号が読み出し回路2により読み出される。次に、期間T2Sでは、期間T2Nと同様に、カウンタ動作信号CNTがハイレベルになると、カウンタ5はカウント動作を始め、参照信号生成手段4は参照信号の生成を開始する。参照信号の電位がS信号の電位より大きくなった時に、図3の比較部出力のように、比較部3の出力はローレベルからハイレベルへと遷移する。このとき、カウンタ5のカウント値(本実施形態ではn)が、AD変換結果のデジタルデータとして、第2の記憶手段6sに書き込まれる。第2の記憶手段6sは、第2のバッファ9sの出力信号が入力され、画素210−1の非リセット状態で読み出し回路2から出力されたS信号のカウント値を記憶する。その後、記憶手段6n及び6sに書き込まれたデジタルデータは、水平走査回路65(図7)から出力される信号によって、列毎に信号処理回路に順次転送される。信号処理回路は、第1の記憶手段6nに記憶されているN信号のカウント値と第2の記憶手段6sに記憶されているS信号のカウント値の差分をとることで、画素の信号成分を抽出する。読み出す画素の行を変えて、図3のタイミング処理を繰り返すことで、全行又は一部の行の画素を読み出すことができる。
ここで、図2の接続ライン83n及び83sによる伝搬遅延の差によって[発明が解決しようとする課題]で説明した課題が生じる。本実施形態では、記憶手段6n及び記憶手段6sに入力されるカウント信号は、バッファ9の同一の出力をそれぞれバッファ9n及び9sでバッファリングした信号である。そのために、本実施形態では、なまりの小さい波形を記憶手段6n及び6sに入力することができ、接続ライン83n及び83sによる伝搬遅延の差の影響を低減することが可能である。
なお、図2におけるバッファ9、9n、9sのすべて、あるいは一部をカウンタ5の一部として構成することも可能である。また、読み出し回路2は図7のCDS回路を有していなくても良い。さらに、読み出し回路2は、画素と比較部3とを接続する配線であっても良い。つまり、デジタルCDSを行うためにN信号とS信号とが比較部3で変換される構成であれば良い。
(第2の実施形態)
図4は、本発明の第2の実施形態による固体撮像装置における記憶部7の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。図2では、第1の記憶手段6nは第1の接続ライン83nの下方に配置され、第2の記憶手段6sも第2の接続ライン83sの下方に配置されている。すなわち、図2では、第1の接続ライン83nに対して第1の記憶手段6nが配置される方向は、第2の接続ライン83sに対して第2の記憶手段6sが配置される方向に対して同じである。これに対し、図4では、第1の記憶手段6nは第1の接続ライン83nの上方に配置され、第2の記憶手段6sは第2の接続ライン83sの下方に配置されている。すなわち、図4では、第1の接続ライン83nに対して第1の記憶手段6nが配置される方向は、第2の接続ライン83sに対して第2の記憶手段6sが配置される方向に対して逆である。本実施形態では、記憶手段6n及び記憶手段6sの配置を上下対称としている。これにより、接続ライン83n及び83sによる伝搬遅延の差を低減することが可能となり、より好適である。
図4は、本発明の第2の実施形態による固体撮像装置における記憶部7の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。図2では、第1の記憶手段6nは第1の接続ライン83nの下方に配置され、第2の記憶手段6sも第2の接続ライン83sの下方に配置されている。すなわち、図2では、第1の接続ライン83nに対して第1の記憶手段6nが配置される方向は、第2の接続ライン83sに対して第2の記憶手段6sが配置される方向に対して同じである。これに対し、図4では、第1の記憶手段6nは第1の接続ライン83nの上方に配置され、第2の記憶手段6sは第2の接続ライン83sの下方に配置されている。すなわち、図4では、第1の接続ライン83nに対して第1の記憶手段6nが配置される方向は、第2の接続ライン83sに対して第2の記憶手段6sが配置される方向に対して逆である。本実施形態では、記憶手段6n及び記憶手段6sの配置を上下対称としている。これにより、接続ライン83n及び83sによる伝搬遅延の差を低減することが可能となり、より好適である。
(第3の実施形態)
図5は、本発明の第3の実施形態による固体撮像装置における記憶部7の構成例を示す図である。以下、本実施形態が第2の実施形態と異なる点を説明する。記憶部7は、複数の記憶手段ブロック10−1、10−2、・・・、10−nを有する。記憶手段ブロック10−1、10−2、・・・、10−nは、それぞれ、図4の記憶部7と同様の構成を有し、第1のバッファ9n、第2のバッファ9s及び第3のバッファ9の組みが複数設けられる。以下、記憶手段10−1の構成を説明する。カウンタ5からのカウント値は、接続ライン81−1を介して、第3のバッファ9−1に入力される。第3のバッファ9−1の出力は、接続ライン82−1を介して、第1のバッファ9n−1及び第2のバッファ9s−1に入力される。第1のバッファ9n−1及び第2のバッファ9s−1のそれぞれの出力は、第1の接続ライン83n−1及び第2の接続ライン83s−1を介して、記憶手段ブロック10−1内の第1の記憶手段6n及び第2の記憶手段6sに入力される。第3のバッファ9−1の出力は、記憶手段ブロック10−2内の第4のバッファ9−2に入力される。第4のバッファ9−2は、第3のバッファ9−1の出力信号をバッファリングする。第5のバッファ9n−2は、第4のバッファ9−2の出力信号をバッファリングする。第6のバッファ9s−2は、第4のバッファ9−2の出力信号をバッファリングする。記憶手段ブロック10−2内の第1の記憶手段6nは、第3の接続ライン83n−2を介して、第5のバッファ9n−2の出力信号を入力する。記憶手段ブロック10−2内の第2の記憶手段6sは、第4の接続ライン83s−2を介して、第6のバッファ9s−2の出力信号を入力する。以上のように、複数の記憶手段6のうちの一部の列のブロック10−1の記憶手段6内の第1の記憶手段6n及び第2の記憶手段6sは、それぞれ第1のバッファ9n−1及び第2のバッファ9s−1の出力信号を入力する。また、複数の記憶手段6のうちの他の一部の列のブロック10−2の記憶手段6内の第1の記憶手段6n及び第2の記憶手段6sは、それぞれ第5のバッファ9n−2及び第6のバッファ9s−2の出力信号を入力する。以下、同様に、記憶手段ブロック10−3〜10−n内の記憶手段6n及び6sに入力される。本実施形態では、画素数が多く、すなわち記憶手段6の数が多い場合でもバッファ9n及び9sでカウント信号を駆動することが可能である。
図5は、本発明の第3の実施形態による固体撮像装置における記憶部7の構成例を示す図である。以下、本実施形態が第2の実施形態と異なる点を説明する。記憶部7は、複数の記憶手段ブロック10−1、10−2、・・・、10−nを有する。記憶手段ブロック10−1、10−2、・・・、10−nは、それぞれ、図4の記憶部7と同様の構成を有し、第1のバッファ9n、第2のバッファ9s及び第3のバッファ9の組みが複数設けられる。以下、記憶手段10−1の構成を説明する。カウンタ5からのカウント値は、接続ライン81−1を介して、第3のバッファ9−1に入力される。第3のバッファ9−1の出力は、接続ライン82−1を介して、第1のバッファ9n−1及び第2のバッファ9s−1に入力される。第1のバッファ9n−1及び第2のバッファ9s−1のそれぞれの出力は、第1の接続ライン83n−1及び第2の接続ライン83s−1を介して、記憶手段ブロック10−1内の第1の記憶手段6n及び第2の記憶手段6sに入力される。第3のバッファ9−1の出力は、記憶手段ブロック10−2内の第4のバッファ9−2に入力される。第4のバッファ9−2は、第3のバッファ9−1の出力信号をバッファリングする。第5のバッファ9n−2は、第4のバッファ9−2の出力信号をバッファリングする。第6のバッファ9s−2は、第4のバッファ9−2の出力信号をバッファリングする。記憶手段ブロック10−2内の第1の記憶手段6nは、第3の接続ライン83n−2を介して、第5のバッファ9n−2の出力信号を入力する。記憶手段ブロック10−2内の第2の記憶手段6sは、第4の接続ライン83s−2を介して、第6のバッファ9s−2の出力信号を入力する。以上のように、複数の記憶手段6のうちの一部の列のブロック10−1の記憶手段6内の第1の記憶手段6n及び第2の記憶手段6sは、それぞれ第1のバッファ9n−1及び第2のバッファ9s−1の出力信号を入力する。また、複数の記憶手段6のうちの他の一部の列のブロック10−2の記憶手段6内の第1の記憶手段6n及び第2の記憶手段6sは、それぞれ第5のバッファ9n−2及び第6のバッファ9s−2の出力信号を入力する。以下、同様に、記憶手段ブロック10−3〜10−n内の記憶手段6n及び6sに入力される。本実施形態では、画素数が多く、すなわち記憶手段6の数が多い場合でもバッファ9n及び9sでカウント信号を駆動することが可能である。
(第4の実施形態)
図6は、本発明の第4の実施形態による固体撮像装置における記憶部7の構成例を示す図である。以下、本実施形態が第3の実施形態と異なる点を説明する。本実施形態では、AD変換の解像度(ビット数)がN信号のAD変換とS信号のAD変換とで異なっている例を示す。第1の記憶手段6nの記憶ビット数は、第2の記憶手段6sの記憶ビット数に対して異なる。例えば、N信号のAD変換が10ビット、S信号のAD変換が12ビット、N信号のカウント値の第1の記憶手段6nの記憶容量が10ビット、S信号のカウント値の第2の記憶手段6sの記憶容量が12ビットである場合を例に説明する。その場合、カウンタ5と記憶手段6の接続について、1〜10ビット目までは図5で示される構成となり、11ビット目及び12ビット目については図6で示される構成となる。図6は、図5に対して、第1の記憶手段6nがない構成である。バッファ9−1が駆動するのは、図5と同様に、バッファ9n−1、9s−1、及び記憶手段ブロック10−2のバッファ9−2であるため、伝搬遅延のビット間での差が生じない。
図6は、本発明の第4の実施形態による固体撮像装置における記憶部7の構成例を示す図である。以下、本実施形態が第3の実施形態と異なる点を説明する。本実施形態では、AD変換の解像度(ビット数)がN信号のAD変換とS信号のAD変換とで異なっている例を示す。第1の記憶手段6nの記憶ビット数は、第2の記憶手段6sの記憶ビット数に対して異なる。例えば、N信号のAD変換が10ビット、S信号のAD変換が12ビット、N信号のカウント値の第1の記憶手段6nの記憶容量が10ビット、S信号のカウント値の第2の記憶手段6sの記憶容量が12ビットである場合を例に説明する。その場合、カウンタ5と記憶手段6の接続について、1〜10ビット目までは図5で示される構成となり、11ビット目及び12ビット目については図6で示される構成となる。図6は、図5に対して、第1の記憶手段6nがない構成である。バッファ9−1が駆動するのは、図5と同様に、バッファ9n−1、9s−1、及び記憶手段ブロック10−2のバッファ9−2であるため、伝搬遅延のビット間での差が生じない。
以上のように、第1〜第4の実施形態によれば、第1のバッファ9n及び第2のバッファ9sを設けることにより、カウント値の伝搬遅延が異なることに起因する列毎の固定のノイズ成分を低減することが可能となる。
(第5の実施形態)
図10は、本発明の第5の実施形態による固体撮像装置における記憶部7の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。図10の記憶部7は、図2の記憶部7に対して、バッファ12,13及び論理積(AND)回路11n,11sが追加されている。バッファ9の出力は、接続ライン82を介して、論理積回路11n及び11sに入力される。Nメモリ選択パルスは、Nメモリ選択信号接続ライン121を介して、Nメモリ選択バッファ12に入力される。Nメモリ選択バッファ12の出力は、Nメモリ選択信号接続ライン122を介して、論理積回路11nに入力される。論理積回路11nは、Nメモリ選択バッファ12の出力信号とバッファ9の出力信号との論理積信号をバッファ9nに出力する。同様に、Sメモリ選択パルスは、Sメモリ選択信号接続ライン131を介して、Sメモリ選択バッファ13に入力される。Sメモリ選択バッファ13の出力は、Sメモリ選択信号接続ライン132を介して、論理積回路11sに入力される。論理積回路11sは、Sメモリ選択バッファ13の出力信号とバッファ9の出力信号との論理積信号をバッファ9sに出力する。
図10は、本発明の第5の実施形態による固体撮像装置における記憶部7の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。図10の記憶部7は、図2の記憶部7に対して、バッファ12,13及び論理積(AND)回路11n,11sが追加されている。バッファ9の出力は、接続ライン82を介して、論理積回路11n及び11sに入力される。Nメモリ選択パルスは、Nメモリ選択信号接続ライン121を介して、Nメモリ選択バッファ12に入力される。Nメモリ選択バッファ12の出力は、Nメモリ選択信号接続ライン122を介して、論理積回路11nに入力される。論理積回路11nは、Nメモリ選択バッファ12の出力信号とバッファ9の出力信号との論理積信号をバッファ9nに出力する。同様に、Sメモリ選択パルスは、Sメモリ選択信号接続ライン131を介して、Sメモリ選択バッファ13に入力される。Sメモリ選択バッファ13の出力は、Sメモリ選択信号接続ライン132を介して、論理積回路11sに入力される。論理積回路11sは、Sメモリ選択バッファ13の出力信号とバッファ9の出力信号との論理積信号をバッファ9sに出力する。
図2の記憶部7に対して論理積回路11n及びNメモリ選択バッファ12を追加することにより、Nメモリ選択パルスがハイレベルの期間中のみ、バッファ9のカウントパルスがバッファ9nに伝達される。Nメモリ選択パルスがローレベルの期間中は、バッファ9nの出力はローレベルに固定され、カウントパルスはバッファ9からバッファ9nに伝達されない。同様に、論理積回路11s及びSメモリ選択バッファ13を追加することにより、Sメモリ選択パルスがハイレベルの期間中のみ、バッファ9のカウントパルスがバッファ9sに伝達される。Sメモリ選択パルスがローレベルの期間中は、バッファ9sの出力はローレベルに固定され、カウントパルスはバッファ9からバッファ9sに伝達されない。
図11は、図10の記憶部7を有する固体撮像装置の動作を説明するためのタイミングチャートである。以下、図11のタイミングチャートが図3のタイミングチャートと異なる点を説明する。期間T2Nにて、画素のリセット状態に対応したAD変換結果が各ビットの第1の記憶手段6nに書き込まれる。カウンタ動作信号CNTがハイレベルになると、カウンタ5がカウント動作を始め、参照信号生成手段4は参照信号の生成を開始する。この期間中、ライン121のNメモリ選択パルスはハイレベル、ライン131のSメモリ選択パルスはローレベルにすることで、バッファ9のカウントパルスは、第1の接続ライン83nには伝達され、第2の接続ライン83sには伝達されない。結果として、第2の接続ライン83sのカウントパルスによる充放電が抑制され、消費電力を抑えることができる。
同様に、期間T2Sでは、画素の信号電圧に対応したAD変換結果が各ビットの第2の記憶手段6sに書き込まれる。この期間中、ライン131のSメモリ選択パルスはハイレベル、ライン121のNメモリ選択パルスはローレベルにすることで、バッファ9のカウントパルスは、第2の接続ライン83sには伝達され、第1の接続ライン83nには伝達されない。結果として、第1の接続ライン83nのカウントパルスによる充放電が抑制され、消費電力を抑えることができる。
すなわち、期間T2N及び期間T2Sでは、それぞれの期間中の変換に必要なバッファのみ動作するため、消費電力を抑制することができる。なお、上記では、論理積回路11n及び11sを用いたが、カウントパルスを接続ライン83n及び83sにそれぞれ伝達する、又は伝達しないようにする伝達部であれば、他の方法でもかまわない。伝達部11n及び11sは、第1の記憶手段6nにカウンタ5のカウント値を記憶させる期間T2Nではカウンタ5のカウント値を第2のバッファ9sに伝達せずに第1のバッファ9nに伝達する。また、伝達部11n及び11sは、第2の記憶手段6sにカウンタ5のカウント値を記憶させる期間T2Sではカウンタ5のカウント値を第1のバッファ9nに伝達せずに第2のバッファ9sに伝達する。
図12は、記憶部7の他の構成例を示す図であり、第2の実施形態(図4)と同様に、記憶手段6n及び記憶手段6sの配置を上下対称としている。すなわち、第1の記憶手段6nは第1の接続ライン83nの上方に配置され、第2の記憶手段6sは第2の接続ライン83sの下方に配置されている。これにより、第2の実施形態と同様に、接続ライン83n及び83sによる伝搬遅延の差を低減することができる。
(第6の実施形態)
図13は、本発明の第6の実施形態による固体撮像装置における記憶部7の構成例を示す図である。以下、本実施形態が第3の実施形態と異なる点を説明する。第5の実施形態と同様に、図13の記憶手段ブロック10−1は、図5の記憶手段ブロック10−1に対して、バッファ12−1,13−1及び論理積回路11n−1,11s−1が追加されている。
図13は、本発明の第6の実施形態による固体撮像装置における記憶部7の構成例を示す図である。以下、本実施形態が第3の実施形態と異なる点を説明する。第5の実施形態と同様に、図13の記憶手段ブロック10−1は、図5の記憶手段ブロック10−1に対して、バッファ12−1,13−1及び論理積回路11n−1,11s−1が追加されている。
バッファ9−1の出力は、接続ライン82−1を介して、論理積回路11n−1及び11s−1に入力される。Nメモリ選択パルスは、Nメモリ選択信号接続ライン121−1を介して、Nメモリ選択バッファ12−1に入力される。Nメモリ選択バッファ12−1の出力は、Nメモリ選択信号接続ライン122−1を介して、論理積回路11n−1に入力される。論理積回路11n−1は、Nメモリ選択バッファ12−1の出力信号とバッファ9−1の出力信号との論理積信号をバッファ9n−1に出力する。同様に、Sメモリ選択パルスは、Sメモリ選択信号接続ライン131−1を介して、Sメモリ選択バッファ13−1に入力される。Sメモリ選択バッファ13−1の出力は、Sメモリ選択信号接続ライン132−1を介して、論理積回路11s−1に入力される。論理積回路11s−1は、Sメモリ選択バッファ13−1の出力信号とバッファ9−1の出力信号との論理積信号をバッファ9s−1に出力する。
記憶手段ブロック10−2〜10−nも、上記の記憶手段ブロック10−1と同様の構成を有する。本実施形態は、第3の実施形態と同様に、画素数が多く、すなわち記憶手段6が多い場合でも、ブロック単位に各バッファを配置することで高速に駆動することが可能である。
また、本実施形態は、第5の実施形態と同様に、ライン121−1のNメモリ選択パルス及びライン131−1のSメモリ選択パルスを制御することにより、バッファ9−1からバッファ83n及び83sへのカウンタパルス信号の伝達を制御することができる。これにより、消費電力を抑制することができる。
(第7の実施形態)
図14は、本発明の第7の実施形態による固体撮像装置における記憶部7の構成例を示す図である。以下、本実施形態が第6の実施形態と異なる点を説明する。第4の実施形態(図6)と同様に、本実施形態では、AD変換の解像度(ビット数)がN信号のAD変換とS信号のAD変換とで異なっている例を示す。第1の記憶手段6nの記憶ビット数は、第2の記憶手段6sの記憶ビット数に対して異なる。例えば、N信号のAD変換が10ビット、S信号のAD変換が12ビット、N信号のカウント値の第1の記憶手段6nの記憶容量が10ビット、S信号のカウント値の第2の記憶手段6sの記憶容量が12ビットである場合を例に説明する。その場合、カウンタ5と記憶手段6の接続について、1〜10ビット目までは図13で示される構成となり、11ビット目及び12ビット目については図14で示される構成となる。図14は、図13に対して、第1の記憶手段6nがない構成である。バッファ9−1が駆動するのは、図13と同様に、論理積回路11n−1、11s−1及び記憶手段ブロック10−2のバッファ9−2であるため、伝搬遅延のビット間での差が生じない。
図14は、本発明の第7の実施形態による固体撮像装置における記憶部7の構成例を示す図である。以下、本実施形態が第6の実施形態と異なる点を説明する。第4の実施形態(図6)と同様に、本実施形態では、AD変換の解像度(ビット数)がN信号のAD変換とS信号のAD変換とで異なっている例を示す。第1の記憶手段6nの記憶ビット数は、第2の記憶手段6sの記憶ビット数に対して異なる。例えば、N信号のAD変換が10ビット、S信号のAD変換が12ビット、N信号のカウント値の第1の記憶手段6nの記憶容量が10ビット、S信号のカウント値の第2の記憶手段6sの記憶容量が12ビットである場合を例に説明する。その場合、カウンタ5と記憶手段6の接続について、1〜10ビット目までは図13で示される構成となり、11ビット目及び12ビット目については図14で示される構成となる。図14は、図13に対して、第1の記憶手段6nがない構成である。バッファ9−1が駆動するのは、図13と同様に、論理積回路11n−1、11s−1及び記憶手段ブロック10−2のバッファ9−2であるため、伝搬遅延のビット間での差が生じない。
(第8の実施形態)
図15は、本発明の第8の実施形態による固体撮像装置の構成例を示す図である。図15の固体撮像装置は、図1の固体撮像装置に対して、複数のカウンタ5−1〜5−n及び複数の記憶手段ブロック14−1〜14−nを有する点が異なる。以下、図15の固体撮像装置が図1の固体撮像装置と異なる点を説明する。複数の記憶手段ブロック14−1〜14−nの各々は、複数の記憶手段6を有する。複数のカウンタ5−1〜5−nは、クロック信号CLKを入力し、それぞれ、カウントパルスを複数の記憶手段ブロック14−1〜14−nに出力する。
図15は、本発明の第8の実施形態による固体撮像装置の構成例を示す図である。図15の固体撮像装置は、図1の固体撮像装置に対して、複数のカウンタ5−1〜5−n及び複数の記憶手段ブロック14−1〜14−nを有する点が異なる。以下、図15の固体撮像装置が図1の固体撮像装置と異なる点を説明する。複数の記憶手段ブロック14−1〜14−nの各々は、複数の記憶手段6を有する。複数のカウンタ5−1〜5−nは、クロック信号CLKを入力し、それぞれ、カウントパルスを複数の記憶手段ブロック14−1〜14−nに出力する。
図16は、図15の記憶手段ブロック14−1〜14−nの構成例を示す図である。記憶手段ブロック14−1〜14−nは、それぞれ、図5の記憶手段ブロック10−1と同じ構成を有する。カウンタ5−1〜5−nは、相互に同じカウンタである。共通のクロック信号CLKがカウンタ5−1〜5−nに供給され、カウンタ5−1〜5−nは同じカウント値を出力する。複数のカウンタ5−1〜5−nからのカウントパルスは、それぞれ、複数の接続ライン81−1等を介して、複数のバッファ9−1等に入力される。バッファ9−1の出力信号は、接続ライン82−1を介して、バッファ9n−1及び9s−1に入力される。バッファ9n−1及び9s−1の出力信号は、それぞれ、接続ライン83n−1及び83s−1を介して、記憶手段6n及び6sに入力される。複数の記憶手段6は、複数の記憶手段ブロック14−1〜14−nに分割される。複数の記憶手段ブロック14−1〜14−n内の記憶手段6は、それぞれ複数のカウンタ5−1〜5−nのカウント値を記憶する。
カウンタ5が1つの場合、最初の記憶手段6から最後の記憶手段6までの記憶期間に遅延が発生し、それによる出力誤差も発生する。本実施形態によれば、複数の記憶手段ブロック14−1〜14−nに対して、それぞれ複数のカウンタ5−1〜5−nを設ける。これにより、カウンタ5−1〜5−nから記憶手段ブロック14−1〜14−nまでの遅延を低減することが可能となり、遅延による出力誤差が減少する。また、複数のカウンタ5−1〜5−nを設けても、第1の記憶手段6nに供給されるカウントパルスの伝達遅延と第2の記憶手段6sに供給されるカウントパルスの伝達遅延が同一となるため、固定のノイズ成分を低減することができる。つまり、第1の記憶手段6n及び第2の記憶手段6sに供給されるカウントパルスの伝達遅延を最小にしつつ、伝達遅延を同一にすることが可能となる。
(第9の実施形態)
図17は、本発明の第9の実施形態による図15の記憶手段ブロック14−1〜14−nの構成例を示す図である。以下、本実施形態が第8の実施形態と異なる点を説明する。記憶手段ブロック14−1〜14−nは、それぞれ、図13の記憶手段ブロック10−1と同じ構成を有し、第6の実施形態と同様に、消費電力を抑制できる効果を有する。
図17は、本発明の第9の実施形態による図15の記憶手段ブロック14−1〜14−nの構成例を示す図である。以下、本実施形態が第8の実施形態と異なる点を説明する。記憶手段ブロック14−1〜14−nは、それぞれ、図13の記憶手段ブロック10−1と同じ構成を有し、第6の実施形態と同様に、消費電力を抑制できる効果を有する。
また、本実施形態は、第8の実施形態と同様に、複数の記憶手段ブロック14−1〜14−nに対して、それぞれ複数のカウンタ5−1〜5−nを設ける。これにより、カウンタ5−1〜5−nから記憶手段ブロック14−1〜14−nまでの遅延を低減することが可能となり、遅延による出力誤差が減少する。また、複数のカウンタ5−1〜5−nを設けても、第1の記憶手段6nに供給されるカウントパルスの伝達遅延と第2の記憶手段6sに供給されるカウントパルスの伝達遅延が同一となるため、固定のノイズ成分を低減することができる。つまり、第1の記憶手段6n及び第2の記憶手段6sに供給されるカウントパルスの伝達遅延を最小にしつつ、伝達遅延を同一にすることが可能となる。
(第10の実施形態)
次に、本発明の第10の実施形態による撮像システムの構成例を、図18を用いて説明する。撮像システム1000は、例えば、光学部1010、撮像装置1001、映像信号処理回路部1030、記録・通信部1040、タイミング制御回路部1050、システムコントロール回路部1060、及び再生・表示部1070を含む。撮像装置1001は、先述の各実施形態で説明した固体撮像装置が用いられる。
次に、本発明の第10の実施形態による撮像システムの構成例を、図18を用いて説明する。撮像システム1000は、例えば、光学部1010、撮像装置1001、映像信号処理回路部1030、記録・通信部1040、タイミング制御回路部1050、システムコントロール回路部1060、及び再生・表示部1070を含む。撮像装置1001は、先述の各実施形態で説明した固体撮像装置が用いられる。
レンズなどの光学系である光学部1010は、被写体からの光を撮像装置1001の、複数の画素が2次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置1001は、タイミング制御回路部1050からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。
撮像装置1001から出力された信号は、映像信号処理部である映像信号処理回路部1030に入力され、映像信号処理回路部1030が、プログラムなどによって定められた方法に従って、入力された電気信号に対して補正などの処理を行う。映像信号処理回路部1030での処理によって生成された信号は画像データとして記録・通信部1040に送られる。記録・通信部1040は、画像を形成するための信号を再生・表示部1070に送り、再生・表示部1070に動画や静止画像が再生・表示させる。記録・通信部1040は、また、映像信号処理回路部1030からの信号を受けて、システムコントロール回路部1060とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
システムコントロール回路部1060は、撮像システムの動作を統括的に制御するものであり、光学部1010、タイミング制御回路部1050、記録・通信部1040、及び再生・表示部1070の駆動を制御する。また、システムコントロール回路部1060は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部1060は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。
タイミング制御回路部1050は、制御部であるシステムコントロール回路部1060による制御に基づいて撮像装置1001及び映像信号処理回路部1030の駆動タイミングを制御する。
以上のように、第1〜第10の実施形態によれば、第1のバッファ9n及び第2のバッファ9sを設けることにより、カウント値の伝搬遅延が異なることに起因する列毎の固定のノイズ成分を低減することが可能となる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
1 画素部、2 読み出し回路、3 比較部、5 カウンタ、6 記憶手段、6n 第1の記憶手段、6s 第2の記憶手段、83n 第1の接続ライン、83s 第2の接続ライン、9 第3のバッファ、9n 第1のバッファ、9s 第2のバッファ、210−1 画素
本発明の固体撮像装置は、行列状に配列され、光電変換により信号を生成する複数の画素と、前記行列状に配列された複数の画素の各列に設けられ、前記複数の画素の信号を列毎に読み出す複数の読み出し回路と、前記複数の読み出し回路から出力される信号と時間的にレベルが変化する参照信号とを比較する複数の比較部と、カウント値を出力するカウンタと、前記カウント値をバッファリングする第1のバッファと、前記カウント値をバッファリングする第2のバッファと、前記複数の比較部に接続され、前記複数の読み出し回路から出力される信号と前記参照信号との大小関係が逆転したときの前記カウント値を記憶する複数の記憶手段とを有し、前記複数の記憶手段の各々は、前記第1のバッファの出力信号が入力され、前記画素をリセットしたことに応じて前記読み出し回路から出力された信号の前記カウント値を記憶する第1の記憶手段と、前記第2のバッファの出力信号が入力され、前記画素の非リセット状態で前記読み出し回路から出力された信号の前記カウント値を記憶する第2の記憶手段とを有することを特徴とする。
Claims (11)
- 行列状に配列され、光電変換により信号を生成する複数の画素と、
前記行列状に配列された複数の画素の各列に設けられ、前記複数の画素の信号を列毎に読み出す複数の読み出し回路と、
前記複数の読み出し回路から出力される信号と時間的にレベルが変化する参照信号とを比較する複数の比較部と、
前記参照信号のレベルが変化を開始してからの時間をカウントするカウンタと、
前記カウンタのカウント値をバッファリングする第1のバッファと、
前記カウンタのカウント値をバッファリングする第2のバッファと、
前記複数の比較部に接続され、前記複数の読み出し回路から出力される信号と前記参照信号との大小関係が逆転したときの前記カウンタのカウント値を記憶する複数の記憶手段とを有し、
前記複数の記憶手段の各々は、
前記第1のバッファの出力信号が入力され、前記画素のリセット状態で前記読み出し回路から出力された信号の前記カウント値を記憶する第1の記憶手段と、
前記第2のバッファの出力信号が入力され、前記画素の非リセット状態で前記読み出し回路から出力された信号の前記カウント値を記憶する第2の記憶手段とを有することを特徴とする固体撮像装置。 - さらに、前記カウンタのカウント値をバッファリングする第3のバッファを有し、
前記第1のバッファは、前記第3のバッファの出力信号をバッファリングし、
前記第2のバッファは、前記第3のバッファの出力信号をバッファリングすることを特徴とする請求項1記載の固体撮像装置。 - さらに、前記第1のバッファの出力端子に接続される第1の接続ラインと、
前記第2のバッファの出力端子に接続される第2の接続ラインとを有し、
前記第1の記憶手段は、前記第1の接続ラインに接続され、
前記第2の記憶手段は、前記第2の接続ラインに接続されることを特徴とする請求項1又は2記載の固体撮像装置。 - 前記第1の接続ラインに対して前記第1の記憶手段が配置される方向は、前記第2の接続ラインに対して前記第2の記憶手段が配置される方向に対して同じであることを特徴とする請求項3記載の固体撮像装置。
- 前記第1の接続ラインに対して前記第1の記憶手段が配置される方向は、前記第2の接続ラインに対して前記第2の記憶手段が配置される方向に対して逆であることを特徴とする請求項3記載の固体撮像装置。
- さらに、前記第3のバッファの出力信号をバッファリングする第4のバッファと、
前記第4のバッファの出力信号をバッファリングする第5のバッファと、
前記第4のバッファの出力信号をバッファリングする第6のバッファとを有し、
前記複数の記憶手段のうちの一部の列の記憶手段内の前記第1及び第2の記憶手段は、それぞれ前記第1及び第2のバッファの出力信号が入力され、
前記複数の記憶手段のうちの他の一部の列の記憶手段内の前記第1及び第2の記憶手段は、それぞれ前記第5及び第6のバッファの出力信号が入力されることを特徴とする請求項2記載の固体撮像装置。 - 前記第1の記憶手段の記憶ビット数は、前記第2の記憶手段の記憶ビット数に対して異なることを特徴とする請求項1〜6のいずれか1項に記載の固体撮像装置。
- 前記第1のバッファ、前記第2のバッファ及び前記第3のバッファの組みが複数設けられることを特徴とする請求項2記載の固体撮像装置。
- さらに、前記第1の記憶手段に前記カウント値を記憶させる期間では前記カウンタのカウント値を前記第2のバッファに伝達せずに前記第1のバッファに伝達し、前記第2の記憶手段に前記カウント値を記憶させる期間では前記カウンタのカウント値を前記第1のバッファに伝達せずに前記第2のバッファに伝達する伝達部を有することを特徴とする請求項1〜8のいずれか1項に記載の固体撮像装置。
- 前記複数の記憶手段は、複数の記憶手段ブロックに分割され、
複数の前記カウンタが設けられ、
前記複数の記憶手段ブロック内の記憶手段は、それぞれ前記複数のカウンタのカウント値を記憶することを特徴とする請求項1〜9のいずれか1項に記載の固体撮像装置。 - 請求項1〜10のいずれか1項に記載の固体撮像装置と、
前記複数の画素に像を形成する光学系と、
前記固体撮像装置から出力された信号を処理して画像データを生成する映像信号処理部と
を有することを特徴とする撮像システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012161780A JP5362080B2 (ja) | 2011-10-07 | 2012-07-20 | 固体撮像装置及び撮像システム |
US13/629,332 US8848079B2 (en) | 2011-10-07 | 2012-09-27 | Solid-state imaging device and imaging system using buffered counter value of a counter |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011223117 | 2011-10-07 | ||
JP2011223117 | 2011-10-07 | ||
JP2012161780A JP5362080B2 (ja) | 2011-10-07 | 2012-07-20 | 固体撮像装置及び撮像システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013093837A true JP2013093837A (ja) | 2013-05-16 |
JP5362080B2 JP5362080B2 (ja) | 2013-12-11 |
Family
ID=48041852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012161780A Active JP5362080B2 (ja) | 2011-10-07 | 2012-07-20 | 固体撮像装置及び撮像システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US8848079B2 (ja) |
JP (1) | JP5362080B2 (ja) |
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US9332202B2 (en) | 2014-02-25 | 2016-05-03 | Canon Kabushiki Kaisha | Solid-state imaging apparatus and imaging system |
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US10003761B2 (en) | 2015-09-10 | 2018-06-19 | Canon Kabushiki Kaisha | Imaging device having multiple analog-digital conversion circuits that perform multiple ad conversions for a singular one of a pixel signal |
US11627269B2 (en) | 2020-11-04 | 2023-04-11 | Canon Kabushiki Kaisha | Analog-to-digital conversion circuit using comparator and counter, photoelectric conversion apparatus using comparator and counter, and photoelectric conversion system using comparator and counter |
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- 2012-07-20 JP JP2012161780A patent/JP5362080B2/ja active Active
- 2012-09-27 US US13/629,332 patent/US8848079B2/en active Active
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US10594971B2 (en) | 2015-09-10 | 2020-03-17 | Canon Kabushiki Kaisha | Imaging device and imaging system performing multiple A/D conversions of a singular pixel signal |
US11627269B2 (en) | 2020-11-04 | 2023-04-11 | Canon Kabushiki Kaisha | Analog-to-digital conversion circuit using comparator and counter, photoelectric conversion apparatus using comparator and counter, and photoelectric conversion system using comparator and counter |
Also Published As
Publication number | Publication date |
---|---|
US8848079B2 (en) | 2014-09-30 |
US20130088628A1 (en) | 2013-04-11 |
JP5362080B2 (ja) | 2013-12-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130725 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130903 |
|
R151 | Written notification of patent or utility model registration |
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