JP2016086310A - アナログデジタル変換回路、撮像装置及び撮像システム - Google Patents

Abstract

【課題】デジタル信号のビット間の遅延時間の差を低減することができることを課題とする。【解決手段】アナログデジタル変換回路は、アナログ信号と参照信号を比較する複数の比較器及びメモリと、グレイコードであって複数ビットのカウント信号を生成するカウンタと、各々がカウント信号の複数ビットをカウンタから複数のメモリに伝送する複数の第１の信号配線（１８３）を有し、各メモリは複数のビットメモリ（１８５）を有し、アナログデジタル変換回路は複数のメモリ同士でビットメモリ同士を各々が接続する複数の第２の信号配線（１８４）を有し、複数の第２の信号配線の各々は複数の第１の信号配線の各々に接続され、複数の第１の信号配線及び複数の第２の信号配線のいずれか又は両方において、カウント信号の最下位ビットの信号を伝送する信号配線が、各々がカウント信号の最下位ビットとは別のビットの信号を伝送する複数の信号配線の間に配置される。【選択図】図６

Description

本発明は、アナログデジタル変換回路、撮像装置及び撮像システムに関する。

複数の比較器と、複数の比較器の各々に、各々が対応して設けられた複数のメモリとを有するアナログデジタル変換回路が知られている（特許文献１参照）。複数の比較器の各々は、アナログ信号と、参照信号との信号レベルを比較した期間のカウント信号値を、比較器に対応して設けられたメモリに供給する。

特開２０１３−０９３８３７号公報

特許文献１では、メモリに入力されるカウント信号のビット間の遅延時間の差について検討されていなかった。

本発明の目的は、メモリに入力されるデジタル信号のビット間の遅延時間の差を低減することができるアナログデジタル変換回路、撮像装置及び撮像システムを提供することである。

本発明のアナログデジタル変換回路は、アナログ信号と、時間の経過にともなって信号レベルが変化する参照信号とを比較した結果を示す比較結果信号をそれぞれ出力する複数の比較器と、各々が前記複数の比較器の各々に対応して設けられた複数のメモリと、グレイコードであって、複数のビットを有するカウント信号を、クロック信号をカウントすることによって生成するカウンタと、各々が、前記カウント信号の複数のビットの各々を前記カウンタから前記複数のメモリに伝送する複数の第１の信号配線とを有し、前記複数のメモリの各々が、対応する前記複数の比較器の各々の前記比較結果信号の信号の変化に応じて前記カウント信号を保持することによって前記アナログ信号がデジタル信号に変換されるアナログデジタル変換回路であって、前記複数のメモリの各々は、前記複数のビットの各ビットの信号を各々が記憶する複数のビットメモリを有し、前記アナログデジタル変換回路は、前記複数のメモリ同士で、前記ビットメモリ同士を各々が接続する複数の第２の信号配線をさらに有し、前記複数の第２の信号配線の各々は前記複数の第１の信号配線の各々に接続され、前記複数の第１の信号配線及び前記複数の第２の信号配線のいずれかにおいて、又は両方において、前記カウント信号の最下位ビットの信号を伝送する信号配線が、各々が前記カウント信号の前記最下位ビットとは別のビットの信号を伝送する複数の信号配線の間に配置されることを特徴とする。

メモリに入力されるデジタル信号のビット間の遅延時間の差を低減し、アナログデジタル変換のリニアリティを改善し、また、アナログデジタル変換を高速化することができる。

撮像装置の構成の一例を示した図である。 アナログデジタル変換回路の動作タイミングを示した図である。 列メモリ群の構成の一例を示した図である。 列メモリ群を示した図である。 カウント信号のタイミングを示した図である。 撮像装置の構成例を示した図である。 撮像装置の構成例を示した図である。 撮像システムの構成例の示した図である。

（第１の実施形態）
図１は本発明の第１の実施形態による撮像装置１００の構成例を示す図であり、図２は撮像装置１００の駆動方法を示すタイミングチャートである。撮像装置１００は、アナログデジタル変換回路３００を有し、入射光を光電変換し、得られた電気信号をデジタル信号として外部に出力する。撮像装置１００は、画素アレイ１１０、垂直走査回路１２０、水平走査回路１３０、比較器１４０、カウンタ１６０、ランプ信号生成回路１７０、列メモリ群１８１、タイミング制御部１９０及び信号処理部１９１を有する。また、撮像装置１００は、行制御線１１２、垂直信号線１１３、カウント信号配線１８２、垂直カウント配線１８３及び水平カウント配線１８４を有する。列メモリ群１８１は、複数の列メモリ１８０を有する。複数の列メモリ１０８は、それぞれ、複数の比較器１４０に対応して設けられる。画素アレイ１１０は、光電変換素子を含む複数の画素１１１を有する。複数の画素１１１は、画素アレイ１１０内に２次元行列状に配置されている。図１では、２行分の画素１１１を示しているが、画素１１１の行数はこれに限るものではない。

垂直走査回路１２０は、複数の行制御線１１２を介して、行単位で、複数の画素１１１に電気的に接続されている。１つの行制御線１１２は、１行の画素１１１に対応して共通に設けられている。垂直走査回路１２０は、タイミング制御部１９０に電気的に接続されている。垂直走査回路１２０は、タイミング制御部１９０から供給される信号に基づいて、複数の行制御線１１２の各々に供給する信号レベルをハイレベルにする。画素１１１に電気的に接続された行制御線１１２の信号レベルがハイレベルになると、その行制御線１１２に対応する行の画素１１１は、各列の垂直信号線１１３に、入射光に基づく信号ＰＩＸＳＩＧを出力する。複数の垂直信号線１１３は、それぞれ、各列の画素１１１に共通に接続される。

ランプ信号生成回路１７０は、ランプ信号ＲＡＭＰを生成する。ランプ信号ＲＡＭＰは、時間の経過にともなって信号レベルが変化（単調に増加又は単調に減少）する参照信号である。ランプ信号生成回路１７０は、ランプ信号ＲＡＭＰを、ランプ信号線１７１を介して、複数の比較器１４０の各々に供給する。ランプ信号生成回路１７０は、タイミング制御部１９０に電気的に接続されている。ランプ信号生成回路１７０は、タイミング制御部１９０から供給される信号に基づいて、ランプ信号ＲＡＭＰの時間の経過にともなう信号レベルの変化を開始する。

複数の比較器１４０の各々は、画素アレイ１１０の複数の垂直信号線１１３の各々に対応して設けられている。すなわち、１つの比較器１４０は、１列の画素１１１に対応して設けられている。複数の比較器１４０の各々は、ランプ信号生成回路１７０と、１つの垂直信号線１１３に電気的に接続されている。また、複数の比較器１４０の各々は、対応して設けられた複数の列メモリ１８０の各々に電気的に接続されている。複数の比較器１４０の各々は、複数の列メモリ１８０の各々に、信号ＬＡＴＣＨを供給する。複数の比較器１４０の各々は、複数列の画素１１１からの複数のアナログ信号ＰＩＸＳＩＧとランプ信号ＲＡＭＰとを比較した結果を示す比較結果信号ＬＡＴＣＨをそれぞれ出力する。比較器１４０は、信号ＰＩＸＳＩＧの信号レベルよりもランプ信号ＲＡＭＰの信号レベルが大きくなる時刻ｔ２１（図２）で、信号ＬＡＴＣＨをローレベルからハイレベルにする。その所定期間後の時刻ｔ２２（図２）で、比較器１４０は、信号ＬＡＴＣＨをハイレベルからローレベルにする。つまり、信号ＬＡＴＣＨは、比較器１４０が行う比較の結果の変化によって、信号レベルが変化する信号である。

カウンタ１６０は、タイミング制御部１９０からカウンタ１６０に出力されるクロック信号ＣＬＫをカウントする。このカウント動作により、カウンタ１６０はカウント信号である信号ＣＯＵＮＴを生成する。カウンタ１６０は、カウント信号配線１８２と、垂直カウント配線１８３と、水平カウント配線１８４とを介し、複数の列メモリ１８０の各々に、信号ＣＯＵＮＴを供給する。カウンタ１６０は、タイミング制御部１９０からカウンタ１６０に供給される信号ＣＬＫをカウントし、そのカウント値を信号ＣＯＵＮＴとして出力する。信号ＣＬＫは、クロック信号である。また、信号ＣＯＵＮＴは、前後に隣接するカウント値間のハミング距離が１であるグレイコードである。

カウント信号配線１８２は、カウンタ１６０と垂直カウント配線１８３との間に電気的に接続されている。垂直カウント配線１８３は、カウント信号配線１８２と水平カウント配線１８４との間に電気的に接続されている。水平カウント配線１８４は、列メモリ群１８１内の列メモリ１８０と電気的に接続されている。列メモリ群１８１は、全列の列メモリ１８０をブロック分割数Ｎ（Ｎ≧１の整数）で、分割したものである。また、カウント信号配線１８２と、垂直カウント配線１８３と、水平カウント配線１８４とは、カウンタ１６０の分解能に応じた複数ビットのバス配線となっている。

アナログデジタル変換回路３００は、複数の比較器１４０、ランプ信号生成回路１５０、カウンタ１６０及び複数の列メモリ群１８１を有し、信号ＰＩＸＳＩＧをアナログからデジタルに変換する。複数の画素１１１は、光電変換に基づく複数のアナログ信号ＰＩＸＳＩＧをアナログデジタル変換回路３００に出力する。

次に、図２を参照しながら、図１の撮像装置１００の動作を説明する。図２の各信号は、図１に示した各信号に対応している。図２は、撮像装置１００が通常動作として、入射光に基づくデジタル信号を生成する場合のタイミングチャートである。なお、信号ＣＯＵＮＴは、５ビットのデジタル信号である。「列メモリ」は、列メモリ１８０がホールドするデジタル信号を表している。説明を簡単にするために、信号ＣＯＵＮＴ、及び列メモリ１８０がホールドする信号のそれぞれを１０進数で表している。１０進数で表記したそれぞれの信号は、実際には、５ビットの２進数のグレイコードで表される信号である。

時刻ｔ２０では、ハイレベルの行信号線１１２に電気的に接続された画素１１１は、垂直信号線１１３に、入射光に基づく信号ＰＩＸＳＩＧを出力する。時刻ｔ２０では、タイミング制御部１９０の制御によって、ランプ信号生成回路１５０は、ランプ信号ＲＡＭＰに対して、時間にともなった信号レベルの変化を開始する。また、時刻ｔ２０では、カウンタ１６０は、タイミング制御部１９０から供給される信号ＣＬＫのパルスのカウントを開始する。

時刻ｔ２１では、比較器１４０は、画素１１１が垂直信号線１１３に出力している信号ＰＩＸＳＩＧとランプ信号ＲＡＭＰとの信号レベルの大小関係が逆転するので、信号ＬＡＴＣＨの信号レベルをローレベルからハイレベルにする。時刻ｔ２１から所定時間経過後の時刻ｔ２２では、比較器１４０は、信号ＬＡＴＣＨの信号レベルをハイレベルからローレベルにする。列メモリ１８０は、信号ＬＡＴＣＨの信号レベルがハイレベルからローレベルになった時刻ｔ２２の信号ＣＯＵＮＴをホールドする。複数の列メモリ１８０の各々は、信号ＰＩＸＳＩＧのアナログ信号に基づくデジタル信号をホールドするメモリである。列メモリ１８０のホールド値は、参照信号であるランプ信号ＲＡＭＰが信号レベルの変化を開始する時刻ｔ２０から、比較器１４０の比較結果信号ＬＡＴＣＨの信号レベルがローレベルに変化する時刻ｔ２２までの期間に基づくカウント信号の値である。

複数の列メモリ１８０は、ランプ信号ＲＡＭＰの信号レベルが変化を開始する時刻ｔ２０から複数の比較器１４０の比較結果信号ＬＡＴＣＨの信号レベルが変化する時刻ｔ２１又はｔ２２までの期間に基づくカウント信号ＣＯＵＮＴをそれぞれ記憶する。

時刻ｔ２３では、ランプ信号生成回路１７０は、ランプ信号ＲＡＭＰに対して、時間にともなった信号レベルの変化を終了する。その後、水平走査回路１３０は、複数の列メモリ１８０を順次走査し、複数の列メモリ１８０の各々がホールドした信号を、順次、信号処理部１９１に出力する。

図３（ａ）は、列メモリ群１８１の構成の一例を示した図である。カウント信号ＣＯＵＮＴ［４：０］は、５ビットのデジタル信号ＣＯＵＮＴ［０］〜ＣＯＵＮＴ［４］として説明するが、これに限るものではない。列メモリ群１８１は、例えば１００列の列メモリ１８０を有する。また、複数の列メモリ１８０の各々は、メモリ群であり、信号ＣＯＵＮＴ［４：０］の５個のビット値ＣＯＵＮＴ［０］〜ＣＯＵＮＴ［４］をそれぞれ記憶する５個のビットメモリ１８５を有する。ビットメモリ１８５は、１ビットのメモリである。列メモリ１８０内の５個のビットメモリ１８５は、水平方向に配線された水平カウント配線１８４により、図面の上から順に各ビット信号に対応する５ビットの信号ＣＯＵＮＴ［０］〜ＣＯＵＮＴ［４］を信号ＬＡＴＣＨによりそれぞれホールドするように接続される。複数の水平カウント配線１８４は、複数の第２の信号配線である。複数の水平カウント配線１８４は、複数の列メモリ１８０の複数のビットメモリ１８５のうちの信号ＣＯＵＮＴ［４：０］の複数のビット値ＣＯＵＮＴ［０］〜ＣＯＵＮＴ［４］のビット番号が同じビットメモリ１８５同士をそれぞれ接続する。すなわち、複数の水平カウント配線１８４は、各々が、複数の列メモリ１８０同士で、ビットメモリ１８５同士を接続する。複数の水平カウント配線１８４は、信号ＣＯＵＮＴ［４：０］の複数のビット値ＣＯＵＮＴ［０］〜ＣＯＵＮＴ［４］のビット番号が同じ複数の垂直カウント配線１８３にそれぞれ接続される。

信号ＣＯＵＮＴ［４：０］は、カウント信号リピートバッファ２０１、カウント信号配線１８２、カウント信号バッファ２０２、垂直カウント配線１８３及び水平カウント配線１８４を経て、各ビットメモリ１８５に供給される。カウント信号配線１８２は、第３の信号配線であり、信号ＣＯＵＮＴ［４：０］の複数のビット値（５ビット値）を複数の垂直カウント配線１８３に供給する。複数の垂直カウント配線１８３の各々は、複数の第１の信号配線の各々である。複数の垂直カウント配線１８３の各々は、信号ＣＯＵＮＴ［４：０］の複数のビット値ＣＯＵＮＴ［０］〜ＣＯＵＮＴ［４］の各々のビット値を伝送する。カウント信号リピートバッファ２０１は、第２のバッファであり、カウント信号配線１８２を複数に分割するように接続される。カウント信号バッファ２０２は、カウント信号配線１８２と、垂直方向に配線された垂直カウント配線１８３との間に接続される。水平方向に配線された水平カウント配線１８４は、垂直カウント配線１８３とビットメモリ１８５との間に接続される。カウント信号バッファ２０２は、複数の第１のバッファであり、複数の垂直カウント配線１８３にそれぞれ接続される。

信号ＣＯＵＮＴ［４：０］の最下位ビットである信号ＣＯＵＮＴ［０］が接続される垂直カウント配線１８３は、最下位ビットの信号ＣＯＵＮＴ［０］以外のビットの信号ＣＯＵＮＴ［１］〜［４］が接続される垂直カウント配線１８３に挟まれるように配置される。即ち、最下位ビットの信号ＣＯＵＮＴ［０］の垂直カウント配線１８３を中心にし、ビット番号の昇順に左右に（外側に）交互に、最下位ビット以外の複数のビットの信号ＣＯＵＮＴ［１］〜［４］の垂直カウント配線１８３を振り分けるように配置している。

最下位ビットの信号ＣＯＵＮＴ［０］の垂直カウント配線１８３は、中心に配置され、水平カウント配線１８４を介して、最上の行のビットメモリ１８５に接続される。下位から２ビット目の信号ＣＯＵＮＴ［１］の垂直カウント配線１８３は、信号ＣＯＵＮＴ［０］の垂直カウント配線１８３の左に配置され、水平カウント配線１８４を介して、上から２行目のビットメモリ１８５に接続される。下位から３ビット目の信号ＣＯＵＮＴ［２］の垂直カウント配線１８３は、信号ＣＯＵＮＴ［０］の垂直カウント配線１８３の右に配置され、水平カウント配線１８４を介して、上から３行目のビットメモリ１８５に接続される。下位から４ビット目の信号ＣＯＵＮＴ［３］の垂直カウント配線１８３は、信号ＣＯＵＮＴ［１］の垂直カウント配線１８３の左に配置され、水平カウント配線１８４を介して、上から４行目のビットメモリ１８５に接続される。下位から５ビット目の信号ＣＯＵＮＴ［４］の垂直カウント配線１８３は、信号ＣＯＵＮＴ［２］の垂直カウント配線１８３の右に配置され、水平カウント配線１８４を介して、上から５行目のビットメモリ１８５に接続される。

本実施形態において、カウント信号リピートバッファ２０１と、列メモリ入力バッファ２０２は、必須ではない。カウント信号配線１８２と、垂直カウント配線１８３の負荷が大きい場合において、カウント信号リピートバッファ２０１と、列メモリ入力バッファ２０２のいずれかを配置することで、信号ＣＯＵＮＴ［４：０］の伝送特性を向上させることができる。

ビットメモリ１８５に記載している数字は、各列間の水平カウント配線１８４の配線長に依存する相対的な遅延時間差を意味する。その遅延時間差の前提条件を説明する。本実施形態では、説明を簡略化するために、カウント信号配線１８２と垂直カウント配線１８３による信号の遅延時間は無視して考える。そして、水平カウント配線１８４に接続されたビットメモリ１８５間の配線長差が信号遅延を生じさせるとする。隣接するビットメモリ１８５間の遅延時間差を１とする。図３（ａ）では、垂直カウント配線１８３と水平カウント配線１８４が接続された近接のビットメモリ１８５を基準として、水平方向のビットメモリ１８５の数を遅延時間差として数字で表している。そうすると、列メモリ群１８１の左端と右端のビットメモリ１８５のカウント信号の遅延時間量が大きくなる。

図３（ｂ）は、図３（ａ）の各列メモリ１８０内の各ビット信号の遅延時間差を、信号ＣＯＵＮＴ［０］を基準として、数字で表している。本実施形態では、各列内のビット信号の遅延時間差は±２内と小さいことが分かる。

図４（ａ）及び（ｂ）は、比較例によるカウント信号とメモリの接続方法を示す図である。図４（ａ）及び（ｂ）では、垂直カウント配線１８３と水平カウント配線１８４を、信号ＣＯＵＮＴ［０］から信号ＣＯＵＮＴ［４］まで順に配置し、接続している。この時の各ビットメモリ１８５までのカウント信号の遅延時間量を図３（ａ）及び（ｂ）と同様に算出した。図４（ａ）は遅延時間量を示し、図４（ｂ）は各列内のビット遅延時間差を示している。図４（ｂ）では、各列ビット信号の遅延時間差は±４と大きい。

図３（ｂ）の本実施形態の遅延時間差が小さいということは、デジタルデータの微分非直線性誤差（ＤＮＬ）を低減できる、あるいはカウント信号の高速化に適していると言える。

図５は、図３（ｂ）の列メモリ群１８１の一番右端の一点鎖線で囲んで示した列メモリ１８０のカウント信号ＣＯＵＮＴ［０］〜ＣＯＵＮＴ［４］のタイミンチャートである。信号ＣＯＵＮＴ［１］〜ＣＯＵＮＴ［４］は、理想的な遅延時間が無い場合を破線で示し、遅延時間差を反映した場合を実線で示し、それらに付された数字は図３（ｂ）のビットメモリ１８５に記載した遅延時間差である。遅延時間差の正負符号の「−」は、理想的な遅延時間が無い場合に対して、カウント信号の位相が進んでいることを示している。信号ＣＯＵＮＴ［４］の理想タイミングは、時刻ｔ４１で変化すべきであるが、本実施形態では遅延時間差が−２であり、位相が進んで、時刻ｔ４０で変化している。

信号ＣＯＵＮＴ［１］〜ＣＯＵＮＴ［４］は、グレイコードであるため、カウント値は、信号ＣＯＵＮＴ［０］と、信号ＣＯＵＮＴ［１］〜ＣＯＵＮＴ［４］の各信号との位相差で決まる。よって、信号ＣＯＵＮＴ［０］と信号ＣＯＵＮＴ［４］の遅延時間差が１ＬＳＢ以内であればカウント値に影響することがない。遅延時間差が小さければ、カウント値は変わらず、また、高速化に対応できることになる。したがって、本実施形態の接続方法を用いると、微分非直線性誤差（ＤＮＬ）が改善され、高速化することが可能である。

本実施形態では、最下位ビットの信号ＣＯＵＮＴ［０］の垂直カウント配線１８３を中心にし、ビット番号の昇順に左右に交互に、その他のビットの信号ＣＯＵＮＴ［１］〜ＣＯＵＮＴ［４］の垂直カウント配線１８３を振り分けるように配置している。これは、ビット番号が小さいほど信号レベルの変化点が多く、リニアリティの悪化を低減する効果が大きいためである。最下位ビットに対し、少なくともその他の１つのビットで改善する接続とすればよい。

なお、本実施形態の撮像装置１００は、垂直信号線１１３に出力された信号ＰＩＸＳＩＧを増幅した信号を比較器１４０に出力する増幅部をさらに有していても良い。また、本実施形態では、ランプ信号ＲＡＭＰが、時間の経過にともなってスロープ状に信号レベルが変化する信号である。ランプ信号ＲＡＭＰは、時間の経過にともなって階段状に信号レベルが変化する信号であっても良い。このように階段状に信号レベルが変化するランプ信号ＲＡＭＰも、時間の経過にともなって信号レベルが変化する参照信号である。

（第２の実施形態）
本発明の第２の実施形態による撮像装置１００は、図３（ａ）及び（ｂ）の列メモリ群１８１の代わりに、図６の列メモリ群５００を設けたものである。すなわち、図１の撮像装置１００において、列メモリ群１８１の代わりに、図６の列メモリ群５００を設けたものである。本実施形態の撮像装置１００は、列メモリ群５００を有する。以下、本実施形態（図６）が第１の実施形態（図３（ａ）及び（ｂ））と異なる点を説明する。

図６は、列メモリ群５００の構成例を示す図である。列メモリ群５００は、複数の列メモリ１８０及び水平カウント配線１８４を有する。列メモリ１８０は、カウント信号のビット数に応じた複数のビットメモリ１８５を有する。ビットメモリ１８５は、1ビットのメモリである。複数の水平カウント配線１８４の各々は、複数列のビットメモリ１８５の各ビットの各々と電気的に接続されている。

本実施形態が第１の実施形態と異なる点を説明する。本実施形態では、最下位ビットの信号ＣＯＵＮＴ［０］の水平カウント配線１８４を中心に、ビット番号の昇順に上下に（外側に）交互に、最下位ビット以外の複数のビットの信号ＣＯＵＮＴ［１］〜ＣＯＵＮＴ［４］の水平カウント配線１８４が配置されている。

最下位ビットの信号ＣＯＵＮＴ［０］の水平カウント配線１８４は、中心に配置され、上から３行目のビットメモリ１８５に接続される。下位から２ビット目の信号ＣＯＵＮＴ［１］の水平カウント配線１８４は、信号ＣＯＵＮＴ［０］の水平カウント配線１８４の上に配置され、上から２行目のビットメモリ１８５に接続される。下位から３ビット目の信号ＣＯＵＮＴ［２］の水平カウント配線１８４は、信号ＣＯＵＮＴ［０］の水平カウント配線１８４の下に配置され、上から４行目のビットメモリ１８５に接続される。下位から４ビット目の信号ＣＯＵＮＴ［３］の水平カウント配線１８４は、信号ＣＯＵＮＴ［１］の水平カウント配線１８４の左に配置され、上から１行目のビットメモリ１８５に接続される。下位から５ビット目の信号ＣＯＵＮＴ［４］の水平カウント配線１８４は、信号ＣＯＵＮＴ［２］の水平カウント配線１８４の下に配置され、上から５行目のビットメモリ１８５に接続される。

第１の実施形態では、説明簡略化のため、垂直カウント配線１８３による遅延時間差が無いとして説明した。しかし、本実施形態の接続を用いることで、垂直カウント配線１８３による遅延時間差を改善することが可能である。

本実施形態では、最下位ビットの信号ＣＯＵＮＴ［０］の水平カウント配線１８４を中心に、ビット番号の昇順に上下に交互に、その他のビットの信号ＣＯＵＮＴ［１］〜ＣＯＵＮＴ［４］の水平カウント配線１８４が配置される。これは、ビット番号が小さいほど信号レベルの変化点が多く、リニアリティを改善する効果が大きいためである。最下位ビットに対し、少なくともその他の１つのビットで改善する接続とすればよい。

以上のように、垂直カウント配線１８３及び水平カウント配線１８４のいずれか又は両方は、デジタル信号ＣＯＵＮＴ［４：０］の最下位ビットＣＯＵＮＴ［０］の信号配線が他の複数のビットＣＯＵＮＴ［１］〜ＣＯＵＮＴ［４］の信号配線の間に配置される。

（第３の実施形態）
本発明の第３の実施形態による撮像装置１００は、図６の列メモリ群５００の代わりに、図７の列Ｎメモリ群６００及び列Ｓメモリ群６１０を設けたものである。すなわち、図１の撮像装置１００において、列メモリ群１８１の代わりに、図７の列Ｎメモリ群６００及び列Ｓメモリ群６１０を設けたものである。本実施形態の撮像装置１００は、列Ｎメモリ群６００及び列Ｓメモリ群６１０を有する。以下、本実施形態が第２の実施形態と異なる点を説明する。

撮像装置１００は、画素１１１のリセット時の信号ＰＩＸＳＩＧをアナログデジタル変換（Ｎ変換）し、カウント値を列Ｎメモリ群６００にホールドする。その後、撮像装置１００は、画素１１１の非リセット時の信号ＰＩＸＳＩＧをアナログデジタル変換（Ｓ変換）し、カウント値を列Ｓメモリ群６１０にホールドする。そして、信号処理部１９１は、列Ｎメモリ群６００のカウント値と列Ｓメモリ群６１０のカウント値の差を求めるデジタルＣＤＳ（Correlated Double Sampling）処理を行い、画素１１１の信号成分を抽出する。ここで述べた画素１１１のリセットについて説明する。画素１１１は入射光を光電変換することで電荷を生成する光電変換部と、光電変換部が生成した電荷を蓄積する電荷保持部と、前記電荷保持部の電位に基づく信号を信号ＰＩＸＳＩＧとして出力する出力部とを有する。画素１１１のリセットとは、この電荷蓄積部（出力部）の電位をリセットする動作により、出力部がリセット信号を出力する。また、画素１１１の非リセット時の信号ＰＩＸＳＩＧは、光電変換部が生成した電荷を蓄積した電荷蓄積部の電位に基づいて、出力部が出力する光電変換信号を指す。

図７は、列Ｎメモリ群６００及び列Ｓメモリ群６１０の構成例を示す図である。本実施形態（図７）が第２の実施形態（図６）と異なる点は、列メモリ群５００の代わりに、列Ｎメモリ群６００及び列Ｓメモリ群６１０が配置されている点である。

列Ｎメモリ群６００は、複数の列Ｎメモリ６０１及び水平カウント配線１８４を有する。列Ｎメモリ６０１は、Ｎ変換のビット数に応じた複数の第１のビットメモリ１８５を有し、画素１１１のリセット時のアナログ信号ＰＩＸＳＩＧに対応するデジタル信号ＣＯＵＮＴ［４：０］を記憶する。

列Ｓメモリ群６１０は、複数の列Ｓメモリ６１１及び水平カウント配線１８４を有する。列Ｓメモリ６１１は、Ｓ変換のビット数に応じた複数の第２のビットメモリ１８５を有し、画素１１１の非リセット時のアナログ信号ＰＩＸＳＩＧに対応するデジタル信号ＣＯＵＮＴ［４：０］を記憶する。列Ｎメモリ群６００と列Ｓメモリ群６１０とにおいて、カウンタ１６０から、最下位ビットの信号ＣＯＵＮＴ［０］を保持するビットメモリ１８５までの垂直カウント配線１８３の配線長が等しい。本実施形態では、列Ｎメモリ６０１と列Ｓメモリ６１１のビット数を同じとしているが、これに限るものではない。

本実施形態では、各ビットの相対誤差だけでなく、列Ｎメモリ群６００と列Ｓメモリ群６１０の相対誤差も考慮しなければならない。つまり、図７に示すように、列Ｎメモリ群６００と列Ｓメモリ群６１０が上下に配置されている場合、列Ｎメモリ群６００と列Ｓメモリ群６１０は、上下に線対称に配置されることが望ましい。列Ｎメモリ群６００及び列Ｓメモリ群６１０は、それぞれ、図６の列メモリ群５００と同様の構成を有する。

（第４の実施形態）
上記の第１〜第３の実施形態で述べた撮像装置１００は、種々の撮像システムに適用可能である。撮像システムの一例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどがあげられる。図８に、撮像システムの一例としてデジタルスチルカメラに、第１〜第３の実施形態のいずれかの撮像装置１００を適用した撮像システムの図を示す。

図８に例示した撮像システムは、撮像装置１５４、レンズ１５２の保護のためのバリア１５１、被写体の光学像を撮像装置１５４に結像させるレンズ１５２、及びレンズ１５２を通過する光量を可変にするための絞り１５３を有する。レンズ１５２及び絞り１５３は撮像装置１５４に光を集光する光学系である。撮像装置１５４は、第１〜第３の実施形態のいずれかの撮像装置１００である。また、図８に例示した撮像システムは、撮像装置１５４より出力される出力信号の処理を行う出力信号処理部１５５を有する。

出力信号処理部１５５は、撮像装置１５４が出力する信号に基づいて画像を生成する。具体的には、出力信号処理部１５５は、その他、必要に応じて、各種の補正及び圧縮を行って、画像データを出力する。図８に例示した撮像システムは、さらに、画像データを一時的に記憶するためのバッファメモリ部１５６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１５７を有する。さらに、撮像システムは、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１５９、記録媒体１５９に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１５８を有する。なお、記録媒体１５９は、撮像システムに内蔵されていてもよく、着脱可能であってもよい。

さらに、撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０、撮像装置１５４と出力信号処理部１５５に各種タイミング信号を出力するタイミング発生部１５１１を有する。ここで、タイミング信号などは、外部から入力されてもよく、撮像システムは少なくとも撮像装置１５４と、撮像装置１５４から出力された出力信号を処理する出力信号処理部１５５とを有すればよい。以上のように、本実施形態の撮像システムは、撮像装置１５４を適用して撮像動作を行うことが可能である。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１００ 撮像装置、１４０ 比較器、１６０ カウンタ、１７０ ランプ信号生成回路、１８０ 列メモリ、１８１ 列メモリ群、１８２ カウント信号配線、１８３ 垂直カウント配線、１８４ 水平カウント配線

Claims (11)

1. アナログ信号と、時間の経過にともなって信号レベルが変化する参照信号とを比較した結果を示す比較結果信号をそれぞれ出力する複数の比較器と、
   各々が前記複数の比較器の各々に対応して設けられた複数のメモリと、
   グレイコードであって、複数のビットを有するカウント信号を、クロック信号をカウントすることによって生成するカウンタと、
   各々が、前記カウント信号の複数のビットの各々を前記カウンタから前記複数のメモリに伝送する複数の第１の信号配線とを有し、
   前記複数のメモリの各々が、対応する前記複数の比較器の各々の前記比較結果信号の信号の変化に応じて前記カウント信号を保持することによって前記アナログ信号がデジタル信号に変換されるアナログデジタル変換回路であって、
   前記複数のメモリの各々は、前記複数のビットの各ビットの信号を各々が記憶する複数のビットメモリを有し、
   前記アナログデジタル変換回路は、前記複数のメモリ同士で、前記ビットメモリ同士を各々が接続する複数の第２の信号配線をさらに有し、
   前記複数の第２の信号配線の各々は前記複数の第１の信号配線の各々に接続され、
   前記複数の第１の信号配線及び前記複数の第２の信号配線のいずれかにおいて、又は両方において、前記カウント信号の最下位ビットの信号を伝送する信号配線が、各々が前記カウント信号の前記最下位ビットとは別のビットの信号を伝送する複数の信号配線の間に配置されることを特徴とするアナログデジタル変換回路。
2. 前記最下位ビットの第１の信号配線を中心にし、ビット番号の昇順に外側に交互に、各々が前記カウント信号の前記最下位ビットとは別のビットの信号を伝送する複数の第１の信号配線が配置されることを特徴とする請求項１記載のアナログデジタル変換回路。
3. 前記最下位ビットの第２の信号配線を中心にし、ビット番号の昇順に外側に交互に、各々が前記カウント信号の前記最下位ビットとは別のビットの信号を伝送する複数の第２の信号配線が配置されることを特徴とする請求項１又は２記載のアナログデジタル変換回路。
4. さらに、前記複数の第１の信号配線にそれぞれ接続される複数の第１のバッファを有することを特徴とする請求項１〜３のいずれか１項に記載のアナログデジタル変換回路。
5. さらに、前記デジタル信号の複数のビット値を前記複数の第１の信号配線に供給する第３の信号配線と、
   前記第３の信号配線に接続される第２のバッファとを有することを特徴とする請求項１〜４のいずれか１項に記載のアナログデジタル変換回路。
6. 請求項１〜５のいずれか１項に記載のアナログデジタル変換回路と、
   各々が光電変換に基づく前記アナログ信号を前記アナログデジタル変換回路に出力する複数の画素と
   を有することを特徴とする撮像装置。
7. 前記複数の画素の各々は前記アナログ信号を出力する出力部を有し、
   前記複数の画素の各々の前記出力部は前記アナログ信号として、入射光に基づく光電変換信号と、前記出力部がリセットされたことによって出力するリセット信号とをそれぞれ出力し、
   前記複数のメモリの各々は、
   前記リセット信号を変換したデジタル信号を保持する第１のメモリと、
   前記光電変換信号を変換したデジタル信号を保持する第２のメモリとを有することを特徴とする請求項６記載の撮像装置。
8. 前記第１のメモリと前記第２のメモリとのそれぞれにおいて、
   前記複数の第１の信号配線のうち、前記カウント信号の最下位ビットの信号を伝送する前記第１の信号配線が、各々が前記カウント信号の前記最下位ビットとは別のビットの信号を伝送する複数の第１の信号配線の間に配置されていることを特徴とする請求項７記載の撮像装置。
9. 前記第１のメモリと前記第２のメモリとのそれぞれが前記複数のビットメモリを有し、
   前記第１のメモリと前記第２のメモリとのそれぞれにおいて、
   前記最下位ビットの第１の信号配線を中心にし、ビット番号の昇順に外側に交互に、各々が前記カウント信号の前記最下位ビットとは別のビットの信号を伝送する複数の第１の信号配線が配置されることを特徴とする請求項８記載の撮像装置。
10. 前記第１のメモリと前記第２のメモリとにおいて、
    前記カウンタから、前記最下位ビットの信号を保持する前記ビットメモリまでの前記第１の信号配線の配線長が等しいことを特徴とする請求項９記載の撮像装置。
11. 請求項６〜１０のいずれか１項に記載の撮像装置と、
    前記撮像装置が出力する信号に基づいて画像を生成する出力信号処理部とを有することを特徴とする撮像システム。

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