JPWO2013175959A1 - Ａ／ｄ変換器、固体撮像装置および電子機器 - Google Patents
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Abstract
本発明は、固定パターンノイズを除去することができ、画像の破綻を防止でき、ビットシフト時において適切なキャリー信号を生成でき、しかもビットシフトによりキャリー信号の周波数が増えたとしてもビット不整合性を回避することが可能なＡ／Ｄ変換器、固体撮像装置および電子機器を提供することができるようにするＡ／Ｄ変換器、固体撮像装置および電子機器に関する。読み出し部は、アナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタルＣＤＳを行う際に、ビットシフト機能部により第１の信号または第２の信号をビットシフトさせる。
Description
本発明は、ＣＭＯＳイメージセンサ等の固体撮像装置等に適用可能なＡ／Ｄ変換器、固体撮像装置および電子機器に関するものである。
近年デジタルスチルカメラやカムコーダ、監視カメラ等の用途に、ＣＭＯＳイメージメーセンサが広く使われるようになり、市場も拡大している。
ＣＭＯＳイメージセンサは、各画素に入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をデジタル化して外部に出力する。
ＣＭＯＳイメージセンサは、各画素に入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をデジタル化して外部に出力する。
一般に、ＣＭＯＳイメージセンサの画素回路は、フォトダイオードからの電荷信号を、画素回路に内蔵したソースフォロワによって出力（垂直）信号線の電位信号に変換して出力する。
読み出し時の画素の選択は行単位で順次実行され、選択行における各列の画素信号は順次あるいは並列的にアナログデジタル（Ａ／Ｄ）変換されて、撮像データとして出力される。
特に近年、高速化のために列ごとにＡ／Ｄ変換器を備え、一斉に変換が行われるケースが増えている。
読み出し時の画素の選択は行単位で順次実行され、選択行における各列の画素信号は順次あるいは並列的にアナログデジタル（Ａ／Ｄ）変換されて、撮像データとして出力される。
特に近年、高速化のために列ごとにＡ／Ｄ変換器を備え、一斉に変換が行われるケースが増えている。
ＣＭＯＳイメージセンサにおけるＡ／Ｄ変換には、ランプ波形を参照信号（参照電圧）として画像信号と比較器で比較し、比較器の出力が反転するまでカウンタで時間積分する、スロープ方式Ａ／Ｄ変換器が広く利用されている。
スロープ方式Ａ／Ｄ変換器は線形性やノイズ特性が良い。
スロープ方式Ａ／Ｄ変換器は線形性やノイズ特性が良い。
さらに、画素列ごと複数個のＡ／Ｄ変換器を配列して同時にＡ／Ｄ変換をするカラムＡ／Ｄ変換器は、Ａ／Ｄ変換器１個あたりの動作周波数を落とすため高速化できる。また、参照電圧生成器を各Ａ／Ｄ変換器で共有するため面積・消費電力効率が良く、他のＡ／Ｄ変換方式と比較してＣＭＯＳイメージセンサとの相性が良い。
特許文献１には次の技術が開示されている。
この技術では、１つの比較器に対して異なるランプ波傾きを生成する複数の参照電圧生成器を有し、撮像画像が暗所で高ビット精度、撮像画像が明所で低ビット精度でデータを取得することでダイナミックレンジの広い画像を得ることができる。
この技術は、細かい階調が要求されるのは暗所のみであるという画像センシングの性質を利用している。
この技術では、１つの比較器に対して異なるランプ波傾きを生成する複数の参照電圧生成器を有し、撮像画像が暗所で高ビット精度、撮像画像が明所で低ビット精度でデータを取得することでダイナミックレンジの広い画像を得ることができる。
この技術は、細かい階調が要求されるのは暗所のみであるという画像センシングの性質を利用している。
また、特許文献２，３には次のような技術が開示されている。
この技術は、カラムＡ／Ｄ変換器において、下位ビットを複数カラム毎に配置したグレイコードカウンタおよびラッチで取得し、上位ビットをカラム毎に配置したバイナリリップルカウンタで取得することで、大幅に消費電力を低減する。
この技術では、上位ビットは既存技術のとおりにリップルカウンタにおけるアップダウンカウントでデジタルＣＤＳ（Correlated Double Sampling；相関二重サンプリング）を実現する。
下位ビットはグレイコードであるため黒レベルと画像データをそれぞれラッチに格納し、デジタルプロセッサなどに各データを転送してバイナリコードに変換してからデジタルＣＤＳを施す。
この技術は、カラムＡ／Ｄ変換器において、下位ビットを複数カラム毎に配置したグレイコードカウンタおよびラッチで取得し、上位ビットをカラム毎に配置したバイナリリップルカウンタで取得することで、大幅に消費電力を低減する。
この技術では、上位ビットは既存技術のとおりにリップルカウンタにおけるアップダウンカウントでデジタルＣＤＳ（Correlated Double Sampling；相関二重サンプリング）を実現する。
下位ビットはグレイコードであるため黒レベルと画像データをそれぞれラッチに格納し、デジタルプロセッサなどに各データを転送してバイナリコードに変換してからデジタルＣＤＳを施す。
ところが、上記特許文献１，２，３に開示された技術は以下の不利益がある。
特許文献１に開示された技術では、高ビット精度および低ビット精度で、黒レベルと画像データを２回ずつ読み出すため、撮像のフレームレートが犠牲になる。
さらに、低ビット精度の読み出しは黒レベルを後に読み出すため、固定パターンノイズを完全に除去することができない。
低ビット精度の画像データは、高ビット精度で取得した黒レベルを用いてＣＤＳを施せば固定パターンノイズを除去するとともに、低ビット精度での黒レベル読み出し期間が必要なくなるためフレームレートを高速化できる。
しかし、黒レベルと画像データのビット精度が異なると、１ＬＳＢ当たりのアナログ電圧値が異なるため、既存のアップダウンカウントによるカウンタ内デジタルＣＤＳを施すと画像データが破綻する。
さらに、低ビット精度の読み出しは黒レベルを後に読み出すため、固定パターンノイズを完全に除去することができない。
低ビット精度の画像データは、高ビット精度で取得した黒レベルを用いてＣＤＳを施せば固定パターンノイズを除去するとともに、低ビット精度での黒レベル読み出し期間が必要なくなるためフレームレートを高速化できる。
しかし、黒レベルと画像データのビット精度が異なると、１ＬＳＢ当たりのアナログ電圧値が異なるため、既存のアップダウンカウントによるカウンタ内デジタルＣＤＳを施すと画像データが破綻する。
特許文献２に開示された技術では、下位ビットをグレイコードカウンタ、上位ビットをバイナリリップルカウンタとする構成において、グレイコードカウンタのタイミングに同期した信号をキャリーとしてリップルカウンタに送る。
黒レベルと画像データのビット精度が異なりカウンタ内ＣＤＳを施す場合、上位ビットのビット重み（電圧値）が等しくなるようにビットシフトさせたキャリー信号を生成する必要がある。
特許文献２には『下位ビットラッチ部のデータをキャリーとしてカウントする上位ビットカウンタとを含む』との記載があるが、下位ビットラッチ部のデータは、ビットシフト時において適切なキャリー信号ではない。
黒レベルと画像データのビット精度が異なりカウンタ内ＣＤＳを施す場合、上位ビットのビット重み（電圧値）が等しくなるようにビットシフトさせたキャリー信号を生成する必要がある。
特許文献２には『下位ビットラッチ部のデータをキャリーとしてカウントする上位ビットカウンタとを含む』との記載があるが、下位ビットラッチ部のデータは、ビットシフト時において適切なキャリー信号ではない。
また、特許文献３に開示された技術では、ビット不整合性を回避するために、グレイコードカウンタのラッチ部よりキャリーマスク信号を生成し、キャリー信号をマスクする。
しかし、ビットシフトによりキャリー信号の周波数が倍増すると、マスク期間が不十分となりビット不整合性を回避できない可能性がある。
しかし、ビットシフトによりキャリー信号の周波数が倍増すると、マスク期間が不十分となりビット不整合性を回避できない可能性がある。
本発明は、固定パターンノイズを除去することができ、画像の破綻を防止でき、ビットシフト時において適切なキャリー信号を生成でき、しかもビットシフトによりキャリー信号の周波数が増えたとしてもビット不整合性を回避することが可能なＡ／Ｄ変換器、固体撮像装置および電子機器を提供することにある。
本発明の第１の観点のＡ／Ｄ変換器は、入力アナログ信号のレベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換部を含む読み出し部を有し、上記読み出し部は、上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる。
本発明の第２の観点の固体撮像装置は、光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、上記読み出し部は、上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる。
本発明の第３の観点の電子機器は、固体撮像装置を有し、上記固体撮像装置は、光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、上記読み出し部は、上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる。
本発明によれば、固定パターンノイズを除去することができ、画像の破綻を防止でき、ビットシフト時において適切なキャリー信号を生成でき、しかもビットシフトによりキャリー信号の周波数が増えたとしてもビット不整合性を回避することができる。
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．半導体装置の概要
１．１ 半導体装置における第１の配置構成例
１．２ 半導体装置における第２の配置構成例
１．３ 半導体装置における第３の配置構成例
２．固体撮像装置の概要
２．１ 固体撮像装置の基本的な構成例
２．２ 列並列ＡＤＣ搭載固体撮像装置の全体構成例
２．３ 第１のカラムＡＤＣの基本構成例
２．４ カウンタおよびビットシフト系の第１の実現例
２．５ カウンタおよびビットシフト系の第２の実現例
２．６ 第２のカラムＡＤＣの基本構成例
２．７ グレイコードカウンタの構成例
２．８ カラム処理部の第１の構成例
２．９ カラム処理部の第２の構成例
２．１０ カラム処理部の第３の構成例
２．１１ カラム処理部の第４の構成例
２．１２ カラム処理部の第５の構成例
２．１３ カラム処理部の第６の構成例
３．電子機器の構成例
なお、説明は以下の順序で行う。
１．半導体装置の概要
１．１ 半導体装置における第１の配置構成例
１．２ 半導体装置における第２の配置構成例
１．３ 半導体装置における第３の配置構成例
２．固体撮像装置の概要
２．１ 固体撮像装置の基本的な構成例
２．２ 列並列ＡＤＣ搭載固体撮像装置の全体構成例
２．３ 第１のカラムＡＤＣの基本構成例
２．４ カウンタおよびビットシフト系の第１の実現例
２．５ カウンタおよびビットシフト系の第２の実現例
２．６ 第２のカラムＡＤＣの基本構成例
２．７ グレイコードカウンタの構成例
２．８ カラム処理部の第１の構成例
２．９ カラム処理部の第２の構成例
２．１０ カラム処理部の第３の構成例
２．１１ カラム処理部の第４の構成例
２．１２ カラム処理部の第５の構成例
２．１３ カラム処理部の第６の構成例
３．電子機器の構成例
＜１．半導体装置の概要＞
図１は、本実施形態に係る半導体装置の積層構造の一例を示す図である。
本実施形態の半導体装置１００は、アレイ状に配置された、光電変換素子等を含む複数のセンサを有する。
以下では、このような構成を有する半導体装置の構成例を説明した後、半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
そして、固体撮像装置に適用可能なスロープ型ＡＤ変換器の具体的な構成例について詳細に説明する。
本スロープ型Ａ／Ｄ変換器は、固定パターンノイズを除去することができ、画像の破綻を防止でき、ビットシフト時において適切なキャリー信号を生成でき、しかもビットシフトによりキャリー信号の周波数が増えたとしてもビット不整合性を回避することできる。
図１は、本実施形態に係る半導体装置の積層構造の一例を示す図である。
本実施形態の半導体装置１００は、アレイ状に配置された、光電変換素子等を含む複数のセンサを有する。
以下では、このような構成を有する半導体装置の構成例を説明した後、半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
そして、固体撮像装置に適用可能なスロープ型ＡＤ変換器の具体的な構成例について詳細に説明する。
本スロープ型Ａ／Ｄ変換器は、固定パターンノイズを除去することができ、画像の破綻を防止でき、ビットシフト時において適切なキャリー信号を生成でき、しかもビットシフトによりキャリー信号の周波数が増えたとしてもビット不整合性を回避することできる。
半導体装置１００は、図１に示すように、第１チップ（上チップ）１１０と第２チップ（下チップ）１２０の積層構造を有する。
積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣ（Ｓ）Ｖ（Through Contact(Silicon) VIA））により電気的に接続される。
この半導体装置１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣ（Ｓ）Ｖ（Through Contact(Silicon) VIA））により電気的に接続される。
この半導体装置１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
上下２チップの積層構造において、第１チップ１１０はアイレ状に複数のセンサが配置されたアナログチップ（センサチップ）で構成される。
第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路を含むロジックチップ（デジタルチップ）で構成される。
ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンドするための開口部ＯＰＮが形成されている。
第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路を含むロジックチップ（デジタルチップ）で構成される。
ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンドするための開口部ＯＰＮが形成されている。
そして、本実施形態に係る２チップの積層構造を有する半導体装置１００は、以下の特徴的な構成を有する。
第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
＜１．１ 半導体装置における第１の配置構成例＞
図２は、本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。
図２の半導体装置１００Ａは、積層構造を有する第１チップ１１０Ａと第２チップ１２０Ａの回路等の配置が容易に理解できるように、第１チップ１１０Ａと第２チップ１２０Ａが２次元的に展開されて示されている。
図２は、本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。
図２の半導体装置１００Ａは、積層構造を有する第１チップ１１０Ａと第２チップ１２０Ａの回路等の配置が容易に理解できるように、第１チップ１１０Ａと第２チップ１２０Ａが２次元的に展開されて示されている。
第１チップ１１０Ａには、アレイ状に配置された複数のセンサ１１１（−０，−１、・・・）、各センサ１１１（−０，−１、・・・）の出力アナログ信号（センサ信号）を伝送する第１信号線ＬＳＧ１（−０，−１、・・・）が形成されている。
第１チップ１１０Ａにおいて、第１信号線ＬＳＧ１（−０，−１、・・・）には、各センサ１１１（−０，−１、・・・）のセンサ信号を第１クロックＣＬＫ１１でサンプリングするサンプルホールド（ＳＨ）回路１１２（−０，−１、・・・）が配置されている。
第１信号線ＬＳＧ１（−０，−１、・・・）には、それぞれサンプルホールド（ＳＨ）回路１１２（−０，−１、・・・）の出力センサ信号を増幅する増幅器（アンプ）１１３（−０，−１、・・・）が配置されている。
そして、第１チップ１１０Ａには、第１信号線ＬＳＧ１（−０，−１、・・・）を第２チップ１２０Ａ側と電気的に接続し、センサ信号を伝送するためのＴＣＶ１１４（−０，−１、・・・）が形成されている。
なお、図示していないが、第１チップ１１０Ａには、電源や制御信号用のＴＣＶも形成される。
第１チップ１１０Ａにおいて、第１信号線ＬＳＧ１（−０，−１、・・・）には、各センサ１１１（−０，−１、・・・）のセンサ信号を第１クロックＣＬＫ１１でサンプリングするサンプルホールド（ＳＨ）回路１１２（−０，−１、・・・）が配置されている。
第１信号線ＬＳＧ１（−０，−１、・・・）には、それぞれサンプルホールド（ＳＨ）回路１１２（−０，−１、・・・）の出力センサ信号を増幅する増幅器（アンプ）１１３（−０，−１、・・・）が配置されている。
そして、第１チップ１１０Ａには、第１信号線ＬＳＧ１（−０，−１、・・・）を第２チップ１２０Ａ側と電気的に接続し、センサ信号を伝送するためのＴＣＶ１１４（−０，−１、・・・）が形成されている。
なお、図示していないが、第１チップ１１０Ａには、電源や制御信号用のＴＣＶも形成される。
第２チップ１２０Ａには、第１チップ１１０Ａに形成された各ＴＣＶ１１４に接続された第２信号線ＬＳＧ２（−０，−１、・・・）が形成されている。
各第２信号線ＬＳＧ２（−０，−１、・・・）には、ＴＣＶ１１４を伝送されたセンサ信号を第２クロックＣＬＫ１２でサンプリングするサンプリングスイッチ１２１（−０，−１、・・・）が配置されている。
各第２信号線ＬＳＧ２（−０，−１、・・・）には、サンプリングスイッチ１２１（−０，−１、・・・）でサンプリングされた信号を量子化する量子化器１２２（−０，−１、・・・）が配置されている。
第２チップ１２０Ａには、各量子化器１２２（−０，−１、・・・）で量子化された信号をデジタル演算処理する信号処理回路１２３が配置されている。
各第２信号線ＬＳＧ２（−０，−１、・・・）には、ＴＣＶ１１４を伝送されたセンサ信号を第２クロックＣＬＫ１２でサンプリングするサンプリングスイッチ１２１（−０，−１、・・・）が配置されている。
各第２信号線ＬＳＧ２（−０，−１、・・・）には、サンプリングスイッチ１２１（−０，−１、・・・）でサンプリングされた信号を量子化する量子化器１２２（−０，−１、・・・）が配置されている。
第２チップ１２０Ａには、各量子化器１２２（−０，−１、・・・）で量子化された信号をデジタル演算処理する信号処理回路１２３が配置されている。
半導体装置１００Ａにおいて、各センサ１１１から出力される信号は、ＳＨ回路１１２でサンプルホールドされ、アンプ１１３を介してＴＣＶ１１４に伝送される。
ここで、センサ１１１からＳＨ回路１１２から出力される信号の電力が十分に大きい場合については、アンプはなくとも良い。
ＴＣＶ１１４を通して伝送された信号はロジックチップ（デジタルチップ）である第２チップ１２０Ａ上のサンプリングスイッチ１２１でサンプリングされ、量子化器１２２を用いて電圧方向に量子化される。このようにしてデジタル化したデータは信号処理回路１２３で演算処理される。
ここで、センサ１１１からＳＨ回路１１２から出力される信号の電力が十分に大きい場合については、アンプはなくとも良い。
ＴＣＶ１１４を通して伝送された信号はロジックチップ（デジタルチップ）である第２チップ１２０Ａ上のサンプリングスイッチ１２１でサンプリングされ、量子化器１２２を用いて電圧方向に量子化される。このようにしてデジタル化したデータは信号処理回路１２３で演算処理される。
本技術ではＴＣＶ１１４を伝送する信号は時間方向に離散化されており、電圧方向には連続の信号、すなわち離散時間アナログ信号としている。
この場合についても、隣接するＴＣＶ１１４からの信号の干渉が発生する。
ただし、ＳＨ回路１１２でサンプルホールドするタイミングを制御する第１クロックＣＬＫ１１と、第２チップ１２０Ａ上で離散時間アナログ信号をサンプリングする第２クロックＣＬＫ１２のタイミングを適切に制御することにより、ＴＣＶ間の干渉を回避できる。
この場合についても、隣接するＴＣＶ１１４からの信号の干渉が発生する。
ただし、ＳＨ回路１１２でサンプルホールドするタイミングを制御する第１クロックＣＬＫ１１と、第２チップ１２０Ａ上で離散時間アナログ信号をサンプリングする第２クロックＣＬＫ１２のタイミングを適切に制御することにより、ＴＣＶ間の干渉を回避できる。
図３（Ａ）〜（Ｃ）は、本実施形態に係る半導体装置の信号の時間的関係を示す図である。
図３（Ａ）はＴＣＶを伝送された信号が供給されるノードＮＤ１１の信号波形を、図３（Ｂ）は第１クロックＣＬＫ１１を、図３（Ｃ）は第２クロックＣＬＫ１２を、それぞれ示している。
図３（Ａ）はＴＣＶを伝送された信号が供給されるノードＮＤ１１の信号波形を、図３（Ｂ）は第１クロックＣＬＫ１１を、図３（Ｃ）は第２クロックＣＬＫ１２を、それぞれ示している。
今、ＴＣＶ１１４を介して伝送される離散時間アナログ信号のノードＮＤ１１に着目する。
第１クロックＣＬＫ１１はすべてのセンサ１１１に接続されたＳＨ回路１１２で共通のタイミングを使用しているため、ノードＮＤ１１と隣接するノードＮＤ１２の信号遷移の時間は理想的には同期化されている。
ただし、たとえば信号の配線遅延などでノードＮＤ１１とノードＮＤ１２にセンサからの信号出力タイミングがずれた場合については、図３（Ａ）に示すようにノードＮＤ１１の信号に干渉に起因するヒゲが発生する。
しかしながら、１データ伝送する区間において信号はＳＨ回路１１２で既に時間離散化されているため、この区間においては一定値であり、十分に時間を経過すれば所望の値に静定する。
この十分に値が静定したタイミングで第２クロックＣＬＫ１２を用いてサンプリングを行うように駆動を行うことで、ＴＣＶ１１４の干渉により発生する誤差を無視できるレベルまで低減することが可能となる。
第１クロックＣＬＫ１１はすべてのセンサ１１１に接続されたＳＨ回路１１２で共通のタイミングを使用しているため、ノードＮＤ１１と隣接するノードＮＤ１２の信号遷移の時間は理想的には同期化されている。
ただし、たとえば信号の配線遅延などでノードＮＤ１１とノードＮＤ１２にセンサからの信号出力タイミングがずれた場合については、図３（Ａ）に示すようにノードＮＤ１１の信号に干渉に起因するヒゲが発生する。
しかしながら、１データ伝送する区間において信号はＳＨ回路１１２で既に時間離散化されているため、この区間においては一定値であり、十分に時間を経過すれば所望の値に静定する。
この十分に値が静定したタイミングで第２クロックＣＬＫ１２を用いてサンプリングを行うように駆動を行うことで、ＴＣＶ１１４の干渉により発生する誤差を無視できるレベルまで低減することが可能となる。
＜１．２ 半導体装置における第２の配置構成例＞
図４は、本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。
図４は、本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。
図４の半導体装置１００Ｂが図２の半導体装置１００Ａと異なる点は以下の通りである。
すなわち、第２チップ１２０Ｂにおいて、各第２信号線ＬＳＧ２（−０，−１、・・・）に配置されるサンプリングスイッチ１２１（−０，−１、・・・）と量子化器１２２（−０，−１、・・・）の配置位置（接続位置）が逆になっている。
すなわち、第２チップ１２０Ｂにおいて、各第２信号線ＬＳＧ２（−０，−１、・・・）に配置されるサンプリングスイッチ１２１（−０，−１、・・・）と量子化器１２２（−０，−１、・・・）の配置位置（接続位置）が逆になっている。
本技術における第２クロックＣＬＫ１２のタイミングでのサンプリングと量子化は、連続時間での量子化と量子化器１２２に接続されたサンプリングスイッチ１２１というように順番を入れ替えても構わない。
この場合、サンプリングスイッチ１２１の動作はフリップフロップを各信号に対して設けることで実現される。
この場合、サンプリングスイッチ１２１の動作はフリップフロップを各信号に対して設けることで実現される。
図２のような構成をとった場合、サンプリングスイッチ１２１がオフにあるとき（切れるとき）にｋＴ/Ｃノイズが発生し、これが問題となるおそれがあるが、図４の構成であればｋＴ/Ｃノイズが発生しない。
＜１．３ 半導体装置における第３の配置構成例＞
図５は、本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。
図５は、本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。
図５の半導体装置１００Ｃが図２および図４の半導体装置１００Ａ，１００Ｂと異なる点は以下の通りである。
すなわち、第２チップ１２０Ｃにおいては、サンプリングスイッチと量子化器の代わりに、比較器１２４（−０，−１、・・・）およびカウンタ１２５（−０，−１、・・・）が設けられている。
すなわち、第２チップ１２０Ｃにおいては、サンプリングスイッチと量子化器の代わりに、比較器１２４（−０，−１、・・・）およびカウンタ１２５（−０，−１、・・・）が設けられている。
この第２チップ１２０Ｃにおいては、ランプ信号ＲＡＭＰとＴＣＶ１１４を伝送されたセンサ信号を比較器１２４により比較することにより電圧軸から時間軸への変換を行って、時間情報をカウンタ１２５で量子化する。
この場合に図３と同様の原理で隣接カラムからの干渉を低減できることを図６に示す。図５の構成において、ＡＤ変換動作はランプ波ＲＡＭＰと信号を比較し、この時間をカウンタ１２５でデジタル値に変換することで行われている。したがって、ランプ波およびカウンタ１２５が動作していない時間については、ＡＤ変換器で信号の取り込みは行われない。
ここで図６に示すように、信号出力ＬＳＧ０-Ｎが十分に静定してから、ランプ波の遷移およびカウンタの動作を開始することにより、図３と同様に隣接ＴＣＶからの干渉による誤差を低減することが可能になる。
この場合に図３と同様の原理で隣接カラムからの干渉を低減できることを図６に示す。図５の構成において、ＡＤ変換動作はランプ波ＲＡＭＰと信号を比較し、この時間をカウンタ１２５でデジタル値に変換することで行われている。したがって、ランプ波およびカウンタ１２５が動作していない時間については、ＡＤ変換器で信号の取り込みは行われない。
ここで図６に示すように、信号出力ＬＳＧ０-Ｎが十分に静定してから、ランプ波の遷移およびカウンタの動作を開始することにより、図３と同様に隣接ＴＣＶからの干渉による誤差を低減することが可能になる。
＜２．固体撮像装置の概要＞
本実施形態に係る半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
本実施形態に係る半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
＜２．１ 固体撮像装置の基本的な構成＞
図７は、本実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）の基本的な構成例を示す図である。
図７は、本実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）の基本的な構成例を示す図である。
図７のＣＭＯＳイメージセンサ２００は、画素部２１０、行走査部２２０、列走査部２３０、システム制御部２４０、および列（カラム）信号処理部２５０を有する。
そして、行走査部２２０、列走査部２３０、および列信号処理部２５０により画素信号読み出し部が形成される。
そして、行走査部２２０、列走査部２３０、および列信号処理部２５０により画素信号読み出し部が形成される。
この半導体装置としてのＣＭＯＳイメージセンサ２００は、図１の積層構造が採用される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素部２１０が配置され、第２チップ１２０に行走査部２２０、列走査部２３０、システム制御部２４０、および列信号処理部２５０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０に形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素部２１０が配置され、第２チップ１２０に行走査部２２０、列走査部２３０、システム制御部２４０、および列信号処理部２５０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０に形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
画素部２１０は、複数の単位回路としての画素回路（画素）２１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
図８は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素回路２１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１１を有する。
そして、画素回路２１０Ａは、この１個の光電変換素子２１１に対して、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。
そして、画素回路２１０Ａは、この１個の光電変換素子２１１に対して、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。
光電変換素子２１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ２１３は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタ２１４のゲートが接続されている。すなわち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタ２１４の入力ノードとして機能する。
増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、列信号処理部２５０に出力される。
これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、列信号処理部２５０に出力される。
これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
画素部２１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行走査部２２０により駆動される。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行走査部２２０により駆動される。
このような構成を有する画素部２１０は、上述したように、信号配線および制御配線を含んで第１チップ１１０に形成される。
そして、本実施形態においては、第１チップ１１０に配置される増幅トランジスタ２１４とソースフォロワを形成する定電流源ＩＳは第２チップ１２０側に配置される。
なお、画素回路の構成は図８の構成に限らず、トランジスタ型やＦＤ共有型など、種々の構成を適用可能である。
そして、本実施形態においては、第１チップ１１０に配置される増幅トランジスタ２１４とソースフォロワを形成する定電流源ＩＳは第２チップ１２０側に配置される。
なお、画素回路の構成は図８の構成に限らず、トランジスタ型やＦＤ共有型など、種々の構成を適用可能である。
行走査部２２０は、システム制御部２４０の制御の下、画素部２１０の中の任意の行に配置された画素の動作を制御する。行走査部２２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
行走査部２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
行走査部２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
列走査部２３０および列信号処理部２５０は、システム制御部２４０の制御部の下、行走査部２２０により読み出し制御された画素行のデータを、信号線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
列信号処理部２５０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。
列信号処理部２５０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。
［列並列ＡＤＣ搭載固体撮像装置の構成例］
なお、本実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）は、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣと略すこともある）を搭載した固体撮像装置として構成することも可能である。
なお、本実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）は、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣと略すこともある）を搭載した固体撮像装置として構成することも可能である。
以下、列並列型のＡＤＣを搭載した固体撮像装置（ＣＭＯＳイメージ）の構成例について説明する。
ここでは、まず、列並列ＡＤＣ搭載固体撮像装置の全体の構成例について説明する。その後、全ビットバイナリコードのカウンタがアレイ状に配置された第１のカラムＡＤＣを含む第１の固体撮像装置（ＣＭＯＳイメージセンサ）について説明する。
その後に、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタがアレイ状に配置された第２のカラムＡＤＣを含む第２の固体撮像装置（ＣＭＯＳイメージセンサ）について説明する。
ここでは、まず、列並列ＡＤＣ搭載固体撮像装置の全体の構成例について説明する。その後、全ビットバイナリコードのカウンタがアレイ状に配置された第１のカラムＡＤＣを含む第１の固体撮像装置（ＣＭＯＳイメージセンサ）について説明する。
その後に、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタがアレイ状に配置された第２のカラムＡＤＣを含む第２の固体撮像装置（ＣＭＯＳイメージセンサ）について説明する。
本実施形態においては、複数のカウンタがアレイ状に配列される第１および第２のＡＤＣにおいて、以下の特徴的な構成を有する。
基本的に固体撮像装置は、１つの比較器に対して異なるランプ波傾きを生成する参照信号（電圧）生成部を有し、撮像画像が暗所で高ビット精度、撮像画像が明所で低ビット精度でデータ取得することでダイナミックレンジの広い画像を得るように構成される。
すなわち、第１および第２の固体撮像装置（ＣＭＯＳイメージセンサ）は、通常の読み出しでＣＤＳを施す機能に加えて、異なるビット精度の第１の信号と第２の信号でデジタルＣＤＳを施すことが可能に構成される。
その基本概念を以下に示す。
基本的に固体撮像装置は、１つの比較器に対して異なるランプ波傾きを生成する参照信号（電圧）生成部を有し、撮像画像が暗所で高ビット精度、撮像画像が明所で低ビット精度でデータ取得することでダイナミックレンジの広い画像を得るように構成される。
すなわち、第１および第２の固体撮像装置（ＣＭＯＳイメージセンサ）は、通常の読み出しでＣＤＳを施す機能に加えて、異なるビット精度の第１の信号と第２の信号でデジタルＣＤＳを施すことが可能に構成される。
その基本概念を以下に示す。
本実施形態の第１および第２のＡＤＣにおいては、異なるビット精度の第１の信号（Ｎ１ビット精度）と第２の信号（Ｎ２ビット精度）でデジタルＣＤＳを施す場合、ビットシフト回路を有するカウンタの構成にする。この場合、たとえばカウンタはアップダウンカウントするように構成される。
このような構成を採用することにより、高ビット精度および低ビット精度で、黒レベルと画像データを２回ずつ読み出す必要がなく、撮像のフレームレートが犠牲になることを防止できる。また、固定パターンノイズを完全に除去することができる。さらに、アップダウンカウントによるカウンタ内デジタルＣＤＳを施したとしても画像データが破綻することを防止できる。
このような構成を採用することにより、高ビット精度および低ビット精度で、黒レベルと画像データを２回ずつ読み出す必要がなく、撮像のフレームレートが犠牲になることを防止できる。また、固定パターンノイズを完全に除去することができる。さらに、アップダウンカウントによるカウンタ内デジタルＣＤＳを施したとしても画像データが破綻することを防止できる。
本実施形態においては、第１の信号を高ビット精度で取得する場合（Ｎ１＞Ｎ２）を想定して記述するが、その限りではない。ビットシフトを用いたデジタルＣＤＳは、第２の信号を上位にビットシフトするか、第１の信号を下位にビットシフトすることで実現できる。
第１のＡＤＣについては、バイナリリップルカウンタのみの構成におけるビットシフト回路について記述する。
第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、第２の信号取得時に｜Ｎ１−Ｎ２｜ビット上位のフリップフロップに入れることで、各信号のビット重みが揃い、カウンタ内デジタルＣＤＳが可能となる。
ビットシフト回路は基準クロックの入り口をスイッチで切り替える構成で実現できる。
第１のＡＤＣについては、バイナリリップルカウンタのみの構成におけるビットシフト回路について記述する。
第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、第２の信号取得時に｜Ｎ１−Ｎ２｜ビット上位のフリップフロップに入れることで、各信号のビット重みが揃い、カウンタ内デジタルＣＤＳが可能となる。
ビットシフト回路は基準クロックの入り口をスイッチで切り替える構成で実現できる。
また、もう一つの実施形態として次の構成を採用可能である。
すなわち、第１の信号の格納データを退避させ、退避データを｜Ｎ１−Ｎ２｜ビット下位側にビットシフトしてリップルカウンタ内のラッチに書き込み、第２の信号の読み出しをする構成のビットシフト回路で、カウンタ内デジタルＣＤＳを実現できる。
すなわち、第１の信号の格納データを退避させ、退避データを｜Ｎ１−Ｎ２｜ビット下位側にビットシフトしてリップルカウンタ内のラッチに書き込み、第２の信号の読み出しをする構成のビットシフト回路で、カウンタ内デジタルＣＤＳを実現できる。
第２のＡＤＣについては、上位ビットをバイナリリップルカウンタ、下位ビットをグレイコードカウンタとするような、１つの画素データに対して複数のカウンタでＡ／Ｄ変換を行う構成において記述する。
先行技術では、グレイコードカウンタの最上位ビットに相当するラッチ部データをキャリー信号として、異なるカウンタの同期を実現していた。
ビットシフトをする場合、グレイコードカウンタの各ビットのラッチ部データの論理合成により｜Ｎ１−Ｎ２｜ビットシフトしたキャリー信号を生成する、キャリー信号生成部を有することでカウンタ内デジタルＣＤＳを実現できる。
キャリー信号生成部がビットシフト回路に相当する。
先行技術では、グレイコードカウンタの最上位ビットに相当するラッチ部データをキャリー信号として、異なるカウンタの同期を実現していた。
ビットシフトをする場合、グレイコードカウンタの各ビットのラッチ部データの論理合成により｜Ｎ１−Ｎ２｜ビットシフトしたキャリー信号を生成する、キャリー信号生成部を有することでカウンタ内デジタルＣＤＳを実現できる。
キャリー信号生成部がビットシフト回路に相当する。
もう１つの実施形態として、バイナリリップルカウンタのみと同様に、第１の信号を下位側にビットシフトする手法も有効である。
このとき、バイナリデータの最下位側のデータをグレイコードに変換してグレイコードカウンタ内のラッチに格納する方法と、バイナリリップルカウンタの最下位側に余分にフリップフロップを持っておく方法が採用可能である。
ビット不整合性防止のキャリーマスク信号は、キャリー信号に対してのマスクではなく、キャリー信号を生成する元のラッチデータに対してのマスクとすることで、キャリー信号の高周波化に対するマスク期間の確保を実現できる。
以下、第１のＡＤＣおよび第２のＡＤＣについて具体的に説明する。
このとき、バイナリデータの最下位側のデータをグレイコードに変換してグレイコードカウンタ内のラッチに格納する方法と、バイナリリップルカウンタの最下位側に余分にフリップフロップを持っておく方法が採用可能である。
ビット不整合性防止のキャリーマスク信号は、キャリー信号に対してのマスクではなく、キャリー信号を生成する元のラッチデータに対してのマスクとすることで、キャリー信号の高周波化に対するマスク期間の確保を実現できる。
以下、第１のＡＤＣおよび第２のＡＤＣについて具体的に説明する。
＜２．２ 列並列ＡＤＣ搭載固体撮像装置の全体構成例＞
図９は、本実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図１０は、図９の列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。
図９は、本実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図１０は、図９の列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。
この固体撮像装置３００は、図９および図１０に示すように、撮像部としての画素部３１０、行（垂直）走査部３２０、列（水平転送）走査部３３０、システム制御部３４０、および図７の列信号処理部としてのカラムＡＤＣ３５０を有する。なお、画素信号読み出し部は、行走査部３２０等を含んで構成される。
固体撮像装置３００は、参照信号生成部としてのＤ／Ａ変換器３６１を含むＤＡＣおよびバイアス回路３６０、アンプ回路（Ｓ／Ａ）３７０、および信号処理部３８０を有する。
これらの構成要素のうち、画素部３１０、行走査部３２０、列走査部３３０、カラムＡＤＣ３５０、ＤＡＣおよびバイアス回路３６０、並びにアンプ回路（Ｓ／Ａ）３７０はアナログ回路により構成される。
また、システム制御部３４０、および信号処理部３８０はデジタル回路により構成される。
固体撮像装置３００は、参照信号生成部としてのＤ／Ａ変換器３６１を含むＤＡＣおよびバイアス回路３６０、アンプ回路（Ｓ／Ａ）３７０、および信号処理部３８０を有する。
これらの構成要素のうち、画素部３１０、行走査部３２０、列走査部３３０、カラムＡＤＣ３５０、ＤＡＣおよびバイアス回路３６０、並びにアンプ回路（Ｓ／Ａ）３７０はアナログ回路により構成される。
また、システム制御部３４０、および信号処理部３８０はデジタル回路により構成される。
本実施形態に係るカラムＡＤＣ３５０は、上述したように、以下の特徴的な構成を有する。
カラムＡＤＣ３５０は、１つの比較器に対して、ＤＡＣ（参照信号生成部）３６１から異なる傾きのランプ波が供給されて、撮像画像が暗所で高ビット精度、撮像画像が明所で、低ビット精度でデータ取得する。これにより、カラムＡＤＣ３５０は、ダイナミックレンジの広い画像を得るように構成される。
すなわち、カラムＡＤＣ３５０は、通常の読み出しでＣＤＳを施す機能に加えて、異なるビット精度の第１の信号（たとえばＰ相時の読み出し信号）と第２の信号（Ｄ相時の読み出し信号）でデジタルＣＤＳを施すことが可能に構成される。
このため、カラムＡＤＣ３５０は、異なるビット精度の第１の信号（Ｎ１ビット精度）と第２の信号（Ｎ２ビット精度）でデジタルＣＤＳを施す場合、ビットシフト回路を有するアップダウンカウンタが採用される。
カラムＡＤＣ３５０は、１つの比較器に対して、ＤＡＣ（参照信号生成部）３６１から異なる傾きのランプ波が供給されて、撮像画像が暗所で高ビット精度、撮像画像が明所で、低ビット精度でデータ取得する。これにより、カラムＡＤＣ３５０は、ダイナミックレンジの広い画像を得るように構成される。
すなわち、カラムＡＤＣ３５０は、通常の読み出しでＣＤＳを施す機能に加えて、異なるビット精度の第１の信号（たとえばＰ相時の読み出し信号）と第２の信号（Ｄ相時の読み出し信号）でデジタルＣＤＳを施すことが可能に構成される。
このため、カラムＡＤＣ３５０は、異なるビット精度の第１の信号（Ｎ１ビット精度）と第２の信号（Ｎ２ビット精度）でデジタルＣＤＳを施す場合、ビットシフト回路を有するアップダウンカウンタが採用される。
画素部３１０は、光電変換素子（フォトダイオード）と画素内アンプとを含む、たとえば図８に示すような画素がｍ行ｎ列の２次元状（マトリクス状）に配列されている。
また、固体撮像装置３００においては、画素部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像装置３００においては、制御回路として内部クロックを生成するシステム（タイミング）制御部３４０、行アドレスや行走査を制御する行走査部３２０、そして列アドレスや列走査を制御する列走査部３３０が配置される。
また、固体撮像装置３００においては、画素部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像装置３００においては、制御回路として内部クロックを生成するシステム（タイミング）制御部３４０、行アドレスや行走査を制御する行走査部３２０、そして列アドレスや列走査を制御する列走査部３３０が配置される。
システム制御部３４０は、画素部３１０、行走査部３２０、列走査部３３０、カラムＡＤＣ３５０、ＤＡＣおよびバイアス回路３６０、信号処理部３８０の信号処理に必要なタイミング信号を生成する。
また、システム制御部３４０は、ＰＬＬ回路３４１を含む。
ＰＬＬ回路３４１は、カラムＡＤＣ３５０のカウント動作に用いられる、周波数ｆｎ（たとえば９００ＭＨｚ）の基準クロックＰＬＬＣＫを生成する。
ＰＬＬ回路３４１は、全ビットバイナリカウンタ、あるいはカラムＡＤＣ３５０の複数カラムに一つ配置されるグレイコードカウンタにクロックを供給するクロック供給線ＬＣＫに出力する。
また、システム制御部３４０は、ＰＬＬ回路３４１を含む。
ＰＬＬ回路３４１は、カラムＡＤＣ３５０のカウント動作に用いられる、周波数ｆｎ（たとえば９００ＭＨｚ）の基準クロックＰＬＬＣＫを生成する。
ＰＬＬ回路３４１は、全ビットバイナリカウンタ、あるいはカラムＡＤＣ３５０の複数カラムに一つ配置されるグレイコードカウンタにクロックを供給するクロック供給線ＬＣＫに出力する。
画素部３１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラム処理部群としてのカラムＡＤＣ３５０に出力する。
カラムＡＤＣ３５０では、各カラム部でそれぞれ、画素部３１０のアナログ出力をＤＡＣ３６１からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＤ変換、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
カラムＡＤＣ３５０では、各カラム部でそれぞれ、画素部３１０のアナログ出力をＤＡＣ３６１からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＤ変換、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
列走査部３３０では、たとえば転送速度の確保のために数チャンネル同時並列転送を行う。
後段の信号処理部３８０では、縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
本実施形態の固体撮像装置３００においては、信号処理部３８０のデジタル出力がＩＳＰやベースバンド（base band）ＬＳＩの入力として送信される。
後段の信号処理部３８０では、縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
本実施形態の固体撮像装置３００においては、信号処理部３８０のデジタル出力がＩＳＰやベースバンド（base band）ＬＳＩの入力として送信される。
以下、本実施形態に係る特徴的な構成を有するカラムＡＤＣ３５０の構成、機能について詳細に説明する。
＜２．３ 第１のカラムＡＤＣの基本構成例＞
図１１は、本実施形態に係る第１のカラムＡＤＣ（カラムＡ／Ｄ変換器）３５０Ａの構成例を示す図である。
図１１においては、理解を容易にするために、カラムＡＤＣ３５０Ａとともに画素部３１０を示している。
図１１は、本実施形態に係る第１のカラムＡＤＣ（カラムＡ／Ｄ変換器）３５０Ａの構成例を示す図である。
図１１においては、理解を容易にするために、カラムＡＤＣ３５０Ａとともに画素部３１０を示している。
図１１のカラムＡＤＣ３５０Ａにおいては、カラム列毎もしくは複数カラム列毎に比較器３５１が配置されている。
比較器３５１の入力端には画素信号ＶＳＬを出力する出力信号線ＬＳＧＮと、参照信号（参照電圧）生成部（ＤＡＣ）３６１の出力であるランプ波ＲＡＭＰが入力される。
カラムＡＤＣ３５０Ａにおいては、比較器３５１の反転により制御されるＵ／Ｄ（アップダウン）カウンタ３５２がカラム列毎もしくは複数カラム列毎に配置されている。また、Ｕ／Ｄカウンタ３５２はラッチ機能を有していてもよい。
そして、本実施形態において、各Ｕ／Ｄカウンタ３５２はビットシフト回路３５３を含む。
比較器３５１の入力端には画素信号ＶＳＬを出力する出力信号線ＬＳＧＮと、参照信号（参照電圧）生成部（ＤＡＣ）３６１の出力であるランプ波ＲＡＭＰが入力される。
カラムＡＤＣ３５０Ａにおいては、比較器３５１の反転により制御されるＵ／Ｄ（アップダウン）カウンタ３５２がカラム列毎もしくは複数カラム列毎に配置されている。また、Ｕ／Ｄカウンタ３５２はラッチ機能を有していてもよい。
そして、本実施形態において、各Ｕ／Ｄカウンタ３５２はビットシフト回路３５３を含む。
カラムＡＤＣ３５０Ａにおいて、基本的なデジタルＣＤＳは以下のように行われる。
カラムＡＤＣ３５０Ａにおいては、信号線ＬＳＧＮに読み出されたアナログ信号（電位ＶＳＬ）は列毎に配置された比較器３５１で参照信号ＲＡＭＰ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器３５１と同様に列毎に配置されたＵ／Ｄカウンタ３５２が動作しており、ランプ波形ＲＡＭＰのある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化する。これにより、出力信号線ＬＳＧＮの電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照信号ＲＡＭＰの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ信号ＶＳＬと参照信号ＲＡＭＰが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、列走査部３３０により、ラッチに保持されたデータが、水平転送線ＬＴＲＦ、アンプ回路３７０を経て信号処理部３８０に入力され、２次元画像が生成される。
カラムＡＤＣ３５０Ａにおいては、信号線ＬＳＧＮに読み出されたアナログ信号（電位ＶＳＬ）は列毎に配置された比較器３５１で参照信号ＲＡＭＰ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器３５１と同様に列毎に配置されたＵ／Ｄカウンタ３５２が動作しており、ランプ波形ＲＡＭＰのある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化する。これにより、出力信号線ＬＳＧＮの電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照信号ＲＡＭＰの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ信号ＶＳＬと参照信号ＲＡＭＰが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、列走査部３３０により、ラッチに保持されたデータが、水平転送線ＬＴＲＦ、アンプ回路３７０を経て信号処理部３８０に入力され、２次元画像が生成される。
次に、第１のカラムＡＤＣ３５０Ａにおいて、ビットシフト機能部として機能するビットシフト回路３５３を用いたビットシフトデジタルＣＤＳ方法について説明する。
ここでは、たとえばＰ相読み出し時の読み出し信号である第１の信号のビット精度をＮ１、Ｄ相読み出し時の読み出し信号である第２の信号のビット精度をＮ２とし、Ｎ１＞Ｎ２であると想定する。
ここでは、たとえばＰ相読み出し時の読み出し信号である第１の信号のビット精度をＮ１、Ｄ相読み出し時の読み出し信号である第２の信号のビット精度をＮ２とし、Ｎ１＞Ｎ２であると想定する。
図１２は、第１のカラムＡＤＣ３５０Ａにおいて、ビットシフト回路３５３を用いた第１のビットシフトデジタルＣＤＳ方法について説明するための図である。
図１３は、第１のカラムＡＤＣ３５０Ａにおいて、ビットシフト回路３５３を用いた第２のビットシフトデジタルＣＤＳ方法について説明するための図である。
図１３は、第１のカラムＡＤＣ３５０Ａにおいて、ビットシフト回路３５３を用いた第２のビットシフトデジタルＣＤＳ方法について説明するための図である。
図１２の第１のビットシフトデジタルＣＤＳ方法では、第１の信号をビット精度Ｎ１で取得し（ＳＴ１）、第２の信号をビット精度Ｎ２で取得する（ＳＴ２）。
第１の信号を取得（ＳＴ１）した後、１の補数を取り格納データを反転する（ＳＴ３）。
第２の信号を（Ｎ２−Ｎ１）ビット上位にシフトし（ＳＴ４）、ビットシフトした第２の信号に前述のステップＳＴ３の反転処理後の第１の信号に加算をし（ＳＴ５）、デジタルＣＤＳを実現する（ＳＴ６）。
第１の信号を取得（ＳＴ１）した後、１の補数を取り格納データを反転する（ＳＴ３）。
第２の信号を（Ｎ２−Ｎ１）ビット上位にシフトし（ＳＴ４）、ビットシフトした第２の信号に前述のステップＳＴ３の反転処理後の第１の信号に加算をし（ＳＴ５）、デジタルＣＤＳを実現する（ＳＴ６）。
図１３の第２のビットシフトデジタルＣＤＳ方法では、第１の信号をビット精度Ｎ１で取得し（ＳＴ１１）、第２の信号をビット精度Ｎ２で取得する（ＳＴ１２）。
第１の信号を取得した後、（Ｎ２−Ｎ１）ビット下位にシフトし（ＳＴ１３）、１の補数を取り格納データを反転する（ＳＴ１４）。第２の信号をビットシフトした第１の信号に加算をし（ＳＴ１５）、デジタルＣＤＳを実現する（ＳＴ１６）。
第１の信号を取得した後、（Ｎ２−Ｎ１）ビット下位にシフトし（ＳＴ１３）、１の補数を取り格納データを反転する（ＳＴ１４）。第２の信号をビットシフトした第１の信号に加算をし（ＳＴ１５）、デジタルＣＤＳを実現する（ＳＴ１６）。
図１４は、図１２の第１のビットシフトデジタルＣＤＳのタイミングチャートを示す図である。
図１５は、図１３の第２のビットシフトデジタルＣＤＳのタイミングチャートを示す図である。
図１５は、図１３の第２のビットシフトデジタルＣＤＳのタイミングチャートを示す図である。
ビットシフトデジタルＣＤＳにおいても、比較器３５１でランプ波形である参照信号（電圧）と画素信号ＶＳＬを比較し、比較器３５１が出力を反転する期間をカウンタ３５２でカウントし、そのカウント値がデジタル信号として出力される。
たとえば（Ｎ２−Ｎ１）が２ビットのとき、第１の信号取得時に対して第２の信号取得時のランプ波が４倍の傾きとなる。
たとえば（Ｎ２−Ｎ１）が２ビットのとき、第１の信号取得時に対して第２の信号取得時のランプ波が４倍の傾きとなる。
図１４の例では、第１の信号のカウント値が＋６０ＬＳＢであり、第２の信号取得前に１の補数を取りデータを反転し−６０ＬＳＢとし、これを第２の信号取得時のカウント初期値としカウントを開始することで、第１の信号を減算処理する。
第２の信号取得時に、カウンタは上位に２ビットシフトされるため、第１の信号取得時と比較してカウント速度が４倍となる。
第２の信号取得時に、カウンタは上位に２ビットシフトされるため、第１の信号取得時と比較してカウント速度が４倍となる。
図１５の例では、第１の信号反転時に格納データ＋６０ＬＳＢを下位に２ビットシフトさせ−１５ＬＳＢとし、これを第２の信号取得時のカウント初期値とする。このとき、第１の信号取得時と第２の信号取得時のカウント速度は等しい。
＜２．４ カウンタおよびビットシフト系の第１の実現例＞
図１６は、バイナリリップルカウンタによるカウンタおよびビットシフト系の第１の実現例を示す図である。
図１６は、バイナリリップルカウンタによるカウンタおよびビットシフト系の第１の実現例を示す図である。
図１６のカウンタおよびビットシフト系４００は、バイナリリップルカウンタ４１０およびビットシフトスイッチパルス生成器４２０を含んで構成されている。
バイナリリップルカウンタ４１０は、Ｄ型フリップフロップＤＦＦ０〜ＤＦＦ３、・・・、ビットシフトスイッチＳＷ０〜ＳＷ３，・・・、および相補スイッチ／ＳＷ１〜／ＳＷ３，・・・を含んで構成されている。
Ｄ型フリップフロップＤＦＦ０の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ０を介して基準クロックＰＬＬＣＫの供給ラインＬＣＫに接続されている。Ｄ型フリップフロップＤＦＦ０の出力端子ＱによりバイナリビットＢ［０］が出力される。
Ｄ型フリップフロップＤＦＦ１の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ１を介して基準クロックＰＬＬＣＫの供給ラインＬＣＫに接続されている。Ｄ型フリップフロップＤＦＦ１の出力端子ＱによりバイナリビットＢ［１］が出力される。
Ｄ型フリップフロップＤＦＦ２の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ２を介して基準クロックＰＬＬＣＫの供給ラインＬＣＫに接続されている。Ｄ型フリップフロップＤＦＦ２の出力端子ＱによりバイナリビットＢ［２］が出力される。
Ｄ型フリップフロップＤＦＦ３の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ３を介して基準クロックＰＬＬＣＫの供給ラインＬＣＫに接続されている。Ｄ型フリップフロップＤＦＦ３の出力端子ＱによりバイナリビットＢ［３］が出力される。
そして、Ｄ型フリップフロップＤＦＦ０の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ１のクロック入力端子ＣＫが相補スイッチ／ＳＷ１を介して接続されている。
Ｄ型フリップフロップＤＦＦ１の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ２のクロック入力端子ＣＫが相補スイッチ／ＳＷ２を介して接続されている。
Ｄ型フリップフロップＤＦＦ２の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ３のクロック入力端子ＣＫが相補スイッチ／ＳＷ３を介して接続されている。
Ｄ型フリップフロップＤＦＦ１の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ２のクロック入力端子ＣＫが相補スイッチ／ＳＷ２を介して接続されている。
Ｄ型フリップフロップＤＦＦ２の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ３のクロック入力端子ＣＫが相補スイッチ／ＳＷ３を介して接続されている。
バイナリリップルカウンタ４１０において、スイッチＳＷ０はビットシフトスイッチパルス生成器４２０によるスイッチパルスＰＬＳ０がハイレベルのときオンし、ローレベルのときオフする。
同様に、スイッチＳＷ１はビットシフトスイッチパルス生成器４２０によるスイッチパルスＰＬＳ１がハイレベルのときオンし、ローレベルのときオフする。
スイッチＳＷ２はビットシフトスイッチパルス生成器４２０によるスイッチパルスＰＬＳ２がハイレベルのときオンし、ローレベルのときオフする。
スイッチＳＷ３はビットシフトスイッチパルス生成器４２０によるスイッチパルスＰＬＳ３がハイレベルのときオンし、ローレベルのときオフする。
同様に、スイッチＳＷ１はビットシフトスイッチパルス生成器４２０によるスイッチパルスＰＬＳ１がハイレベルのときオンし、ローレベルのときオフする。
スイッチＳＷ２はビットシフトスイッチパルス生成器４２０によるスイッチパルスＰＬＳ２がハイレベルのときオンし、ローレベルのときオフする。
スイッチＳＷ３はビットシフトスイッチパルス生成器４２０によるスイッチパルスＰＬＳ３がハイレベルのときオンし、ローレベルのときオフする。
相補スイッチ／ＳＷ１は、ビットシフトスイッチＳＷ１と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ１は、スイッチパルスＰＬＳ１がハイレベルのときオフし、ローレベルのときオンする。
相補スイッチ／ＳＷ２は、ビットシフトスイッチＳＷ２と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ２は、スイッチパルスＰＬＳ２がハイレベルのときオフし、ローレベルのときオンする。
相補スイッチ／ＳＷ３は、ビットシフトスイッチＳＷ３と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ３は、スイッチパルスＰＬＳ３がハイレベルのときオフし、ローレベルのときオンする。
相補スイッチ／ＳＷ２は、ビットシフトスイッチＳＷ２と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ２は、スイッチパルスＰＬＳ２がハイレベルのときオフし、ローレベルのときオンする。
相補スイッチ／ＳＷ３は、ビットシフトスイッチＳＷ３と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ３は、スイッチパルスＰＬＳ３がハイレベルのときオフし、ローレベルのときオンする。
ビットシフトスイッチパルス生成器４２０は、たとえばシステム制御部３４０による制御信号ＣＴＬ１に応じてスイッチパルスＰＬＳ０〜ＰＬＳ３，・・・を選択的に生成し、バイナリリップルカウンタ４１０に供給する。
このカウンタおよびビットシフト系４００においては、ビットシフトスイッチＳＷ０〜ＳＷ３，・・・、相補スイッチ／ＳＷ０〜／ＳＷ３，・・・およびビットシフトスイッチパルス生成器４２０が図１１のビットシフト回路３５３に相当する。
このカウンタおよびビットシフト系４００は、バイナリリップルカウンタ４１０の各ビット対応のＤ型フリップフロップＤＦＦ０〜ＤＦＦ３，・・・のクロック入力端子ＣＫに、スイッチ制御により基準クロックＰＬＬＣＫを入力できる。
ビットシフトスイッチパルス生成器４２０によってスイッチ制御を行い、スイッチパルスＰＬＳ０〜ＰＬＳ３，・・・は、システム制御部３４０等における外部レジスタなどからの制御信号ＣＴＬ１に応答して生成される。
図１６の例ではビットシフト前の通常のリップルカウンタの構成を示している。
たとえば、ビットシフトスイッチＳＷ２に供給するスイッチパルスＬＰＳ２をハイレベルにしてその他のスイッチパルスＰＬＳ０，ＰＬＳ１，ＰＬＳ３，・・・をローレベルにする。
これにより、ビットシフトスイッチＳＷ２がオンし、他のビットシフトスイッチＳＷ０，ＳＷ１，ＳＷ３，・・・がオフする。また、相補スイッチ／ＳＷ２がオフし、相補スイッチ／ＳＷ０，／ＳＷ１，／ＳＷ３，・・・がオンする。
このようなスイッチ制御によって、基準クロックＰＬＬＣＫがＤ型フリップフロップＤＦＦ２に入り、上位に２ビットシフトさせたカウンタ動作が実現できる。
ビットシフトスイッチパルス生成器４２０によってスイッチ制御を行い、スイッチパルスＰＬＳ０〜ＰＬＳ３，・・・は、システム制御部３４０等における外部レジスタなどからの制御信号ＣＴＬ１に応答して生成される。
図１６の例ではビットシフト前の通常のリップルカウンタの構成を示している。
たとえば、ビットシフトスイッチＳＷ２に供給するスイッチパルスＬＰＳ２をハイレベルにしてその他のスイッチパルスＰＬＳ０，ＰＬＳ１，ＰＬＳ３，・・・をローレベルにする。
これにより、ビットシフトスイッチＳＷ２がオンし、他のビットシフトスイッチＳＷ０，ＳＷ１，ＳＷ３，・・・がオフする。また、相補スイッチ／ＳＷ２がオフし、相補スイッチ／ＳＷ０，／ＳＷ１，／ＳＷ３，・・・がオンする。
このようなスイッチ制御によって、基準クロックＰＬＬＣＫがＤ型フリップフロップＤＦＦ２に入り、上位に２ビットシフトさせたカウンタ動作が実現できる。
＜２．５ カウンタおよびビットシフト系の第２の実現例＞
図１７は、バイナリリップルカウンタによるカウンタおよびビットシフト系の第２の実現例を示す図である。
図１７は、バイナリリップルカウンタによるカウンタおよびビットシフト系の第２の実現例を示す図である。
図１７のカウンタおよびビットシフト系４００Ａは、下位に２ビットシフトする例である。
ビットシフト回路４３０は、ラッチＬＴＣ０〜ＬＴＣ３，・・・、図示しないマルチプレクサなどで構成される。
図１７のバイナリリップルカウンタ４１０Ａは、図１６の構成からビットシフトスイッチＳＷ１〜ＳＷ３，・・・、相補スイッチ／ＳＷ０〜／ＳＷ３，・・・を削除した構成を有する。
ビットシフト回路４３０は、ラッチＬＴＣ０〜ＬＴＣ３，・・・、図示しないマルチプレクサなどで構成される。
図１７のバイナリリップルカウンタ４１０Ａは、図１６の構成からビットシフトスイッチＳＷ１〜ＳＷ３，・・・、相補スイッチ／ＳＷ０〜／ＳＷ３，・・・を削除した構成を有する。
カウンタおよびビットシフト系４００Ａにおいては、第１の信号の各ビット出力は、ビットシフト回路４３０内のラッチＬＴＣ０〜ＬＴＣ３，・・・に一時格納される。
そして、制御信号ＣＴＬ１で所望のビットシフトに応じてラッチＬＴＣ０〜ＬＴＣ３，・・・に格納されたデータを下位のＤ型フリップフロップＤＦＦに書き込んでいく。
なお、データ反転動作は、ビットシフトとは独立してＤ型フリップフロップ内で行っても良いし、ビットシフト回路４３０内でビットシフトと並行して行っても良い。
そして、制御信号ＣＴＬ１で所望のビットシフトに応じてラッチＬＴＣ０〜ＬＴＣ３，・・・に格納されたデータを下位のＤ型フリップフロップＤＦＦに書き込んでいく。
なお、データ反転動作は、ビットシフトとは独立してＤ型フリップフロップ内で行っても良いし、ビットシフト回路４３０内でビットシフトと並行して行っても良い。
以上に説明した第１のＡＤＣによれば、以下の効果を得ることができる。
異なるビット精度によるカウンタ内デジタルＣＤＳが可能となり、第１の信号と第２の信号をそれぞれのビット精度で取得する必要がないため、回路が高速化できる。
固体撮像装置においてはフレームレートを劣化させずに、広ダイナミックレンジな画像取得が可能となる。
また、ビットシフト回路はスイッチや単純な論理回路で良いため、それぞれのビット精度用のカウンタを多重に配置したり、後段でＣＤＳ処理を施すのに比べて、回路規模や消費電力の増加を抑えることができる。
異なるビット精度によるカウンタ内デジタルＣＤＳが可能となり、第１の信号と第２の信号をそれぞれのビット精度で取得する必要がないため、回路が高速化できる。
固体撮像装置においてはフレームレートを劣化させずに、広ダイナミックレンジな画像取得が可能となる。
また、ビットシフト回路はスイッチや単純な論理回路で良いため、それぞれのビット精度用のカウンタを多重に配置したり、後段でＣＤＳ処理を施すのに比べて、回路規模や消費電力の増加を抑えることができる。
以上、全ビットバイナリコードのカウンタがアレイ状に配置された第１のカラムＡＤＣについて説明した。
次に、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタがアレイ状に配置された第２のカラムＡＤＣについて説明する。
次に、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタがアレイ状に配置された第２のカラムＡＤＣについて説明する。
＜２．６ 第２のカラムＡＤＣの基本構成例＞
図１８および図１９は、本実施形態に係る第２のカラムＡＤＣ（カラムＡ／Ｄ変換器）３５０Ｂの基本的な構成例を示す図である。
図１８および図１９は、本実施形態に係る第２のカラムＡＤＣ（カラムＡ／Ｄ変換器）３５０Ｂの基本的な構成例を示す図である。
第２のカラムＡＤＣ３５０Ｂは、通常のカラムＡＤＣにおいて消費電力の大半を占めるのが各カラム内リップルカウンタの下位側ビットであることから、次のように構成される。
第２のカラムＡＤＣ３５０Ｂは、各カラムにおける下位側ビットのカウント動作は行わず、複数カラムにひとつ配置した、基準クロックＰＬＬＣＫに同期してカウントを行うＮビットグレイコードカウンタの出力コードを各カラムでラッチする構成を採用する。これにより、ＡＤ変換値を確定する。
本実施形態に係る第２のカラムＡＤＣ３５０Ｂにおいては、システム制御部３４０のＰＬＬ回路３４１で生成される基準クロックＰＬＬＣＫは数ユニットのグレイコードカウンタのみに入力される。
このため、配線負荷が軽く、動作周波数を大きくすることができる。
また、本実施形態のカラムＡＤＣ３５０Ｂにおいては、カラム毎に下位ビットのカウント動作を行わないことから消費電力を小さく抑えることができる。
第２のカラムＡＤＣ３５０Ｂにおいては、カウンタ上位側ビットに関しては、カウンタ出力Ｎビット目のコード（クロック）を用いて、リップルカウント動作を行うことができる。
これにより、カラム内デジタルＣＤＳを行うことができ、水平転送配線面積を抑えることも可能としている。
また、第２のカラムＡＤＣ３５０Ｂは、カラム内に加算器等を配置することにより、ラッチした下位ビットに関してもカラム内でいわゆる垂直（Ｖ）方向加算を行う構成をとることも可能である。
本実施形態の第２のカラムＡＤＣ３５０Ｂは、同時間分解能をもつ場合のフルビットリップルカウンタ方式と比較して、消費電力を１／８程度まで抑えることが可能となっている。
第２のカラムＡＤＣ３５０Ｂは、各カラムにおける下位側ビットのカウント動作は行わず、複数カラムにひとつ配置した、基準クロックＰＬＬＣＫに同期してカウントを行うＮビットグレイコードカウンタの出力コードを各カラムでラッチする構成を採用する。これにより、ＡＤ変換値を確定する。
本実施形態に係る第２のカラムＡＤＣ３５０Ｂにおいては、システム制御部３４０のＰＬＬ回路３４１で生成される基準クロックＰＬＬＣＫは数ユニットのグレイコードカウンタのみに入力される。
このため、配線負荷が軽く、動作周波数を大きくすることができる。
また、本実施形態のカラムＡＤＣ３５０Ｂにおいては、カラム毎に下位ビットのカウント動作を行わないことから消費電力を小さく抑えることができる。
第２のカラムＡＤＣ３５０Ｂにおいては、カウンタ上位側ビットに関しては、カウンタ出力Ｎビット目のコード（クロック）を用いて、リップルカウント動作を行うことができる。
これにより、カラム内デジタルＣＤＳを行うことができ、水平転送配線面積を抑えることも可能としている。
また、第２のカラムＡＤＣ３５０Ｂは、カラム内に加算器等を配置することにより、ラッチした下位ビットに関してもカラム内でいわゆる垂直（Ｖ）方向加算を行う構成をとることも可能である。
本実施形態の第２のカラムＡＤＣ３５０Ｂは、同時間分解能をもつ場合のフルビットリップルカウンタ方式と比較して、消費電力を１／８程度まで抑えることが可能となっている。
本実施形態に係る第２のカラムＡＤＣ３５０Ｂは、下位Ｎビット、上位ＭビットのＡＤＣとして構成される。
本実施形態に係る第２のカラムＡＤＣ３５０Ｂは、たとえば下位５ビット、上位１０ビットのＡＤＣとして構成される。
本実施形態に係る第２のカラムＡＤＣ３５０Ｂは、たとえば下位５ビット、上位１０ビットのＡＤＣとして構成される。
第２のカラムＡＤＣ３５０Ｂは、複数カラムを含む複数のＡＤＣブロック３５０−１〜３５０−Ｐを有する。換言すれば、第２のカラムＡＤＣ３５０Ｂは、複数のカラムを一つのＡＤＣブロックとして複数のＡＤＣブロックに区分けされている。
第２のカラムＡＤＣ３５０Ｂは、各ＡＤＣブロック３５０−１〜３５０−Ｐに一つのグレイコードカウンタ５００−１〜５００−Ｐが配置されている。グレイコードカウンタ５００−１〜５００−Ｐは、コード変換カウンタとして機能する。
各カラムには、カラム毎に比較処理、下位ビットラッチ、並びに上位ビットカウント動作を行うカラム処理部６００が配置されている。
なお、本技術の第２のＡＤＣにおけるカラム処理部の概念には、グレイコードカウンタを含む場合もある。
第２のカラムＡＤＣ３５０Ｂは、各ＡＤＣブロック３５０−１〜３５０−Ｐに一つのグレイコードカウンタ５００−１〜５００−Ｐが配置されている。グレイコードカウンタ５００−１〜５００−Ｐは、コード変換カウンタとして機能する。
各カラムには、カラム毎に比較処理、下位ビットラッチ、並びに上位ビットカウント動作を行うカラム処理部６００が配置されている。
なお、本技術の第２のＡＤＣにおけるカラム処理部の概念には、グレイコードカウンタを含む場合もある。
カラム処理部６００は、ＤＡＣ３６１により生成される傾きを変化させたランプ波形である参照信号ＲＡＭＰと、行線毎に画素から出力信号線ＬＳＧＮを経由し得られるアナログ信号ＶＳＬとを比較する比較器（コンパレータ）６１０を有する。
カラム処理部６００は、比較器６１０の出力およびグレイコードカウンタ５００−１〜５００−Ｐのカウント結果を受けてカウント値をラッチする下位Ｎビットの下位ビットグレイコードラッチ部６２０を有する。
カラム処理部６００は、下位ビットグレイコードラッチ部６２０の最上位側下位ビットラッチ回路のラッチ出力を受けてカウント動作を行う上位Ｍビット用の上位ビットＵ／Ｄ（アップダウン）カウンタ（リップルカウンタ）部６３０を有する。
カラム処理部６００は、比較器６１０の出力およびグレイコードカウンタ５００−１〜５００−Ｐのカウント結果を受けてカウント値をラッチする下位Ｎビットの下位ビットグレイコードラッチ部６２０を有する。
カラム処理部６００は、下位ビットグレイコードラッチ部６２０の最上位側下位ビットラッチ回路のラッチ出力を受けてカウント動作を行う上位Ｍビット用の上位ビットＵ／Ｄ（アップダウン）カウンタ（リップルカウンタ）部６３０を有する。
なお、下位ビットグレイコードラッチ部６２０と上位ビットＵ／Ｄカウンタ部６３０によりラッチカウンタ部が形成される。
また、グレイコードカウンタ５００と下位ビットグレイコードラッチ部６２０により第１のカウンタが形成され、上位ビットＵ／Ｄカウンタ部６３０により第２のカウンタが形成される。
また、グレイコードカウンタ５００と下位ビットグレイコードラッチ部６２０により第１のカウンタが形成され、上位ビットＵ／Ｄカウンタ部６３０により第２のカウンタが形成される。
本実施形態においては、参照信号ＲＡＭＰは、時間とともに電圧値がたとえば線形に変化するランプ波形として生成される。
各カラム処理部６００の比較器６１０は、この参照信号ＲＡＭＰと画素部３１０のアドレス指定された画素から出力信号線ＬＳＧＮに読み出されたアナログ信号ＶＳＬとを比較する。
ここでは、比較器６１０は、参照信号ＲＡＭＰとアナログ信号ＶＳＬが一致するまでは出力信号ＶＣＯをハイレベルで出力し、一致すると出力信号ＶＣＯのレベルをハイレベルからローレベルに反転する。
本実施形態では、この比較器６１０の出力信号ＶＣＯの出力レベルが反転したことをトリガとして下位ビットグレイコードラッチ部６２０におけるグレイコードＧＣ［０］〜ＧＣ「４」のラッチ動作が行われる。
各カラム処理部６００の比較器６１０は、この参照信号ＲＡＭＰと画素部３１０のアドレス指定された画素から出力信号線ＬＳＧＮに読み出されたアナログ信号ＶＳＬとを比較する。
ここでは、比較器６１０は、参照信号ＲＡＭＰとアナログ信号ＶＳＬが一致するまでは出力信号ＶＣＯをハイレベルで出力し、一致すると出力信号ＶＣＯのレベルをハイレベルからローレベルに反転する。
本実施形態では、この比較器６１０の出力信号ＶＣＯの出力レベルが反転したことをトリガとして下位ビットグレイコードラッチ部６２０におけるグレイコードＧＣ［０］〜ＧＣ「４」のラッチ動作が行われる。
＜２．７ グレイコードカウンタの構成例＞
各グレイコードカウンタ５００は、システム制御部３４０のＰＬＬ回路３４１で生成され、クロック供給線ＬＣＫを伝搬される、たとえば周波数ｆｎ（ＭＨｚ）の基準クロックＰＬＬＣＫを受けデジタルコードであるＮビットのグレイコードＧＣを生成する。
複数のＮビットのグレイコードＧＣは、１ビットのみ論理［０］と論理［１］間のレベル遷移がおこるコードとして形成される。
本実施形態のグレイコードカウンタ５００は、周波数ｆｎの基準クロックＰＬＬＣＫを受けてカウント動作を行い、分周した周波数の５（＝Ｎ）ビットのグレイコードＧＣ［０］〜ＧＣ［４］を生成する。
グレイコードカウンタ５００は、周波数（１／２）ｆｎの最下位のグレイコードＧＣ［０］を生成し、周波数（１／４）ｆｎのグレイコードＧＣ［１］を生成し、周波数（１／８）ｆｎＭＨｚのグレイコードＧＣ［２］を生成する。
グレイコードカウンタ５００は、周波数（１／１６）ｆｎのグレイコードＧＣ［３］および最上位のグレイコードＧＣ［４］を生成する。
各グレイコードカウンタ５００は、生成したグレイコードを同じＡＤＣブロック３５０−１〜３５０−Ｐに含まれる複数カラム分の下位ビットグレイコードラッチ部６２０に供給する。
各グレイコードカウンタ５００は、システム制御部３４０のＰＬＬ回路３４１で生成され、クロック供給線ＬＣＫを伝搬される、たとえば周波数ｆｎ（ＭＨｚ）の基準クロックＰＬＬＣＫを受けデジタルコードであるＮビットのグレイコードＧＣを生成する。
複数のＮビットのグレイコードＧＣは、１ビットのみ論理［０］と論理［１］間のレベル遷移がおこるコードとして形成される。
本実施形態のグレイコードカウンタ５００は、周波数ｆｎの基準クロックＰＬＬＣＫを受けてカウント動作を行い、分周した周波数の５（＝Ｎ）ビットのグレイコードＧＣ［０］〜ＧＣ［４］を生成する。
グレイコードカウンタ５００は、周波数（１／２）ｆｎの最下位のグレイコードＧＣ［０］を生成し、周波数（１／４）ｆｎのグレイコードＧＣ［１］を生成し、周波数（１／８）ｆｎＭＨｚのグレイコードＧＣ［２］を生成する。
グレイコードカウンタ５００は、周波数（１／１６）ｆｎのグレイコードＧＣ［３］および最上位のグレイコードＧＣ［４］を生成する。
各グレイコードカウンタ５００は、生成したグレイコードを同じＡＤＣブロック３５０−１〜３５０−Ｐに含まれる複数カラム分の下位ビットグレイコードラッチ部６２０に供給する。
グレイコードカウンタ５００は、入力基準クロックＰＬＬＣＫの立ち下りエッジでバイナリコードＰＧ［０］〜ＰＧ［４］を生成し、入力クロックおよびバイナリコードＰＧ「［０］〜ＰＧ［４］を生成する。
そして、基準クロックＰＬＬＣＫと同じ周波数のクロックＣＫおよびその反転信号ＸＣＫで各ビットの同期を取り直して、グレイコードＧＣ［０］〜ＧＣ［４］を出力する。
そして、基準クロックＰＬＬＣＫと同じ周波数のクロックＣＫおよびその反転信号ＸＣＫで各ビットの同期を取り直して、グレイコードＧＣ［０］〜ＧＣ［４］を出力する。
各グレイコードカウンタ５００は、生成したグレイコードを同じＡＤＣブロック３５０−１〜３５０−Ｐに含まれる複数カラム分の下位ビットグレイコードラッチ部６２０に供給する。
［基準クロックＰＬＬＣＫの伝送］
本実施形態においては、クロック供給線ＬＣＫを伝送される基準クロックＰＬＬＣＫのデューティの崩れを防止するために、図１９に示すような構成を採用している。
すなわち、ＰＬＬ回路３４１の出力部からカラム全体に配線される主クロック供給線ＭＬＣＫにはひとつのＣＭＯＳバッファによる一つずつの主インバータＭＩＶをリピータとして用いている。
そして、各ＡＤＣブロック３５０−１〜３５０−Ｐのグレイコードカウンタ５００に分岐する副クロック供給線ＳＬＣＫには、基準クロックＰＬＬＣＫが正論理で供給されるように、反転回路としての副インバータＳＩＶが選択的に配置される。
図１９の例では、ＡＤＣブロック３５０−１のグレイコードカウンタ５００−１にはリピータとしての主インバータＭＩＶを介していないことから、副クロック供給線ＳＬＣＫには副インバータＳＩＶは配置されていない。
ＡＤＣブロック３５０−２のグレイコードカウンタ５００−２には、リピータとしての主インバータＭＩＶを介していることから、副クロック供給線ＳＬＣＫには副インバータＳＩＶが配置されている。
以下同様に構成される。
このような構成を採用することにより、周波数ｆｎ（ＭＨｚ）程度の高速な基準クロックＰＬＬＣＫのデューティの崩れを防止しながら、約５０％に保持しつつ、供給先のグレイコードカウンタ５００に伝送することができる。
本実施形態においては、クロック供給線ＬＣＫを伝送される基準クロックＰＬＬＣＫのデューティの崩れを防止するために、図１９に示すような構成を採用している。
すなわち、ＰＬＬ回路３４１の出力部からカラム全体に配線される主クロック供給線ＭＬＣＫにはひとつのＣＭＯＳバッファによる一つずつの主インバータＭＩＶをリピータとして用いている。
そして、各ＡＤＣブロック３５０−１〜３５０−Ｐのグレイコードカウンタ５００に分岐する副クロック供給線ＳＬＣＫには、基準クロックＰＬＬＣＫが正論理で供給されるように、反転回路としての副インバータＳＩＶが選択的に配置される。
図１９の例では、ＡＤＣブロック３５０−１のグレイコードカウンタ５００−１にはリピータとしての主インバータＭＩＶを介していないことから、副クロック供給線ＳＬＣＫには副インバータＳＩＶは配置されていない。
ＡＤＣブロック３５０−２のグレイコードカウンタ５００−２には、リピータとしての主インバータＭＩＶを介していることから、副クロック供給線ＳＬＣＫには副インバータＳＩＶが配置されている。
以下同様に構成される。
このような構成を採用することにより、周波数ｆｎ（ＭＨｚ）程度の高速な基準クロックＰＬＬＣＫのデューティの崩れを防止しながら、約５０％に保持しつつ、供給先のグレイコードカウンタ５００に伝送することができる。
第２のＡＤＣ３５０Ｂにおいては、下位数ビットを複数カラム列に１つのグレイコードカウンタ５００、残りの上位ビットをカラム列毎に１つのＵ／Ｄカウンタ（バイナリリップルカウンタ）の構成とした場合のビットシフト方法が適用される。
図１８および図１９は、下位５ビットをグレイコードカウンタ５００でカウントする例である。
上述したように、グレイコードカウンタ５００は複数カラム列に１つであり、比較器６１０の出力が反転したタイミングで、カラム列毎に１つの下位ビットグレイコードラッチ部６２０にグレイコードデータを格納する。
上位のＵ／Ｄカウンタ部６３０の最下位ビットには、カラム列毎のグレイコードラッチ部６２０から生成されたキャリー信号ＣＲＹが入力される。
この構成は、高周波の下位ビットのカウンタが複数カラム列毎に１つであり、カラム列毎のＵ／Ｄカウンタ部６３０は上位ビットのため低周波動作となる。このため、全ビットに対してカラム列毎にＵ／Ｄカウンタを動作させる方式と比べて大幅に消費電力を削減することができる利点がある。
図１８および図１９は、下位５ビットをグレイコードカウンタ５００でカウントする例である。
上述したように、グレイコードカウンタ５００は複数カラム列に１つであり、比較器６１０の出力が反転したタイミングで、カラム列毎に１つの下位ビットグレイコードラッチ部６２０にグレイコードデータを格納する。
上位のＵ／Ｄカウンタ部６３０の最下位ビットには、カラム列毎のグレイコードラッチ部６２０から生成されたキャリー信号ＣＲＹが入力される。
この構成は、高周波の下位ビットのカウンタが複数カラム列毎に１つであり、カラム列毎のＵ／Ｄカウンタ部６３０は上位ビットのため低周波動作となる。このため、全ビットに対してカラム列毎にＵ／Ｄカウンタを動作させる方式と比べて大幅に消費電力を削減することができる利点がある。
＜２．８ カラム処理部の第１の構成例＞
図２０は、本実施形態に係る第２のＡＤＣのカラム処理部６００のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第１の構成例を示す図である。
図２１は、図２０の回路のタイミングチャートである。
図２０は、本実施形態に係る第２のＡＤＣのカラム処理部６００のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第１の構成例を示す図である。
図２１は、図２０の回路のタイミングチャートである。
図２０において、グレイコードラッチ部６２０は、グレイコードカウンタ５００によるグレイコードＧＣ［０］〜ＧＣ［４］をラッチするグレイコードラッチ６２１〜６２５、およびビットシフト機能部として機能するキャリー信号生成回路６２６を有する。
キャリー信号生成回路６２６は、排他的論理和ゲート（ＥＸＯＲ）６２６１〜６２６４、およびセレクタ（マルチプレクサ）６２６５を有する。
ＥＸＯＲ６２６１は、グレイコードラッチ６２１にラッチされたグレイコードＧ［０］とＥＸＯＲ６２６２の出力信号Ｓ６２６２との排他的論理和をとり、その結果を信号Ｓ６２６１としてセレクタ６２６５に出力する。
ＥＸＯＲ６２６２は、グレイコードラッチ６２２にラッチされたグレイコードＧ［１］とＥＸＯＲ６２６３の出力信号Ｓ６２６３との排他的論理和をとり、その結果を信号Ｓ６２６２としてセレクタ６２６５およびＥＸＯＲ６２６１に出力する。
ＥＸＯＲ６２６３は、グレイコードラッチ６２３にラッチされたグレイコードＧ［２］とＥＸＯＲ６２６４の出力信号Ｓ６２６４との排他的論理和をとり、その結果を信号Ｓ６２６３としてセレクタ６２６５およびＥＸＯＲ６２６２に出力する。
ＥＸＯＲ６２６４は、グレイコードラッチ６２４にラッチされたグレイコードＧ［３］とグレイコードラッチ６２５にラッチされたグレイコードＧ［４］との排他的論理和をとり、その結果を信号Ｓ６２６４としてセレクタ６２６５およびＥＸＯＲ６２６３に出力する。
ＥＸＯＲ６２６１は、グレイコードラッチ６２１にラッチされたグレイコードＧ［０］とＥＸＯＲ６２６２の出力信号Ｓ６２６２との排他的論理和をとり、その結果を信号Ｓ６２６１としてセレクタ６２６５に出力する。
ＥＸＯＲ６２６２は、グレイコードラッチ６２２にラッチされたグレイコードＧ［１］とＥＸＯＲ６２６３の出力信号Ｓ６２６３との排他的論理和をとり、その結果を信号Ｓ６２６２としてセレクタ６２６５およびＥＸＯＲ６２６１に出力する。
ＥＸＯＲ６２６３は、グレイコードラッチ６２３にラッチされたグレイコードＧ［２］とＥＸＯＲ６２６４の出力信号Ｓ６２６４との排他的論理和をとり、その結果を信号Ｓ６２６３としてセレクタ６２６５およびＥＸＯＲ６２６２に出力する。
ＥＸＯＲ６２６４は、グレイコードラッチ６２４にラッチされたグレイコードＧ［３］とグレイコードラッチ６２５にラッチされたグレイコードＧ［４］との排他的論理和をとり、その結果を信号Ｓ６２６４としてセレクタ６２６５およびＥＸＯＲ６２６３に出力する。
セレクタ６２６５は、たとえばシステム制御部３４０による制御信号ＣＴＬ２に応じてＥＸＯＲ６２６１〜６２６４の出力信号Ｓ６２６１〜Ｓ６２６４、およびグレイコードラッチ６２５にラッチされたグレイコードＧ［４］のいずれかを選択する。
セレクタ６２６５は、選択した信号をキャリー信号ＣＲＹとして次段のＵ／Ｄカウンタ（リップカウンタ）部６３０に出力する。
セレクタ６２６５は、選択した信号をキャリー信号ＣＲＹとして次段のＵ／Ｄカウンタ（リップカウンタ）部６３０に出力する。
Ｕ／Ｄ（バイナリリップル）カウンタ部６３０は、複数のＤ型フリップフロップＤＦＦ１１，ＤＦＦ１２、・・・を含んで構成されている。
Ｕ／Ｄカウンタ６３０部においては、前段のグレイコードラッチ部６２０から出力されたキャリー信号ＣＲＹが下位ビットＢ［５］として出力される。
また、キャリー信号ＣＲＹは初段のＤ型フリップフロップＤＦＦ１１のクロック入力端子ＣＫに供給される。
Ｄ型フリップフロップＤＦＦ１１の入力端子Ｄは自己の反転出力端子／Ｑに接続され、この反転出力端子／Ｑは次段のＤ型フリップフロップＦＤＤ１２のクロック入力端子ＣＫに接続されている。Ｄ型フリップフロップＤＦＦ１１の出力端子ＱによりバイナリビットＢ［６］が出力される。
また、キャリー信号ＣＲＹは初段のＤ型フリップフロップＤＦＦ１１のクロック入力端子ＣＫに供給される。
Ｄ型フリップフロップＤＦＦ１１の入力端子Ｄは自己の反転出力端子／Ｑに接続され、この反転出力端子／Ｑは次段のＤ型フリップフロップＦＤＤ１２のクロック入力端子ＣＫに接続されている。Ｄ型フリップフロップＤＦＦ１１の出力端子ＱによりバイナリビットＢ［６］が出力される。
同様に、Ｄ型フリップフロップＤＦＦ１２の入力端子Ｄは自己の反転出力端子／Ｑに接続され、この反転出力端子／Ｑは次段の図示しないＤ型フリップフロップのクロック入力端子ＣＫに接続されている。Ｄ型フリップフロップＤＦＦ１２の出力端子ＱによりバイナリビットＢ［７］が出力される。
図２０の構成において、Ｕ／Ｄカウンタ部６３０を駆動するキャリー信号ＣＲＹは、グレイコードラッチ６２１〜６２５のデータから論理合成で生成されるため、グレイコードカウンタ５００とＵ／Ｄカウンタ部６３０のカウントタイミングは同期が保証される。
たとえば、グレイコードＧ［４］とグレイコードＧ［３］の排他的論理和をとった信号Ｓ６２６４をセレクタ６２６５で選択しキャリー信号ＣＲＹとして出力すると、グレイコードを２ビット上位にシフトさせることができる。
たとえば、グレイコードＧ［４］とグレイコードＧ［３］の排他的論理和をとった信号Ｓ６２６４をセレクタ６２６５で選択しキャリー信号ＣＲＹとして出力すると、グレイコードを２ビット上位にシフトさせることができる。
図２０のキャリー信号生成回路６２６は１つの例であるが、このようにグレイコードラッチ部６２０の論理合成で全てのビットシフトキャリー信号生成に対応できる。
図２０のキャリー信号生成回路６２６は実現例の１つであるが、あらゆる論理回路の組み合わせで実現できるためこの限りではない。
図２０のキャリー信号生成回路６２６は実現例の１つであるが、あらゆる論理回路の組み合わせで実現できるためこの限りではない。
＜２．９ カラム処理部の第２の構成例＞
図２２は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第２の構成例を示す図である。
図２３は、図２２の回路のタイミングチャートである。
図２２は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第２の構成例を示す図である。
図２３は、図２２の回路のタイミングチャートである。
ところで、キャリー信号には、ビット不整合性（メタステーブル）の対策が必要である。
ビット不整合性とは、たとえば、キャリー信号のエッジと、比較器６１０の出力反転のタイミングが近いときに、グレイコード側では桁上がりしないのにバイナリコード側のＢ［５］が桁上がりしてしまい、３２ＬＳＢのデータ飛びが発生することを意味する。
たとえば特許文献３では、キャリー信号のエッジタイミングに対してマスク期間を取るなどしてこれを回避している。ビットシフトを行うと、キャリー信号が高周波になる（たとえば２ビットシフトで周波数は４倍となる）ため、すでに提案されている技術と同様のマスク手法ではマスク期間が不十分となるおそれがある。
ビット不整合性とは、たとえば、キャリー信号のエッジと、比較器６１０の出力反転のタイミングが近いときに、グレイコード側では桁上がりしないのにバイナリコード側のＢ［５］が桁上がりしてしまい、３２ＬＳＢのデータ飛びが発生することを意味する。
たとえば特許文献３では、キャリー信号のエッジタイミングに対してマスク期間を取るなどしてこれを回避している。ビットシフトを行うと、キャリー信号が高周波になる（たとえば２ビットシフトで周波数は４倍となる）ため、すでに提案されている技術と同様のマスク手法ではマスク期間が不十分となるおそれがある。
そこで、本実施形態では、図２２に示すカラム処理部６００Ａの構成のように、キャリー信号ＣＲＹを生成するグレイコードラッチ６２１〜６２５内のデータそのものに対してマスク回路Ｍ６２１〜Ｍ６２５でマスクをかける。
図２３は２ビットシフト時に、キャリー信号を生成するグレイコードＧ［４］とグレイコードＧ［３］にそれぞれマスク期間を取った例である。
マスク期間を決めるマスク制御信号ＭＡＳＫ［３］、ＭＡＳＫ［４］はグレイコードラッチ部から論理合成で生成する。
この例ではグレイコードＧ［３］とグレイコードＧ［４］に排他的論理和でキャリー信号を生成しており、立ち上がり立ち下がりの両エッジに対してビット不整合性の危険性があり、両エッジに対してマスク期間を設けている。
図２３は２ビットシフト時に、キャリー信号を生成するグレイコードＧ［４］とグレイコードＧ［３］にそれぞれマスク期間を取った例である。
マスク期間を決めるマスク制御信号ＭＡＳＫ［３］、ＭＡＳＫ［４］はグレイコードラッチ部から論理合成で生成する。
この例ではグレイコードＧ［３］とグレイコードＧ［４］に排他的論理和でキャリー信号を生成しており、立ち上がり立ち下がりの両エッジに対してビット不整合性の危険性があり、両エッジに対してマスク期間を設けている。
エッジより前にマスクが開始することが保証されていれば、エッジ後のマスク期間については図２３の限りではない。エッジ後のマスク期間を長く取れば取るほど、ビット不整合性の問題を解消できる。
＜２．１０ カラム処理部の第３の構成例＞
図２４は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第３の構成例を示す図である。
図２４は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第３の構成例を示す図である。
図２４は、グレイコードラッチ部６２０のキャリー信号は図２０や図２１の通り変更を加えず、Ｕ／Ｄカウンタ部６３０Ｂで上位に２ビットシフトを実現する構成を示している。
基本的には、図１６に関連付けて説明したカウンタおよびビットシフト系４００と同様の構成を有する。本例では、キャリー信号ＣＲＹが基準クロックとなり、キャリー信号ＣＲＹの入力を、ビットシフト回路によるスイッチ制御で切り替えることで実現できる。
基本的には、図１６に関連付けて説明したカウンタおよびビットシフト系４００と同様の構成を有する。本例では、キャリー信号ＣＲＹが基準クロックとなり、キャリー信号ＣＲＹの入力を、ビットシフト回路によるスイッチ制御で切り替えることで実現できる。
図２４のカラム処理部６００Ｂは、Ｕ／Ｄ（バイナリリップル）カウンタ部６３０Ｂおよびビットシフトスイッチパルス生成器６４０を含んで構成されている。
Ｕ／Ｄ（バイナリリップル）カウンタ部６３０Ｂは、Ｄ型フリップフロップＤＦＦ２０〜ＤＦＦ２３、・・・、ビットシフトスイッチＳＷ２０〜ＳＷ２３，・・・、および相補スイッチ／ＳＷ２１〜／ＳＷ２３，・・・を含んで構成されている。
Ｄ型フリップフロップＤＦＦ２０の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ２０を介してキャリー信号ＣＲＹの供給ラインに接続されている。Ｄ型フリップフロップＤＦＦ２０の出力端子ＱによりバイナリビットＢ［５］が出力される。
Ｄ型フリップフロップＤＦＦ２１の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ２１を介してキャリー信号ＣＲＹの供給ラインに接続されている。Ｄ型フリップフロップＤＦＦ２１の出力端子ＱによりバイナリビットＢ［６］が出力される。
Ｄ型フリップフロップＤＦＦ２２の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ２２を介してキャリー信号ＣＲＹの供給ラインに接続されている。Ｄ型フリップフロップＤＦＦ２２の出力端子ＱによりバイナリビットＢ［７］が出力される。
Ｄ型フリップフロップＤＦＦ２３の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ２３を介してキャリー信号ＣＲＹの供給ラインに接続されている。Ｄ型フリップフロップＤＦＦ２３の出力端子ＱによりバイナリビットＢ［８］が出力される。
そして、Ｄ型フリップフロップＤＦＦ２０の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ２１のクロック入力端子ＣＫが相補スイッチ／ＳＷ２１を介して接続されている。
Ｄ型フリップフロップＤＦＦ２１の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ２２のクロック入力端子ＣＫが相補スイッチ／ＳＷ２２を介して接続されている。
Ｄ型フリップフロップＤＦＦ２２の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ２３のクロック入力端子ＣＫが相補スイッチ／ＳＷ２３を介して接続されている。
Ｄ型フリップフロップＤＦＦ２１の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ２２のクロック入力端子ＣＫが相補スイッチ／ＳＷ２２を介して接続されている。
Ｄ型フリップフロップＤＦＦ２２の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ２３のクロック入力端子ＣＫが相補スイッチ／ＳＷ２３を介して接続されている。
Ｕ／Ｄ（バイナリリップル）カウンタ部６３０Ｂにおいて、スイッチＳＷ２０はビットシフトスイッチパルス生成器６４０によるスイッチパルスＰＬＳ２０がハイレベルのときオンし、ローレベルのときオフする。
同様に、スイッチＳＷ２１はビットシフトスイッチパルス生成器６４０によるスイッチパルスＰＬＳ２１がハイレベルのときオンし、ローレベルのときオフする。
スイッチＳＷ２２はビットシフトスイッチパルス生成器６４０によるスイッチパルスＰＬＳ２２がハイレベルのときオンし、ローレベルのときオフする。
スイッチＳＷ２３はビットシフトスイッチパルス生成器６４０によるスイッチパルスＰＬＳ２３がハイレベルのときオンし、ローレベルのときオフする。
同様に、スイッチＳＷ２１はビットシフトスイッチパルス生成器６４０によるスイッチパルスＰＬＳ２１がハイレベルのときオンし、ローレベルのときオフする。
スイッチＳＷ２２はビットシフトスイッチパルス生成器６４０によるスイッチパルスＰＬＳ２２がハイレベルのときオンし、ローレベルのときオフする。
スイッチＳＷ２３はビットシフトスイッチパルス生成器６４０によるスイッチパルスＰＬＳ２３がハイレベルのときオンし、ローレベルのときオフする。
相補スイッチ／ＳＷ２１は、ビットシフトスイッチＳＷ２１と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ２１は、スイッチパルスＰＬＳ２１がハイレベルのときオフし、ローレベルのときオンする。
相補スイッチ／ＳＷ２２は、ビットシフトスイッチＳＷ２２と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ２２は、スイッチパルスＰＬＳ２２がハイレベルのときオフし、ローレベルのときオンする。
相補スイッチ／ＳＷ２３は、ビットシフトスイッチＳＷ２３と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ２３は、スイッチパルスＰＬＳ２３がハイレベルのときオフし、ローレベルのときオンする。
相補スイッチ／ＳＷ２２は、ビットシフトスイッチＳＷ２２と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ２２は、スイッチパルスＰＬＳ２２がハイレベルのときオフし、ローレベルのときオンする。
相補スイッチ／ＳＷ２３は、ビットシフトスイッチＳＷ２３と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ２３は、スイッチパルスＰＬＳ２３がハイレベルのときオフし、ローレベルのときオンする。
ビットシフトスイッチパルス生成器６４０は、たとえばシステム制御部３４０による制御信号ＣＴＬ１１に応じてスイッチパルスＰＬＳ２０〜ＰＬＳ２３，・・・を選択的に生成し、Ｕ／Ｄ（バイナリリップル）カウンタ部６３０Ｂに供給する。
このＵ／Ｄ（バイナリリップル）カウンタ部６３０Ｂにおいては、ビットシフトスイッチＳＷ２０〜ＳＷ２３，・・・、相補スイッチ／ＳＷ２０〜／ＳＷ２３，・・・およびビットシフトスイッチパルス生成器６４０が図１１のビットシフト回路３５３に相当する。
このカラム処理部６００Ｂは、Ｕ／Ｄ（バイナリリップル）カウンタ部６３０Ｂの各ビット対応のＤ型フリップフロップＤＦＦ２０〜ＤＦＦ２３，・・・のクロック入力端子ＣＫに、スイッチ制御により基準クロックとしてのキャリー信号ＣＲＹを入力できる。
ビットシフトスイッチパルス生成器６４０によってスイッチ制御を行い、スイッチパルスＰＬＳ２０〜ＰＬＳ２３，・・・は、システム制御部３４０等における外部レジスタなどからの制御信号ＣＴＬ１１に応答して生成される。
ビットシフトスイッチパルス生成器６４０によってスイッチ制御を行い、スイッチパルスＰＬＳ２０〜ＰＬＳ２３，・・・は、システム制御部３４０等における外部レジスタなどからの制御信号ＣＴＬ１１に応答して生成される。
たとえば、ビットシフトスイッチＳＷ２２に供給するスイッチパルスＬＰＳ２２をハイレベルにしてその他のスイッチパルスＰＬＳ２０，ＰＬＳ２１，ＰＬＳ２３，・・・をローレベルにする。
これにより、ビットシフトスイッチＳＷ２２がオンし、他のビットシフトスイッチＳＷ２０，ＳＷ２１，ＳＷ２３，・・・がオフする。また、相補スイッチ／ＳＷ２２がオフし、相補スイッチ／ＳＷ２０，／ＳＷ２１，／ＳＷ２３，・・・がオンする。
このようなスイッチ制御によって、キャリー信号ＣＲＹがＤ型フリップフロップＤＦＦ２２に入り、上位に２ビットシフトさせたカウンタ動作が実現できる。
これにより、ビットシフトスイッチＳＷ２２がオンし、他のビットシフトスイッチＳＷ２０，ＳＷ２１，ＳＷ２３，・・・がオフする。また、相補スイッチ／ＳＷ２２がオフし、相補スイッチ／ＳＷ２０，／ＳＷ２１，／ＳＷ２３，・・・がオンする。
このようなスイッチ制御によって、キャリー信号ＣＲＹがＤ型フリップフロップＤＦＦ２２に入り、上位に２ビットシフトさせたカウンタ動作が実現できる。
このように、図２４は２ビットシフトのスイッチ制御の例で、第１の信号のＢ［５］、Ｂ［６］はＤ型フリップフロップＤＦＦ２０、ＤＦＦ２１に格納されたまま減算されていない。このため、グレイコードの下位ビットＧ［０］〜Ｇ［４］と同様にＣＤＳ処理を行う（たとえば特許文献２の図１６などで実現できる）。
＜２．１１ カラム処理部の第４の構成例＞
図２５は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第４の構成例を示す図である。
図２５は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第４の構成例を示す図である。
図２５のカラム処理部６００Ｃは、下位に２ビットシフトする例である。
ビットシフト回路６５０は、ラッチＬＴＣ２０〜ＬＴＣ２３，・・・および図示しないマルチプレクサなどで構成される。
図２５のカラム処理部６００ＣのＵ／Ｄカウンタ部６３０Ｃは、図２４の構成からビットシフトスイッチＳＷ２１〜ＳＷ２３，・・・、相補スイッチ／ＳＷ２０〜／ＳＷ２３，・・・を削除した構成を有する。
ビットシフト回路６５０は、ラッチＬＴＣ２０〜ＬＴＣ２３，・・・および図示しないマルチプレクサなどで構成される。
図２５のカラム処理部６００ＣのＵ／Ｄカウンタ部６３０Ｃは、図２４の構成からビットシフトスイッチＳＷ２１〜ＳＷ２３，・・・、相補スイッチ／ＳＷ２０〜／ＳＷ２３，・・・を削除した構成を有する。
カラム処理部６００Ｃにおいては、第１の信号の各ビット出力は、ビットシフト回路６５０内のラッチＬＴＣ２０〜ＬＴＣ２３，・・・に一時格納される。
そして、制御信号ＣＴＬ１１で所望のビットシフトに応じてラッチＬＴＣ２０〜ＬＴＣ２３，・・・に格納されたデータを下位のＤ型フリップフロップＤＦＦに書き込んでいく。
なお、データ反転動作は、ビットシフトとは独立してＤ型フリップフロップ内で行っても良いし、ビットシフト回路６５０内でビットシフトと並行して行っても良い。
そして、制御信号ＣＴＬ１１で所望のビットシフトに応じてラッチＬＴＣ２０〜ＬＴＣ２３，・・・に格納されたデータを下位のＤ型フリップフロップＤＦＦに書き込んでいく。
なお、データ反転動作は、ビットシフトとは独立してＤ型フリップフロップ内で行っても良いし、ビットシフト回路６５０内でビットシフトと並行して行っても良い。
この場合も図２４の場合と同様に、第１の信号のＢ［５］、Ｂ［６］はアップダウンカウントの影響を受けないようビットシフト回路６５０内のラッチに退避しておき、グレイコードの下位ビットＧ［０］〜Ｇ［４］と同様にＣＤＳ処理を行う。
以上、上位ビットについてカラム内でＣＤＳ処理を行う４つの実施形態について、カラム処理部の第１〜第４の構成例として説明した。
次に、下位ビットのグレイコードデータについてもカラム内でＣＤＳ処理を行う２つの実施形態について、カラム処理部の第５の構成例および第６の構成例として説明する。
次に、下位ビットのグレイコードデータについてもカラム内でＣＤＳ処理を行う２つの実施形態について、カラム処理部の第５の構成例および第６の構成例として説明する。
＜２．１２ カラム処理部の第５の構成例＞
図２６は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第５の構成例を示す図である。
図２７は、図２６の下位ビットＵ／Ｄカウンタ部の動作を中心とするタイミングチャートである。
図２６は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第５の構成例を示す図である。
図２７は、図２６の下位ビットＵ／Ｄカウンタ部の動作を中心とするタイミングチャートである。
図２６のカラム処理部６００Ｄは、図２２のカラム処理部６００Ａのグレイコードラッチ部６２０Ａと上位ビットＵ／Ｄカウンタ部６３０との間に、下位ビットＵ／Ｄカウンタ部６６０が配置されている。
下位ビットＵ／Ｄカウンタ部６６０は、下位ビットＵ／Ｄカウンタ６６１およびビットシフト回路６６２を有する。
また、下位ビットＵ／Ｄカウンタ部６６０において、下位ビットＵ／Ｄカウンタ６６１の入力側に２入力ＡＮＤゲート６６３が配置され、出力側にスイッチ６６４が配置されている。
下位ビットＵ／Ｄカウンタ部６６０は、下位ビットＵ／Ｄカウンタ６６１およびビットシフト回路６６２を有する。
また、下位ビットＵ／Ｄカウンタ部６６０において、下位ビットＵ／Ｄカウンタ６６１の入力側に２入力ＡＮＤゲート６６３が配置され、出力側にスイッチ６６４が配置されている。
ＡＮＤゲート６６３の一方に入力端子がグレイコードラッチ部６２０Ａのキャリー信号ＣＲＹの出力ラインに接続され、他方の入力が基準パルスＲＰＬＳの供給ラインに接続されている。
スイッチ６６４は、端子ａが上位ビットＵ／Ｄカウンタ部６３０の入力に接続されている。そして、スイッチ６６４の端子ｂが下位ビットＵ／Ｄカウンタ６６１の桁上げ信号Ｓ６６１の出力ラインに接続され、端子ｃがグレイコードラッチ部６２０Ａのキャリー信号ＣＲＹの出力ラインに接続されている。
グレイコードラッチ部６２０ＡのＥＸＯＲ６２６１〜６２６４およびマスク回路Ｍ６２５の出力段によりグレイバイナリ変換回路が形成される。
キャリー信号生成回路６２６はバイナリコードに変換し、ビットシフトに相当したコードを選ぶため、グレイバイナリ変換回路と同一の回路として共有できる。
すなわち、キャリー信号生成回路とグレイバイナリ変換回路とは共有化できる。
キャリー信号生成回路６２６はバイナリコードに変換し、ビットシフトに相当したコードを選ぶため、グレイバイナリ変換回路と同一の回路として共有できる。
すなわち、キャリー信号生成回路とグレイバイナリ変換回路とは共有化できる。
基本的に、このカラム処理部６００Ｄは、カラム内に下位ビットＵ／Ｄカウンタ部６６０を有し、グレイ→バイナリ変換したコード分、下位ビットＵ／Ｄカウンタ６６１でカウントさせ、下位ビットのＣＤＳを実現する。
この第５の構成例では、上位ビットはビットシフトされたキャリー信号ＣＲＹを生成しビットシフトＣＤＳを実現する。
そして、下位ビットは下位ビットＵ／Ｄカウンタ部６６０内のビットシフト回路６６２でビットシフトＣＤＳを実現する。
この第５の構成例では、上位ビットはビットシフトされたキャリー信号ＣＲＹを生成しビットシフトＣＤＳを実現する。
そして、下位ビットは下位ビットＵ／Ｄカウンタ部６６０内のビットシフト回路６６２でビットシフトＣＤＳを実現する。
図２６のカラム処理部６００Ｄでは、第２の信号を上位に２ビットシフトして取得する例を示している。
本例において、上位ビットは、マルチプレクサ（セレクタ）６２６５により２ビットシフトされたキャリー信号ＣＲＹが選択され、ビットシフトＣＤＳを実現する。
そして、上位ビットＵ／Ｄカウンタ部６３０のカウント終了後に、下位のグレイコードデータ分の下位ビットＵ／Ｄカウンタ部６６０でカウントさせる。
図２６の例では、グレイ→バイナリ変換されたコードが、Ｂ［０］→Ｂ［２］の順にマルチプレクサ６２６５で選択され出力される。
バイナリコードがハイレベルの場合、下位ビットＵ／Ｄカウンタ６６１でカウントする。この場合、下位ビットＵ／Ｄカウンタ６６１の３ビット目のＤ型フリップフロップ（ＤＦＦ）に入る。つまり、２ビットシフトされる。
下位ビットは、基準パルスＲＰＬＳがビットシフト回路６６２により２ビットシフトしたＤ型フリップフロップに入力され、２ビットシフトが実現される。
そして、上位ビットＵ／Ｄカウンタ部６３０のカウント終了後に、下位のグレイコードデータ分の下位ビットＵ／Ｄカウンタ部６６０でカウントさせる。
図２６の例では、グレイ→バイナリ変換されたコードが、Ｂ［０］→Ｂ［２］の順にマルチプレクサ６２６５で選択され出力される。
バイナリコードがハイレベルの場合、下位ビットＵ／Ｄカウンタ６６１でカウントする。この場合、下位ビットＵ／Ｄカウンタ６６１の３ビット目のＤ型フリップフロップ（ＤＦＦ）に入る。つまり、２ビットシフトされる。
下位ビットは、基準パルスＲＰＬＳがビットシフト回路６６２により２ビットシフトしたＤ型フリップフロップに入力され、２ビットシフトが実現される。
＜２．１３ カラム処理部の第６の構成例＞
図２８は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第６の構成例を示す図である。
図２９は、図２８の下位ビットＵ／Ｄカウンタ部の動作を中心とするタイミングチャートである。
図３０は、図２８の回路の全体的なタイミングチャートである。
図２８は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第６の構成例を示す図である。
図２９は、図２８の下位ビットＵ／Ｄカウンタ部の動作を中心とするタイミングチャートである。
図３０は、図２８の回路の全体的なタイミングチャートである。
図２８のカラム処理部６００Ｅが図２６のカラム処理部６００Ｄと異なる点は次の通りである。
図２８のカラム処理部６００Ｅにおいては、グレイコードラッチ部６２０Ｅのマルチプレクサ（セレクタ）６２６５の出力は下位ビットＵ／Ｄカウンタ部６６０のＡＮＤゲート６６３にのみ入力させている。
カラム処理部６００Ｅにおいて、マスク回路Ｍ６２５のみを設けている。
そして、カラム処理部６００Ｅにおいては、グレイコードラッチ６２５にラッチされるグレイコードＧ［４］をマスク回路Ｍ６２５を通した信号をキャリー信号ＣＲＹとして上位ビットＵ／Ｄカウンタ部６３０の入力側のスイッチ６６４Ｅの端子ｃに入力させている。
下位ビットＵ／Ｄカウンタ部６３０ＥのＡＮＤゲート６６３に出力と下位ビットＵ／Ｄカウンタ６６１の入力端子間にスイッチ６６５が配置されている。
スイッチ６６５は、端子ａが下位ビットＵ／Ｄカウンタ６６１の入力端子に接続され、端子ｂがＡＮＤゲート６６３の出力に接続され、端子ｃがスイッチ６６４Ｅの端子ｄに接続されている。
図２８のカラム処理部６００Ｅにおいては、グレイコードラッチ部６２０Ｅのマルチプレクサ（セレクタ）６２６５の出力は下位ビットＵ／Ｄカウンタ部６６０のＡＮＤゲート６６３にのみ入力させている。
カラム処理部６００Ｅにおいて、マスク回路Ｍ６２５のみを設けている。
そして、カラム処理部６００Ｅにおいては、グレイコードラッチ６２５にラッチされるグレイコードＧ［４］をマスク回路Ｍ６２５を通した信号をキャリー信号ＣＲＹとして上位ビットＵ／Ｄカウンタ部６３０の入力側のスイッチ６６４Ｅの端子ｃに入力させている。
下位ビットＵ／Ｄカウンタ部６３０ＥのＡＮＤゲート６６３に出力と下位ビットＵ／Ｄカウンタ６６１の入力端子間にスイッチ６６５が配置されている。
スイッチ６６５は、端子ａが下位ビットＵ／Ｄカウンタ６６１の入力端子に接続され、端子ｂがＡＮＤゲート６６３の出力に接続され、端子ｃがスイッチ６６４Ｅの端子ｄに接続されている。
図２８のカラム処理部６００Ｅにおいて、上位ビットは上位ビットＵ／Ｄカウンタ部内のビットシフト回路(たとえば図２４の回路)６４０でビットシフトＣＤＳを実現する。
カラム処理部６００Ｅにおいて、下位ビットは下位ビットＵ／Ｄカウンタ部６６０Ｅ内のビットシフト回路６６２でビットシフトＣＤＳを実現する。
下位ビットコードのビットシフトしたことにより余った上位ビットは、上位ビットＵ／Ｄカウンタ部６３０でカウントさせる。
カラム処理部６００Ｅにおいて、下位ビットは下位ビットＵ／Ｄカウンタ部６６０Ｅ内のビットシフト回路６６２でビットシフトＣＤＳを実現する。
下位ビットコードのビットシフトしたことにより余った上位ビットは、上位ビットＵ／Ｄカウンタ部６３０でカウントさせる。
図２８のカラム処理部６００Ｅにおいても、第２の信号を上位に２ビットシフトして取得する例を示している。
カラム処理部６００Ｅにおいて、上位ビットは、キャリー信号ＣＲＹがビットシフト回路により２ビットシフトしたＤ型フリップフロップに入力され、２ビットシフトＣＤＳが実現される。
下位ビットは、基準パルスＲＰＬＳがビットシフト回路６６２により２ビットシフトしたＤ型フリップフロップに入力され、２ビットシフトが実現される。
バイナリコードＢＣ［３］，ＢＣ［４］分のカウントクロックは、上位ビットＵ／Ｄカウンタ側の最下位ビット対応のＤ型フリップフロップに供給されて、２ビットシフトが実現される。
この場合、２ビットシフトされているため、図３０に示すように、４倍のカウント速度となる。
第２の信号のＢＣ［３］分は、上位ビットＵ／Ｄカウンタ部６３０でカウントされる。
カラム処理部６００Ｅにおいて、上位ビットは、キャリー信号ＣＲＹがビットシフト回路により２ビットシフトしたＤ型フリップフロップに入力され、２ビットシフトＣＤＳが実現される。
下位ビットは、基準パルスＲＰＬＳがビットシフト回路６６２により２ビットシフトしたＤ型フリップフロップに入力され、２ビットシフトが実現される。
バイナリコードＢＣ［３］，ＢＣ［４］分のカウントクロックは、上位ビットＵ／Ｄカウンタ側の最下位ビット対応のＤ型フリップフロップに供給されて、２ビットシフトが実現される。
この場合、２ビットシフトされているため、図３０に示すように、４倍のカウント速度となる。
第２の信号のＢＣ［３］分は、上位ビットＵ／Ｄカウンタ部６３０でカウントされる。
なお、図３０において、ダウンカウント、アップカウントで描いているが、アップカウント、アップカウントでもよい。
この本実施形態に係る第２のカラムＡＤＣは、上述した第１のカラムＡＤＣの効果と同様の効果を得ることができる。
すなわち、本第２のカラムＡＤＣによれば、異なるビット精度よるカウンタ内デジタルＣＤＳが可能となり、第１の信号と第２の信号をそれぞれのビット精度で取得する必要がないため、回路が高速化できる。
固体撮像装置においてはフレームレートを劣化させずに、広ダイナミックレンジな画像取得が可能となる。
また、ビットシフト回路はスイッチや単純な論理回路で良いため、それぞれのビット精度用のカウンタを多重に配置したり、後段でＣＤＳ処理を施すのに比べて、回路規模や消費電力の増加を抑えることができる。
グレイコードラッチデータにマスク期間を取ることで、ビット不整合性を回避するためのマージンを確保することができる。
すなわち、本第２のカラムＡＤＣによれば、異なるビット精度よるカウンタ内デジタルＣＤＳが可能となり、第１の信号と第２の信号をそれぞれのビット精度で取得する必要がないため、回路が高速化できる。
固体撮像装置においてはフレームレートを劣化させずに、広ダイナミックレンジな画像取得が可能となる。
また、ビットシフト回路はスイッチや単純な論理回路で良いため、それぞれのビット精度用のカウンタを多重に配置したり、後段でＣＤＳ処理を施すのに比べて、回路規模や消費電力の増加を抑えることができる。
グレイコードラッチデータにマスク期間を取ることで、ビット不整合性を回避するためのマージンを確保することができる。
以上説明した半導体装置としての固体撮像装置（ＣＭＯＳイメージセンサ）においても、図１、図５等の積層構造が採用される。
以上のような構成および効果を有する固体撮像装置は、携帯機器（モバイル機器）、デジタルカメラやビデオカメラ等の電子機器の撮像デバイスとして適用することができる。
＜３．電子機器の構成例＞
図３１は、本実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
図３１は、本実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
図３１は本実施形態に係る電子機器の一つであるたとえば撮像装置７００の構成例を示している。
撮像装置７００は、撮像素子７０１、信号処理部であるＤＳＰ７０２、フレームメモリ７０３、記録装置７０４、表示装置７０５、電源系７０６、操作系７０７がバスライン７１０を介して相互に接続された構成となっている。
また、撮像素子７０１の受光面側は、被写体象を受光面に結像するレンズ群を含む光学系７０８が配置されている。
撮像素子７０１として、本実施形態の固体撮像装置が適用可能である。
撮像装置７００は、撮像素子７０１、信号処理部であるＤＳＰ７０２、フレームメモリ７０３、記録装置７０４、表示装置７０５、電源系７０６、操作系７０７がバスライン７１０を介して相互に接続された構成となっている。
また、撮像素子７０１の受光面側は、被写体象を受光面に結像するレンズ群を含む光学系７０８が配置されている。
撮像素子７０１として、本実施形態の固体撮像装置が適用可能である。
このような撮像装置７００は、ビデオカメラやデジタルスチルカメラ、モバイル機器向けのカメラモジュールなどに適用される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像素子７０１として、先述した固体撮像装置を搭載することで、高精度なカメラが実現できる。
なお、本技術は以下のような構成をとることができる。
（１）入力アナログ信号のレベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換部を含む読み出し部を有し、
上記読み出し部は、
上記アナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
Ａ／Ｄ変換器。
（２）上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記第１の信号を取得した後、１の補数を取り格納データを反転させ、
上記第２の信号を｜Ｎ１−Ｎ２｜ビット上位にシフトし、ビットシフトした第２の信号に反転処理後の上記第１の信号に加算して上記デジタルＣＤＳを実行する
上記（１）記載のＡ／Ｄ変換器。
（３）上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記第１の信号を取得した後、｜Ｎ１−Ｎ２｜ビット下位にシフトし、１の補数を取り格納データを反転させ、上記第２の信号をビットシフトした第１の信号に加算して上記デジタルＣＤＳを実行する
上記（１）記載のＡ／Ｄ変換器。
（４）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記カウンタ部は、
基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記ビットシフト機能部は、
上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１−Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
上記（１）または（２）記載のＡ／Ｄ変換器。
（５）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記カウンタ部は、
基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記ビットシフト機能部は、
上記第１の信号の格納データを退避させ、退避データを｜Ｎ１−Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
上記（１）または（３）記載のＡ／Ｄ変換器。
（６）上記カウンタラッチ部は、
基準クロックに応答してデジタルコードを生成するコードカウンタと、
上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチする下位ビットコードラッチ部と、
上記下位ビットラッチ部のデータをキャリー信号としてカウントする上位ビットカウンタ部と、を含み、
上記下位ビットコードラッチ部は、
上記コードカウンタの各ビットコードラッチするラッチと、
上記ラッチにラッチされた各ビットのデータの論理合成によりビットシフトしたキャリー信号を生成し、上記ビットシフト機能部として機能するキャリー信号生成部と、を含む
上記（１）記載のＡ／Ｄ変換器。
（７）上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記キャリー信号生成部は、
｜Ｎ１−Ｎ２｜ビットシフトした上記キャリー信号を生成する
上記（６）記載のＡ／Ｄ変換器。
（８）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記上位ビットカウンタ部は、
基準クロックとして上記キャリー信号が入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１−Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
上記（６）または（７）記載のＡ／Ｄ変換器。
（９）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記上位ビットカウンタ部は、
基準クロックとして上記キャリー信号が入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記第１の信号の格納データを退避させ、退避データを｜Ｎ１−Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
上記（６）または（７）記載のＡ／Ｄ変換器。
（１０）上記カウンタラッチ部は、
上記ラッチのラッチデータに対してマスク信号に応じて、キャリー信号の高周波化に対するマスク期間を確保するマスク回路を含む
上記（６）から（９）のいずれか一に記載のＡ／Ｄ変換器。
（１１）上記下位ビットコードラッチ部と出力と上記上位ビットカウンタ部との間に、上記ビットシフト機能を含み、選択的に上記下位ビットコードラッチ部による下位ビットデータを受けて下位ビットの上記デジタルＣＤＳを実行する下位ビットカウンタ部を有する
上記（６）から（１０）のいずれか一に記載のＡ／Ｄ変換器。
（１２）光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、
上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、
上記読み出し部は、
上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
固体撮像装置。
（１３）上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記第１の信号を取得した後、１の補数を取り格納データを反転させ、
上記第２の信号を｜Ｎ１−Ｎ２｜ビット上位にシフトし、ビットシフトした第２の信号に反転処理後の上記第１の信号に加算して上記デジタルＣＤＳを実行する
上記（１２）記載の固体撮像装置。
（１４）上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記第１の信号を取得した後、｜Ｎ１−Ｎ２｜ビット下位にシフトし、１の補数を取り格納データを反転させ、上記第２の信号をビットシフトした第１の信号に加算して上記デジタルＣＤＳを実行する
上記（１２）記載の固体撮像装置。
（１５）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記カウンタ部は、
基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記ビットシフト機能部は、
上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１−Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
上記（１２）または（１３）記載の固体撮像装置。
（１６）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記カウンタ部は、
基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記ビットシフト機能部は、
上記第１の信号の格納データを退避させ、退避データを｜Ｎ１−Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
上記（１２）または（１４）記載の固体撮像装置。
（１７）上記カウンタラッチ部は、
基準クロックに応答してデジタルコードを生成するコードカウンタと、
上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチする下位ビットコードラッチ部と、
上記下位ビットラッチ部のデータをキャリー信号としてカウントする上位ビットカウンタ部と、を含み、
上記下位ビットコードラッチ部は、
上記コードカウンタの各ビットコードラッチするラッチと、
上記ラッチにラッチされた各ビットのデータの論理合成によりビットシフトしたキャリー信号を生成し、上記ビットシフト機能部として機能するキャリー信号生成部と、を含む
上記（１２）記載の固体撮像装置。
（１８）
固体撮像装置を有し、
上記固体撮像装置は、
光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、
上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、
上記読み出し部は、
上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
電子機器。
（１）入力アナログ信号のレベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換部を含む読み出し部を有し、
上記読み出し部は、
上記アナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
Ａ／Ｄ変換器。
（２）上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記第１の信号を取得した後、１の補数を取り格納データを反転させ、
上記第２の信号を｜Ｎ１−Ｎ２｜ビット上位にシフトし、ビットシフトした第２の信号に反転処理後の上記第１の信号に加算して上記デジタルＣＤＳを実行する
上記（１）記載のＡ／Ｄ変換器。
（３）上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記第１の信号を取得した後、｜Ｎ１−Ｎ２｜ビット下位にシフトし、１の補数を取り格納データを反転させ、上記第２の信号をビットシフトした第１の信号に加算して上記デジタルＣＤＳを実行する
上記（１）記載のＡ／Ｄ変換器。
（４）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記カウンタ部は、
基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記ビットシフト機能部は、
上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１−Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
上記（１）または（２）記載のＡ／Ｄ変換器。
（５）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記カウンタ部は、
基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記ビットシフト機能部は、
上記第１の信号の格納データを退避させ、退避データを｜Ｎ１−Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
上記（１）または（３）記載のＡ／Ｄ変換器。
（６）上記カウンタラッチ部は、
基準クロックに応答してデジタルコードを生成するコードカウンタと、
上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチする下位ビットコードラッチ部と、
上記下位ビットラッチ部のデータをキャリー信号としてカウントする上位ビットカウンタ部と、を含み、
上記下位ビットコードラッチ部は、
上記コードカウンタの各ビットコードラッチするラッチと、
上記ラッチにラッチされた各ビットのデータの論理合成によりビットシフトしたキャリー信号を生成し、上記ビットシフト機能部として機能するキャリー信号生成部と、を含む
上記（１）記載のＡ／Ｄ変換器。
（７）上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記キャリー信号生成部は、
｜Ｎ１−Ｎ２｜ビットシフトした上記キャリー信号を生成する
上記（６）記載のＡ／Ｄ変換器。
（８）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記上位ビットカウンタ部は、
基準クロックとして上記キャリー信号が入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１−Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
上記（６）または（７）記載のＡ／Ｄ変換器。
（９）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記上位ビットカウンタ部は、
基準クロックとして上記キャリー信号が入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記第１の信号の格納データを退避させ、退避データを｜Ｎ１−Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
上記（６）または（７）記載のＡ／Ｄ変換器。
（１０）上記カウンタラッチ部は、
上記ラッチのラッチデータに対してマスク信号に応じて、キャリー信号の高周波化に対するマスク期間を確保するマスク回路を含む
上記（６）から（９）のいずれか一に記載のＡ／Ｄ変換器。
（１１）上記下位ビットコードラッチ部と出力と上記上位ビットカウンタ部との間に、上記ビットシフト機能を含み、選択的に上記下位ビットコードラッチ部による下位ビットデータを受けて下位ビットの上記デジタルＣＤＳを実行する下位ビットカウンタ部を有する
上記（６）から（１０）のいずれか一に記載のＡ／Ｄ変換器。
（１２）光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、
上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、
上記読み出し部は、
上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
固体撮像装置。
（１３）上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記第１の信号を取得した後、１の補数を取り格納データを反転させ、
上記第２の信号を｜Ｎ１−Ｎ２｜ビット上位にシフトし、ビットシフトした第２の信号に反転処理後の上記第１の信号に加算して上記デジタルＣＤＳを実行する
上記（１２）記載の固体撮像装置。
（１４）上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記第１の信号を取得した後、｜Ｎ１−Ｎ２｜ビット下位にシフトし、１の補数を取り格納データを反転させ、上記第２の信号をビットシフトした第１の信号に加算して上記デジタルＣＤＳを実行する
上記（１２）記載の固体撮像装置。
（１５）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記カウンタ部は、
基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記ビットシフト機能部は、
上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１−Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
上記（１２）または（１３）記載の固体撮像装置。
（１６）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記カウンタ部は、
基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記ビットシフト機能部は、
上記第１の信号の格納データを退避させ、退避データを｜Ｎ１−Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
上記（１２）または（１４）記載の固体撮像装置。
（１７）上記カウンタラッチ部は、
基準クロックに応答してデジタルコードを生成するコードカウンタと、
上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチする下位ビットコードラッチ部と、
上記下位ビットラッチ部のデータをキャリー信号としてカウントする上位ビットカウンタ部と、を含み、
上記下位ビットコードラッチ部は、
上記コードカウンタの各ビットコードラッチするラッチと、
上記ラッチにラッチされた各ビットのデータの論理合成によりビットシフトしたキャリー信号を生成し、上記ビットシフト機能部として機能するキャリー信号生成部と、を含む
上記（１２）記載の固体撮像装置。
（１８）
固体撮像装置を有し、
上記固体撮像装置は、
光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、
上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、
上記読み出し部は、
上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
電子機器。
１００，１００Ａ〜１００Ｇ・・・半導体装置、１１０，１１０Ａ〜１１０Ｇ・・・第１チップ（アナログチップ）、１１１（−０，−１、・・・）・・・センサ、１１２（−０，−１、・・・）・・・サンプルホールド（ＳＨ）回路、１１３（−０，−１、・・・）・・・アンプ、１１４（−０，−１、・・・）・・・ＴＣＶ（ビア）、１１５（−０，−１、・・・）・・・サンプリングスイッチ、１２０，１２０Ａ〜１２０Ｇ・・・第２チップ（ロジックチップ、デジタルチップ）、１２１（−０，−１、・・・）・・・サンプリングスイッチ、１２２（−０，−１、・・・）・・・量子化器、１２３・・・信号処理回路、１２４（−０，−１、・・・）・・・比較器、１２５（−０，−１、・・・）・・・カウンタ、２００・・・固体撮像装置、２１０・・・画素部、２２０・・・行走査部、２３０・・・列走査部、２４０・・・システム制御部、２５０・・・列信号処理部、３００・・・固体撮像装置、３１０・・・画素部、３２０・・・行走査部、３３０・・・列走査部、３４０・・・システム制御部、３５０・・・カラムＡＤＣ、３６０・・・ＤＡＣ（ランプ信号発生器）、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理部、４００，４００Ａ・・・カウンタおよびビットシフト系、４１０・・・バイナリリップルカウンタ、４２０・・・ビットシフト回路、５００・・・グレイコードカウンタ、６００，６００Ａ〜６００Ｅ・・・カラム処理部、６１０・・・比較器、６２０，６２０Ａ・・・下位ビットグレイコードラッチ部（下位ビットラッチ部）、６３０，６３０Ｂ、６３０Ｃ・・・上位ビットＵ／Ｄカウンタ部（上位ビットカウンタ部）（Ｕ／Ｂカウンタ部）、６４０・・・ビットシフトスイッチパルス生成器、６５０・・・ビットシフト回路、７００・・・電子機器（撮象装置）。
Claims (18)
- 入力アナログ信号のレベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換部を含む読み出し部を有し、
上記読み出し部は、
上記アナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
Ａ／Ｄ変換器。 - 上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記第１の信号を取得した後、１の補数を取り格納データを反転させ、
上記第２の信号を｜Ｎ１−Ｎ２｜ビット上位にシフトし、ビットシフトした第２の信号に反転処理後の上記第１の信号に加算して上記デジタルＣＤＳを実行する
請求項１記載のＡ／Ｄ変換器。 - 上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記第１の信号を取得した後、｜Ｎ１−Ｎ２｜ビット下位にシフトし、１の補数を取り格納データを反転させ、上記第２の信号をビットシフトした第１の信号に加算して上記デジタルＣＤＳを実行する
請求項１記載のＡ／Ｄ変換器。 - 上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記カウンタ部は、
基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記ビットシフト機能部は、
上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１−Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
請求項１記載のＡ／Ｄ変換器。 - 上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記カウンタ部は、
基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記ビットシフト機能部は、
上記第１の信号の格納データを退避させ、退避データを｜Ｎ１−Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
請求項１記載のＡ／Ｄ変換器。 - 上記カウンタラッチ部は、
基準クロックに応答してデジタルコードを生成するコードカウンタと、
上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチする下位ビットコードラッチ部と、
上記下位ビットラッチ部のデータをキャリー信号としてカウントする上位ビットカウンタ部と、を含み、
上記下位ビットコードラッチ部は、
上記コードカウンタの各ビットコードラッチするラッチと、
上記ラッチにラッチされた各ビットのデータの論理合成によりビットシフトしたキャリー信号を生成し、上記ビットシフト機能部として機能するキャリー信号生成部と、を含む
請求項１記載のＡ／Ｄ変換器。 - 上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記キャリー信号生成部は、
｜Ｎ１−Ｎ２｜ビットシフトした上記キャリー信号を生成する
請求項６記載のＡ／Ｄ変換器。 - 上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記上位ビットカウンタ部は、
基準クロックとして上記キャリー信号が入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１−Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
請求項６記載のＡ／Ｄ変換器。 - 上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記上位ビットカウンタ部は、
基準クロックとして上記キャリー信号が入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記第１の信号の格納データを退避させ、退避データを｜Ｎ１−Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
請求項６記載のＡ／Ｄ変換器。 - 上記カウンタラッチ部は、
上記ラッチのラッチデータに対してマスク信号に応じて、キャリー信号の高周波化に対するマスク期間を確保するマスク回路を含む
請求項６記載のＡ／Ｄ変換器。 - 上記下位ビットコードラッチ部と出力と上記上位ビットカウンタ部との間に、上記ビットシフト機能を含み、選択的に上記下位ビットコードラッチ部による下位ビットデータを受けて下位ビットの上記デジタルＣＤＳを実行する下位ビットカウンタ部を有する
請求項６記載のＡ／Ｄ変換器。 - 光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、
上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、
上記読み出し部は、
上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
固体撮像装置。 - 上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記第１の信号を取得した後、１の補数を取り格納データを反転させ、
上記第２の信号を｜Ｎ１−Ｎ２｜ビット上位にシフトし、ビットシフトした第２の信号に反転処理後の上記第１の信号に加算して上記デジタルＣＤＳを実行する
請求項１２記載の固体撮像装置。 - 上記読み出し部は、
上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
上記第１の信号を取得した後、｜Ｎ１−Ｎ２｜ビット下位にシフトし、１の補数を取り格納データを反転させ、上記第２の信号をビットシフトした第１の信号に加算して上記デジタルＣＤＳを実行する
請求項１２記載の固体撮像装置。 - 上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記カウンタ部は、
基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記ビットシフト機能部は、
上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１−Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
請求項１２記載の固体撮像装置。 - 上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
上記カウンタ部は、
基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
上記ビットシフト機能部は、
上記第１の信号の格納データを退避させ、退避データを｜Ｎ１−Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
請求項１２記載の固体撮像装置。 - 上記カウンタラッチ部は、
基準クロックに応答してデジタルコードを生成するコードカウンタと、
上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチする下位ビットコードラッチ部と、
上記下位ビットラッチ部のデータをキャリー信号としてカウントする上位ビットカウンタ部と、を含み、
上記下位ビットコードラッチ部は、
上記コードカウンタの各ビットコードラッチするラッチと、
上記ラッチにラッチされた各ビットのデータの論理合成によりビットシフトしたキャリー信号を生成し、上記ビットシフト機能部として機能するキャリー信号生成部と、を含む
請求項１２記載の固体撮像装置。 - 固体撮像装置を有し、
上記固体撮像装置は、
光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、
上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、
上記読み出し部は、
上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
電子機器。
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