CN105096858A - 一种移位寄存器及驱动方法、栅极驱动电路 - Google Patents
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Abstract
本发明提供一种移位寄存器及驱动方法、栅极驱动电路。该移位寄存器包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一电容、第二电容，以及触发信号输入端、第一时钟信号端、第二时钟信号端、第一电平信号端、第二电平信号端和输出端，所述触发信号输入端接收高电平触发信号，所述移位寄存器的输出端输出高电平信号。该移位寄存器占用版图面积小，有利于减小显示面板的边框。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器及驱动方法、栅极驱动电路。
背景技术
液晶显示技术的快速发展，迫使液晶面板生产企业不仅需要考虑液晶面板的性能、成本，而且需要考虑液晶面板的美观度。为了利于液晶面板的窄边框设计，相关技术人员将栅极驱动电路设置在液晶面板的边缘，而且，栅极驱动电路包括多个逐级串联的移位寄存器。
图1为现有技术中比较常见的一种移位寄存器的电路结构图。如图1所示，移位寄存器包括移位寄存单元11和反相单元12，移位寄存单元11的输入端IN输入的触发信号为低电平信号，即移位寄存单元11是由低电平触发，为实现栅极驱动电路的功能，需要在移位寄存单元11的后端设置三个级联的反相器单元12，因此，栅极驱动电路使用的晶体管和电容的数量较多，导致栅极驱动电路所占版图面积较大，这不利于窄边框设计。更重要的是，前级移位寄存器是通过单独设置的NEXT信号传递到后级移位寄存器，这增加了上下级移位寄存器之间布线的复杂性，同样不利于窄边框设计。
发明内容
本发明提供一种移位寄存器及驱动方法、栅极驱动电路，以解决现有技术的问题。
第一方面，本发明提供一种移位寄存器，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一电容、第二电容，以及触发信号输入端、第一时钟信号端、第二时钟信号端、第一电平信号端、第二电平信号端和输出端；
其中，所述第一晶体管的控制端电连接所述第五晶体管的第二极和第六晶体管的第二极，第一极电连接第二电平信号端，第二极电连接所述输出端；
所述第二晶体管的控制端电连接所述第三晶体管的第二极和第四晶体管的第二极，第一极电连接所述第一电平信号端，第二极电连接所述输出端；
所述第三晶体管的控制端电连接所述第五晶体管的第二极和第六晶体管的第二极，第一极电连接所述第二电平信号端；
所述第四晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述第一电平信号端；
所述第五晶体管的控制端电连接所述第八晶体管的第二极，第一极电连接所述第二电平信号端；
所述第六晶体管的控制端电连接所述第七晶体的第二极和所述第九晶体管的第二极，第一极电连接所述第二时钟信号端；
所述第七晶体管的控制端电连接所述第八晶体管的第二极，第一极电连接所述第一时钟信号端；
所述第八晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述触发信号输入端；
所述第九晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述第一电平信号端；
所述第一电容的第一极电连接所述第二电平信号端，第二极电连接所述第五晶体管的控制端和所述第七晶体管T7的控制端；
所述第二电容的第一极电连接所述第二时钟信号端，第二极电连接所述第二晶体管的控制端和所述第四晶体管的第二极之间；
所述触发信号输入端接收高电平触发信号，所述移位寄存器的输出端输出高电平信号。
第二方面，本发明提供的一种针对上述移位寄存器的驱动方法，所述移位寄存器在一个工作周期内的运行状况为：
在第一时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出低电平；
在第二时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出低电平；
在第三时刻，所述触发信号输入端输入高电平，所述移位寄存器输出端输出低电平；
在第四时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出高电平；
在第五时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出低电平。
第三方面，本发明提供的一种栅极驱动电路，包括第一时钟信号发生器、第二时钟信号发生器以及N级逐级串联的移位寄存器，其中，N为正整数；
每一所述移位寄存器的第一时钟信号端CLK1和第二时钟信号端CLK2分别电连接所述第一时钟信号发生器和所述第二时钟信号发生器，所述第一时钟信号发生器和所述第二时钟信号发生器输出的时钟信号反相；
第1级移位寄存器的触发信号输入端接收触发信号，第M级移位寄存器的触发信号输入端电连接所述第M-1级移位寄存器的输出端，其中，M为大于等于2且小于等于n的正整数。
本发明提供的移位寄存器，不需要反相器实现了移位寄存器功能，即使用数量较少的晶体管和电容实现了高电平触发、高电平输出，减少了移位寄存器所占版图的面积，有利于减小显示面板的边框。而且，该移位寄存器的输出信号还可作为下级移位寄存器的触发信号，简化了上级移位寄存器和下级移位寄存器之间的布线，进一步减小了显示面板的边框。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中比较常见的一种移位寄存器的电路结构图；
图2为本发明一个实施例提供的一种移位寄存器的电路结构图；
图3为本发明另一个实施例提供的一种移位寄存器的电路结构图；
图4为本发明又一个实施例提供的一种移位寄存器的电路结构图；
图5为本发明一个变型实施例提供的一种移位寄存器的电路结构图；
图6为本发明另一个变型实施例提供的一种移位寄存器的电路结构图；
图7为本发明又一个实施例提供的一种移位寄存器的电路结构图；
图8为本发明再一个实施例提供的一种移位寄存器的电路结构图；
图9为本发明一个实施例提供的一种移位寄存器的驱动时序图；
图10为本发明一个实施例提供的一种栅极驱动电路的结构示意图；
图11为本发明一个实施例提供的一种栅极驱动电路的驱动时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参考图2所示，为本发明一个实施例提供的一种移位寄存器的电路结构图。该移位寄存器包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第一电容C1、第二电容C2，以及触发信号输入端IN、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电平信号端V1、第二电平信号端V2和输出端OUT。
其中，第一晶体管T1的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接输出端OUT。
第二晶体管T2的控制端电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第一极电连接第一电平信号端V1，第二极电连接输出端OUT。
第三晶体管T3的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端。
第四晶体管T4的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第二晶体管T2的控制端。
第五晶体管T5的控制端电连接第八晶体管T8的第二极，第一极电连接第二电平信号端V2，第二极电连接第一晶体管T1的控制端。
第六晶体管T6的控制端电连接第七晶体管T7的第二极和第九晶体管T9的第二极，第一极电连接第二时钟信号端CLK2，第二极电连接第一晶体管T1的控制端。
第七晶体管T7的控制端电连接第八晶体管T8的第二极，第一极电连接第一时钟信号端CLK1，第二极电连接第六晶体管T6的控制端。
第八晶体管T8的控制端电连接第一时钟信号端CLK1，第一极电连接触发信号输入端IN，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
第九晶体管T9的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第六晶体管T6的控制端。
第一电容C1的第一极电连接第二电平信号端V2，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
第二电容C2的第一极电连接第二时钟信号端CLK2，第二极电连接第二晶体管T2的控制端和第四晶体管T4的第二极之间。
在如图2所示的实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9全部采用P型晶体管。但也不局限于此，也可以是第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9全部采用N型晶体管。
需要说明的是，当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9全部采用P型晶体管时，第一电平信号端V1为低压维持端，第二电平信号端V2为高压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9全部采用N型晶体管时，第一电平信号端V1为高压维持端，第二电平信号端V2为低压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
还需说明的是，无论采用图2所示实施例的纯P型晶体管，还是采用纯N型晶体管，均可以实现在触发信号输入端IN输入高电平触发信号，并在输出端OUT输出高电平信号。然而，纯P型晶体管构成的移位寄存器，工艺更简单，成本更低。本实施例提供的移位寄存器，不需要反相器实现了移位寄存器功能，即使用数量较少的晶体管和电容实现了高电平触发、高电平输出，减少了移位寄存器所占版图的面积。并且，该移位寄存器的输出信号还可作为下级移位寄存器的触发信号，简化了上级移位寄存器和下级移位寄存器之间的布线，能够减小显示面板的边框。
参考图3所示，为本发明另一个实施例提供的一种移位寄存器的电路结构图。该实施例与图2所示移位寄存器相比，增加了第十晶体管T10和第十一晶体管T11，具体地，该移位寄存器包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第一电容C1、第二电容C2，以及触发信号输入端IN、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电平信号端V1、第二电平信号端V2和输出端OUT。
其中，第一晶体管T1的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接输出端OUT。
第二晶体管T2的控制端电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第一极电连接第一电平信号端V1，第二极电连接输出端OUT；
第三晶体管T3的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端。
第四晶体管T4的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第二晶体管T2的控制端。
第五晶体管T5的控制端电连接第八晶体管T8的第二极，第一极电连接第二电平信号端V2，第二极电连接第一晶体管T1的控制端。
第六晶体管T6的控制端电连接第七晶体管T7的第二极和第九晶体管T9的第二极，第一极电连接第二时钟信号端CLK2，第二极电连接第一晶体管T1的控制端。
第七晶体管T7的控制端电连接第八晶体管T8的第二极，第一极电连接第一时钟信号端CLK1，第二极电连接第六晶体管T6的控制端。
第八晶体管T8的控制端电连接第一时钟信号端CLK1，第一极电连接触发信号输入端IN，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
第九晶体管T9的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第六晶体管T6的控制端。
第十晶体管T10的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端；
第十一晶体管T11的控制端电连接第一电平信号端V1，第一极电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第二极电连接第二晶体管T2的控制端。
第一电容C1的第一极电连接第二电平信号端V2，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
第二电容C2的第一极电连接第二时钟信号端CLK2，第二极电连接第二晶体管T2的控制端。
在本实施例中，第十一晶体管T11可以有效地防止第三晶体管T3和第四晶体管T4的漏流而导致第二晶体管T2错误的导通或断开，从而提高移位寄存器的可靠性。第十晶体管T10的控制端和第一晶体管T1的控制端均电连接至第二节点N2，即第十晶体管T10和第一晶体管T1同时导通或断开，当第一晶体管T1导通时，第十晶体管T10也导通，第二电平信号端V2输出的高电平通过第十晶体管T10传输至第四节点N4，第四节点N4为高电位，第二晶体管T2断开，从而使输出端输出稳定的高电平。优选地，移位寄存器还包括第三电容C3，第三电容C3的第一极电连接输出端OUT，第三电容C3的第二极电连接第二晶体管T2的控制端。当输出端OUT的输出为低电平时，第三电容C3有利于保持第二晶体管T2控制端的低电位，使输出端OUT的输出更可靠。
在图3所示的实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用P型晶体管。但也不局限于此，也可以是第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用N型晶体管。
当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用P型晶体管时，第一电平信号端V1为低压维持端，第二电平信号端V2为高压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用N型晶体管时，第一电平信号端V1为高压维持端，所述第二电平信号端V2为低压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
需要说明的是，无论采用图3所示实施例的纯P型晶体管，还是采用纯N型晶体管，均在触发信号输入端IN输入高电平触发信号，并在输出端OUT输出高电平信号。
参考图4所示，为本发明又一个实施例提供的一种移位寄存器的电路结构图。移位寄存器包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第一电容C1、第二电容C2，以及触发信号输入端IN、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电平信号端V1、第二电平信号端V2和输出端OUT。
其中，第一晶体管T1的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接输出端OUT。
第二晶体管T2的控制端电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第一极电连接第一电平信号端V1，第二极电连接输出端OUT；
第三晶体管T3的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端。
第四晶体管T4的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第二晶体管T2的控制端。
第五晶体管T5的控制端电连接第八晶体管T8的第二极，第一极电连接第二电平信号端V2，第二极电连接第一晶体管T1的控制端。
第六晶体管T6的控制端电连接第七晶体管T7的第二极和第九晶体管T9的第二极，第一极电连接第二时钟信号端CLK2，第二极电连接第一晶体管T1的控制端。
第七晶体管T7的控制端电连接第八晶体管T8的第二极，第一极电连接第一时钟信号端CLK1，第二极电连接第六晶体管T6的控制端。
第八晶体管T8的控制端电连接第一时钟信号端CLK1，第一极电连接触发信号输入端IN，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
第九晶体管T9的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第六晶体管T6的控制端。
第十晶体管T10的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端；
第十一晶体管T11的控制端电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第一极电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第二极电连接第二晶体管T2的控制端。
第一电容C1的第一极电连接第二电平信号端V2，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
第二电容C2的第一极电连接第二时钟信号端CLK2，第二极电连接第二晶体管T2的控制端。
在本实施例中，第十一晶体管T11的控制端电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第十一晶体管T11同样能防止第三晶体管T3和第四晶体管T4的漏流而导致第二晶体管T2错误的导通或断开，从而提高移位寄存器的稳定性。
在图4所示的实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用P型晶体管。但也不局限于此，也可以是第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用N型晶体管。
当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用P型晶体管时，第一电平信号端V1为低压维持端，第二电平信号端V2为高压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用N型晶体管时，第一电平信号端V1为高压维持端，所述第二电平信号端V2为低压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
需要说明的是，无论采用图4所示实施例的纯P型晶体管，还是采用纯N型晶体管，均能够实现在触发信号输入端IN输入高电平触发信号，并在输出端OUT输出高电平信号。
参考图5所示，为本发明一个变型实施例提供的一种移位寄存器的电路结构图。该实施例是图3所示移位寄存器的变型，该变型移位寄存器包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第一电容C1、第二电容C2、第三电容C3，以及触发信号输入端IN、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电平信号端V1、第二电平信号端V2和输出端OUT。
其中，第一晶体管T1的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接输出端OUT。
第二晶体管T2的控制端电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第一极电连接第一电平信号端V1，第二极电连接输出端OUT；
第三晶体管T3的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第十一晶体管T11的第一极。
第四晶体管T4的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第十一晶体管T11的第一极。
第五晶体管T5的控制端电连接第八晶体管T8的第二极，第一极电连接第二电平信号端V2，第二极电连接第一晶体管T1的控制端。
第六晶体管T6的控制端电连接第七晶体管T7的第二极和第九晶体管T9的第二极，第一极电连接第二时钟信号端CLK2，第二极电连接第一晶体管T1的控制端。
第七晶体管T7的控制端电连接第八晶体管T8的第二极，第一极电连接第一时钟信号端CLK1，第二极电连接第六晶体管T6的控制端。
第八晶体管T8的控制端电连接第一时钟信号端CLK1，第一极电连接触发信号输入端IN，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
第九晶体管T9的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第六晶体管T6的控制端。
第十晶体管T10的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端；
第十一晶体管T11的控制端电连接第一电平信号端V1，第一极电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第二极电连接第二晶体管T2的控制端。
第一电容C1的第一极电连接第二电平信号端V2，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
第二电容C2的第一极电连接第二时钟信号端CLK2，第二极电连接第十一晶体管T11的第一极及第四晶体管T4的第二极。
第三电容C3的第一极电连接输出端OUT，第三电容C3的第二极电连接第二晶体管T2的控制端。第三电容C3可以将输出端OUT的低电位耦合至第二晶体管T2的控制端，使第二晶体管T2保持导通，从而提高移位寄存器输出的可靠性。
本实施例与图3所示移位寄存器相比，第二电容C2的电连接位置发生变化，即第二电容C2的第二极的电连接至第十一晶体管T11的第一极。这样，当第二时钟信号端CLK2的输入信号发生反转时，不会影响第四节点N4的电位，从而使移位寄存器输出的低电平更稳定。
在图5所示的实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用P型晶体管。但也不局限于此，也可以是第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用N型晶体管。
当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用P型晶体管时，第一电平信号端V1为低压维持端，第二电平信号端V2为高压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用N型晶体管时，第一电平信号端V1为高压维持端，所述第二电平信号端V2为低压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
需要说明的是，无论采用图5所示实施例的纯P型晶体管，还是采用纯N型晶体管，均能够实现在触发信号输入端IN输入高电平触发信号，并在输出端OUT输出高电平信号。
参考图6所示，为本发明另一个变型实施例提供的一种移位寄存器的电路结构图。图6所示实施例是图5所示实施例移位寄存器的进一步变型，该变型移位寄存器包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第一电容C1、第二电容C2，以及触发信号输入端IN、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电平信号端V1、第二电平信号端V2和输出端OUT。
其中，第一晶体管T1的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接输出端OUT。
第二晶体管T2的控制端电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第一极电连接第一电平信号端V1，第二极电连接输出端OUT；
第三晶体管T3的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第十一晶体管T11的第一极。
第四晶体管T4的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第十一晶体管T11的第一极。
第五晶体管T5的控制端电连接第八晶体管T8的第二极，第一极电连接第二电平信号端V2，第二极电连接第一晶体管T1的控制端。
第六晶体管T6的控制端电连接第七晶体管T7的第二极和第九晶体管T9的第二极，第一极电连接第二时钟信号端CLK2，第二极电连接第一晶体管T1的控制端。
第七晶体管T7的控制端电连接第八晶体管T8的第二极，第一极电连接第一时钟信号端CLK1，第二极电连接第六晶体管T6的控制端。
第八晶体管T8的控制端电连接第一时钟信号端CLK1，第一极电连接触发信号输入端IN，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
第九晶体管T9的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第六晶体管T6的控制端。
第十晶体管T10的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端；
第十一晶体管T11的控制端电连接第一电平信号端V1，第一极电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第二极电连接第二晶体管T2的控制端。
第一电容C1的第一极电连接第二电平信号端V2，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
第二电容C2的第一极电连接第二时钟信号端CLK2，第二极电连接第十一晶体管T11的第一极及第四晶体管T4的第二极。
本实施例与图5所示移位寄存器的不同之处在于去除了第三电容C3，从而简化了移位寄存器的结构，缩减移位寄存器的占版面积，进而有利于缩小显示面板的边框。
在图6所示的实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用P型晶体管。但也不局限于此，也可以是第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用N型晶体管。
当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用P型晶体管时，第一电平信号端V1为低压维持端，第二电平信号端V2为高压维持端。高压维持端和低压维持端分别由直流电源提供稳定的高电平信号和低电平信号，其取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用N型晶体管时，第一电平信号端V1为高压维持端，所述第二电平信号端V2为低压维持端。高压维持端和低压维持端分别由直流电源提供稳定的高电平信号和低电平信号，其取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
需要说明的是，无论采用图6所示实施例的纯P型晶体管，还是采用纯N型晶体管，均能够实现在触发信号输入端IN输入高电平触发信号，并在输出端OUT输出高电平信号。本实施例提供的移位寄存器，不需要反相器实现了移位寄存器功能，即使用数量较少的晶体管和电容实现了高电平触发、高电平输出，减少了移位寄存器所占版图的面积。并且，该移位寄存器的输出信号还可作为下级移位寄存器的触发信号，简化了上级移位寄存器和下级移位寄存器之间的布线，能够减小显示面板的边框。
参考图7所示，为本发明又一个实施例提供的一种移位寄存器的电路结构图。该移位寄存器包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第一电容C1、第二电容C2、第三电容C3，以及触发信号输入端IN、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电平信号端V1、第二电平信号端V2和输出端OUT。
其中，第一晶体管T1的控制端电连接第三晶体管T3的第二极、第十晶体管T10的第二极，第一极电连接第二电平信号端V2，第二极电连接输出端OUT。
第二晶体管T2的控制端电连接第四晶体管T4的第二极和第十一晶体管T11的第二极，第一极电连接第一电平信号端V1，第二极电连接输出端OUT。
第三晶体管T3的控制端电连接第四晶体管T4的第二极，第一极电连接第二电平信号端V2，第二极电连接第一晶体管T1的控制端。
第四晶体管T4的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第二晶体管T2的控制端。
第五晶体管T5的控制端电连接第八晶体管T8的第二极，第一极电连接第二电平信号端V2，第二极电连接第十晶体管T10的第一极。
第六晶体管T6的控制端电连接第七晶体管T7的第二极和第九晶体管T9的第二极，第一极电连接第二时钟信号端CLK2，第二极电连接第十晶体管T10的第一极。
第七晶体管T7的控制端电连接第八晶体管T8的第二极，第一极电连接第一时钟信号端CLK1，第二极电连接第六晶体管T6的控制端。
第八晶体管T8的控制端电连接第一时钟信号端CLK1，第一极电连接触发信号输入端IN，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
第九晶体管T9的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第六晶体管T6的控制端。
第十晶体管T10的控制端电连接第二时钟信号端CLK2，第一极电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第二极电连接第一晶体管T1的控制端。
第十一晶体管T11的控制端电连接第十晶体管T10的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端。
第一电容C1的第一极电连接第二电平信号端V2，第二极电连接第五晶体管T5的控制端、第七晶体管T7的控制端和第八晶体管T8的第二极。
第二电容C2的第一极电连接第二时钟信号端CLK2，第二极电连接第二晶体管T2的控制端。
第三电容C3的第一极电连接第六晶体管T6的控制端，第二极电连接第十晶体管T10的第一极。
该实施例与图2所示移位寄存器的区别在于增加了第十晶体管T10、第十一晶体管T11和第三电容C3，其中，第十晶体管T10可防止第五晶体管T5和第六晶体管T6的漏流对第一晶体管T1的控制端的电位的影响。第十一晶体管T11的控制端与第一晶体管T1的控制端保持相同的电位，当第一晶体管T1导通时，第十一晶体管T11导通，第二电平信号端V2的高电平信号通过第十一晶体管T11传递至第二晶体管T2的控制端，第二晶体管T2保持断开，也就是说，第十一晶体管T11可在第一晶体管T1导通时，使第二晶体管T2保持断开，以使输出端OUT稳定地输出高电平信号。第三电容C3可在第四时刻t4使第六晶体管T6保持导通，第二时钟信号端CLK2输入的低电平通过第六晶体管T6传输至第六晶体管T6的第二极，第六晶体管T6的第二极为低电位，以及使第十晶体管T10导通，第六晶体管T6的第二极为低电位通过第十晶体管T10传输至第一晶体管T1的控制端，使第一晶体管T1保持导通，从而使输出端OUT输出低电平。
在如图7所示的实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用P型晶体管。但也不局限于此，也可以是第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用N型晶体管。
需要说明的是，当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用P型晶体管时，第一电平信号端V1为低压维持端，第二电平信号端V2为高压维持端。高压维持端和低压维持端分别由直流电源提供稳定的高电平信号和低电平信号，其取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用N型晶体管时，第一电平信号端V1为高压维持端，第二电平信号端V2为低压维持端。高压维持端和低压维持端分别由直流电源提供稳定的高电平信号和低电平信号，其取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
还需说明的是，无论采用图7所示实施例的纯P型晶体管，还是采用纯N型晶体管，均在触发信号输入端IN输入高电平触发信号，并在输出端OUT输出高电平信号。然而，纯P型晶体管构成的移位寄存器，工艺更简单，成本更低。
参考图8所示，为本发明再一个实施例提供的一种移位寄存器的电路结构图。该实施例与图7所示移位寄存器相比，增设第十二晶体管T12。具体地，该移位寄存器包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第一电容C1、第二电容C2、第三电容C3，以及触发信号输入端IN、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电平信号端V1、第二电平信号端V2和输出端OUT。
其中，第一晶体管T1的控制端电连接第三晶体管T3的第二极、第十晶体管T10的第二极，第一极电连接第二电平信号端V2，第二极电连接输出端OUT。
第二晶体管T2的控制端电连接第四晶体管T4的第二极和第十一晶体管T11的第二极，第一极电连接第一电平信号端V1，第二极电连接输出端OUT。
第三晶体管T3的控制端电连接第四晶体管T4的第二极，第一极电连接第二电平信号端V2，第二极电连接第十晶体管T10的第二极。
第四晶体管T4的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第十二晶体管T12的第一极。
第五晶体管T5的控制端电连接第八晶体管T8的第二极，第一极电连接第二电平信号端V2，第二极电连接第十晶体管T10的第一极。
第六晶体管T6的控制端电连接第七晶体管T7的第二极和第九晶体管T9的第二极，第一极电连接第二时钟信号端CLK2，第二极电连接第十晶体管T10的第一极。
第七晶体管T7的控制端电连接第八晶体管T8的第二极，第一极电连接第一时钟信号端CLK1，第二极电连接第六晶体管T6的控制端。
第八晶体管T8的控制端电连接第一时钟信号端CLK1，第一极电连接触发信号输入端IN，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
第九晶体管T9的控制端电连接第一时钟信号端CLK1，第一极电连接第一电平信号端V1，第二极电连接第六晶体管T6的控制端。
第十晶体管T10的控制端电连接第二时钟信号端CLK2，第一极电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第二极电连接第一晶体管T1的控制端和第十一晶体管T11的控制端。
第十一晶体管T11的控制端电连接第十晶体管T10的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端。
第十二晶体管T12的控制端电连接第一电平信号端V1，第一极电连接第四晶体管T4的第二极，第二极电连接第二晶体管T2的控制端。
第一电容C1的第一极电连接第二电平信号端V2，第二极电连接第五晶体管T5的控制端、第七晶体管T7的控制端和第八晶体管T8的第二极。
第二电容C2的第一极电连接第二时钟信号端CLK2，第二极电连接第二晶体管T2的控制端。
第三电容C3的第一极电连接第六晶体管T6的控制端，第二极电连接第十晶体管T10的第一极。
在本实施例中，第十二晶体管T12可以防止第四晶体管T4的漏流而影响第四节点N4的电位，导致第二晶体管T2错误的导通或断开，从而提高移位寄存器的稳定性。
在如图8所示的实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12全部采用P型晶体管。但也不局限于此，也可以是第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12全部采用N型晶体管(图中未给出)。
需要说明的是，当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12全部采用P型晶体管时，第一电平信号端V1为低压维持端，第二电平信号端V2为高压维持端。高压维持端和低压维持端分别由直流电源提供稳定的高电平信号和低电平信号的取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12全部采用N型晶体管时，第一电平信号端V1为高压维持端，第二电平信号端V2为低压维持端。高压维持端和低压维持端分别由直流电源提供稳定的高电平信号和低电平信号的取值范围通常为-7～10V。本实施例中，低压维持端输入的低电平信号的范围为-7V～-3V，高压维持端输入的高电平信号的范围为4V～10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
还需说明的是，无论采用图8所示实施例的纯P型晶体管，还是采用纯N型晶体管，均在触发信号输入端IN输入高电平触发信号，并在输出端OUT输出高电平信号。然而，纯P型晶体管构成的移位寄存器，工艺更简单，成本更低。
优选地，移位寄存器还包括第四电容C4，第四电容C4的第一极电连接输出端OUT，第四电容C4的第二极电连接第二晶体管T2的控制端。当输出端OUT的输出为低电平时，第三电容C3有利于保持第二晶体管T2控制端的低电位，使输出端OUT的输出更可靠。
图2至图8实施例所示的移位寄存器及其变型，在触发信号输入端IN输入高电平触发信号，在输出端OUT输出高电平信号，不需要反相器即可实现移位寄存器功能，减少了晶体管和电容的使用数量，从而减少了移位寄存器所占版图的面积，有利于减小显示面板的边框。此外，该移位寄存器是利用直流电源的信号作为输出，与时钟信号作为输出信号相比，可大大降低电路的功耗。
针对本发明各实施例提供的移位寄存器，本发明还提供一种移位寄存单元的驱动方法。该驱动方法是基于图2至图8所示的移位寄存器，该移位寄存器在一个工作周期内的运行状况为：
在第一时刻t1，触发信号输入端IN输入低电平，移位寄存器输出端OUT输出低电平；在第二时刻t2，触发信号输入端IN输入低电平，移位寄存器输出端OUT输出低电平；在第三时刻t3，触发信号输入端IN输入高电平，移位寄存器输出端OUT输出低电平；在第四时刻t4，触发信号输入端IN输入低电平，移位寄存器输出端OUT输出高电平；在第五时刻t5，触发信号输入端IN输入低电平，移位寄存器输出端OUT输出低电平。
参考图9所示，为本发明一个具体实施例提供的一种移位寄存器的驱动时序图。该时序图是以纯P型晶体管构成图3所示的移位寄存器为例进行说明，即第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11全部采用P型晶体管，与之对应的，第一电平信号端V1稳定输出低电平信号，第二电平信号端V2稳定输出高电平信号。
在第一时刻t1，触发信号输入端IN输入低电平，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，第四晶体管T4、第八晶体管T8、第九晶体管T9导通，触发信号输入端IN输入的低电平信号经第八晶体管T8传输至第一节点N1，第一节点N1为低电位，因此，第五晶体管T5和第七晶体管T7导通，第二电平信号端V2输入的高电平信号经第五晶体管T5传输至第二节点N2，第二节点N2为高电位，第一晶体管T1、第三晶体管T3和第十晶体管T10断开；由于第七晶体管T7导通，第一时钟信号端CLK1输入的低电平信号经第七晶体管T7传输至第六晶体管T6的控制端，同时，由于第九晶体管T9导通，第一电平信号端V1输入的低电平信号经第九晶体管T9传输至第六晶体管T6的控制端，因此，第六晶体管T6的控制端为低电位，第六晶体管T6导通，第二时钟信号端CLK2输入的高电平信号经第六晶体管T6传输至第二节点N2，第二节点N2为高电位，第一晶体管T1、第三晶体管T3和第十晶体管T10保持断开。由于第四晶体管T4导通，第一电平信号端V1输入的低电平信号经第四晶体管T4传输至第三节点N3，第三节点N3为低电位，第一电平信号端V1输入的低电平信号使第十一晶体管T11导通，第三节点N3的低电位经第十一晶体管T11传输至第四节点N4，第四节点N4为低电位，第二晶体管T2导通，第一电平信号端V1输入的低电平信号经第二晶体管T2传输至输出端OUT，因此，在第一时刻t1，移位寄存器输出低电平。
在第二时刻t2，触发信号输入端IN输入低电平，第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平，第四晶体管T4、第八晶体管T8和第九晶体管T9断开，由于与第一节点N1相连的第五晶体管T5、第七晶体管T7、第八晶体管T8及连接导线寄生电容的作用，第一节点N1保持第一时刻t1的低电位，第五晶体管T5和第七晶体管T7导通，第二电平信号端V2输入的高电平信号经第五晶体管T5传输至第二节点N2，第二节点N2为高电位，因此，第一晶体管T1、第三晶体管T3和第十晶体管T10断开；由于第七晶体管T7导通，第一时钟信号端CLK1输入的高电平信号经第七晶体管T7传输至第六晶体管T6的控制端，第六晶体管T6的控制端为高电位，第六晶体管T6断开；由于第二时钟信号端CLK2输入的电平信号由第一时刻t1的高电平信号反转为低电平信号，第二时钟信号端CLK2的低电平拉低第二电容C2的第一极的电位，使得第二极的电位更低，第四节点N4的电位被拉至更低，第二晶体管T2导通，第一电平信号端V1输入的低电平信号经第二晶体管T2传输至输出端OUT，因此，在第二时刻t2，移位寄存器输出低电平。
在第三时刻t3，触发信号输入端IN输入高电平，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，第四晶体管T4、第八晶体管T8和第九晶体管T9导通，触发信号输入端IN输入的高电平信号经第八晶体管T8传输至第一节点N1，第一节点N1为高电位，第五晶体管T5和第七晶体管T7断开；由于第九晶体管T9导通，第一电平信号端V1输入的低电平信号经第九晶体管T9传输至第六晶体管T6的控制端，第六晶体管T6的控制端为低电位，第六晶体管T6导通，第二时钟信号端CLK2输入的高电平信号经第六晶体管T6传输至第二节点N2，第二节点N2为高电位，因此，第一晶体管T1、第三晶体管T3和第十晶体管T10断开；由于与第四节点N4相连的第十晶体管T10、第十一晶体管T11以及导线的寄生电容的作用，第四节点N4保持上一时刻(第二时刻t2)的低电位，与此同时，第三电容C3使第四节点N4的电位保持上一时刻(第二时刻t2)的低电位，即第四节点N4为低电位，第二晶体管T2导通，第一电平信号端V1输入的低电平信号经第二晶体管T2传输至输出端OUT，因此，在第三时刻t3,移位寄存器输出低电平。
在第四时刻t4，触发信号输入端IN输入低电平，第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平，第四晶体管T4、第八晶体管T8和第九晶体管T9断开，第二电平信号端V2将第一节点N1的电位拉高，第一节点N1为高电位，第五晶体管T5和第七晶体管T7断开，因第七晶体管T7、第九晶体管T9以及与第六晶体管T6相连的导线的寄生电容的影响，第六晶体管T6保持导通，第二时钟信号端CLK2输入的低电平信号经第六晶体管T6传输至第二节点N2，第二节点N2为低电位，因此，第一晶体管T1、第三晶体管T3和第十晶体管T10导通，第二电平信号端V2输入的高电平信号经第一晶体管T1传输至输出端OUT，输出端OUT输出高电平；同时，第二电平信号端V2输入的高电平信号经第十晶体管T10传输至第四节点N4，以及第二电平信号端V2输入的高电平信号依次经第三晶体管T3、第十一晶体管T11传输至第四节点N4，第四节点N4为高电位，第二晶体管T2断开，因此，在第四时刻t4，移位寄存器输出高电平。
在第五时刻t5，触发信号输入端IN输入低电平，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，第四晶体管T4、第八晶体管T8和第九晶体管T9导通，触发信号输入端IN输入的低电平经第八晶体管T8传输至第一节点N1，第一节点N1为低电平，第五晶体管T5和第七晶体管T7导通；第二电平信号端V2输入的高电平信号经第五晶体管T5传输至第二节点N2，第二节点N2为高电位，另一路，第一时钟信号端CLK1输入的低电平经第七晶体管T7传输至第六晶体管T6的控制端，同时，由于第九晶体管T9导通，第一电平信号端V1输入的低电平信号经第九晶体管T9传输至第六晶体管T6的控制端，因此，第六晶体管T6的控制端为低电位，第六晶体管T6导通，第二时钟信号端CLK2输入的高电平信号经第六晶体管T6传输至第二节点N2，第二节点N2为高电位，因此，第一晶体管T1、第三晶体管T3和第十晶体管T10断开。由于第四晶体管T4导通，第一电平信号端V1输入的低电平信号经第四晶体管T4传输至第三节点N3，由于第十一晶体管T11导通，第三节点N3的低电位经第十一晶体管T11传输至第四节点N4，第四节点N4为低电位，因此，第二晶体管T2导通，第一电平信号端V1输入的低电平信号经第二晶体管T2传输至输出端OUT，因此，在第五时刻t5，移位寄存器输出低电平。
需要说明的是，图9所示的时序图是以纯P型晶体管构成图3所示的移位寄存器对应的时序图，对于纯N型晶体管构成的图3所示的移位寄存器的时序图，与图9所示的时序图不同之处仅在于第一时钟信号端CLK1和第二时钟信号端CLK2输入的时钟信号，即，纯P型晶体管构成的移位寄存器与纯N型晶体管构成的移位寄存器的时序图中，第一时钟信号端CLK1和第二时钟信号端CLK2正好相反。
再次参考图9所示，介绍以纯P型晶体管构成图8所示的移位寄存器的驱动时序，即第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12全部采用P型晶体管，与之对应的，第一电平信号端V1稳定输出低电平信号，第二电平信号端V2稳定输出高电平信号。
在第一时刻t1，触发信号输入端IN输入低电平，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，第四晶体管T4、第八晶体管T8、第九晶体管T9导通，触发信号输入端IN输入的低电平信号经第八晶体管T8传输至第一节点N1，第一节点N1为低电位，因此，第五晶体管T5和第七晶体管T7导通，第二电平信号端V2输入的高电平信号经第五晶体管T5传输至第十晶体管T10的第一极，另一路，由于第七晶体管T7导通，第一时钟信号端CLK1输入的低电平信号经第七晶体管T7传输至第六晶体管T6的控制端，同时，由于第九晶体管T9导通，第一电平信号端V1输入的低电平信号经第九晶体管T9传输至第六晶体管T6的控制端，因此，第六晶体管T6的控制端为低电位，第六晶体管T6导通，第二时钟信号端CLK2输入的高电平信号经第六晶体管T6传输至第十晶体T10管的第一极，第十晶体T10管的第一极为高电位；第二时钟信号端CLK2输入高电平，第十晶体管T10断开。由于第四晶体管T4导通，第一电平信号端V1输入的低电平信号经第四晶体管T4传输至第三节点N3，第三节点N3为低电位，第三晶体管T3导通，第二电平信号端V2输入的高电平信号通过第三晶体管T3传输至第二节点N2，第二节点N2为高电位，第一晶体管T1和第十一晶体管T11断开。由于第十二晶体管T12导通，第四节点N4的电位与第三节点N3的电位保持一致，即第四节点N4为低电位，第二晶体管T2导通，第一电平信号端V1输入的低电平信号经第二晶体管T2传输至输出端OUT，因此，在第一时刻t1，移位寄存器输出低电平。
在第二时刻t2，触发信号输入端IN输入低电平，第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平，第四晶体管T4、第八晶体管T8和第九晶体管T9断开，由于与第一节点N1相连的第五晶体管T5、第七晶体管T7、第八晶体管T8、第一电容C1及连接导线寄生电容的作用，第一节点N1保持上一时刻(第一时刻t1)的低电位，第五晶体管T5和第七晶体管T7导通，第二电平信号端V2输入的高电平信号经第五晶体管T5传输第十晶体管T10的第一极，第十晶体管T10的第一极为高电位；由于第七晶体管T7导通，第一时钟信号端CLK1输入的高电平经第七晶体管T7传输至第六晶体管T6的控制端，第六晶体管T6的控制端为高电位，第六晶体管T6断开；第二时钟信号端CLK2输入的低电平使第十晶体管T10导通，第二节点N2的电位与第十晶体管T10的第一极的电位相同，即第二节点N2为高电位，第一晶体管T1和第十一晶体管T11断开。由于第二时钟信号端CLK2输入的电平信号由第一时刻t1的高电平信号反转为低电平信号，第四节点N4的电位被拉至更低，第二晶体管T2导通，第一电平信号端V1输入的低电平信号经第二晶体管T2传输至输出端OUT，即输出端OUT输出低电平。另外，第一电平信号端V1输入的低电平信号使第十二晶体管T12导通，第三晶体管T3受第四节点N4低电位的影响而导通，第二电平信号端V2输入的高电位经第三晶体管T3传输至第二节点N2，使第二节点N2保持高电位，从而使第一晶体管T1保持断开。因此，在第二时刻t2，移位寄存器输出低电平。
在第三时刻t3，触发信号输入端IN输入高电平，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，第四晶体管T4、第八晶体管T8和第九晶体管T9导通，触发信号输入端IN输入的高电平信号经第八晶体管T8传输至第一节点N1，第一节点N1为高电位，第五晶体管T5和第七晶体管T7断开；由于第九晶体管T9导通，第一电平信号端V1输入的低电平信号经第九晶体管T9传输至第六晶体管T6的控制端，第六晶体管T6的控制端为低电位，第六晶体管T6导通，第二时钟信号端CLK2输入的高电平信号经第六晶体管T6传输至第十晶体管T10的第一极，然而，第二时钟信号端CLK2输入的高电平信号使第十晶体管T10断开；由于第四晶体管T4导通，第一电平信号端V1输入的低电平信号经第四晶体管T4传输至第三节点N3，第三节点N3为低电位，第三晶体管T3导通，第二电平信号端V2输入的高电平信号经第三晶体管T3传输至第二节点N2，第二节点N2为高电位，因此，第一晶体管T1和第十一晶体管T11断开；由于第十二晶体管T12受第一电平信号端V1输入的低电平信号控制导通，因此，第四节点N4的电位与第四晶体管T4的第二极的电位一致，即第四节点N4为低电位，第二晶体管第二晶体管T2导通，第一电平信号端V1输入的低电平信号经第二晶体管T2传输至输出端OUT，因此，在第三时刻t3,移位寄存器输出低电平。
在第四时刻t4，触发信号输入端IN输入低电平，第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平，第四晶体管T4、第八晶体管T8和第九晶体管T9断开，第二电平信号端V2将第一节点N1的电位拉高，第一节点N1为高电位，第五晶体管T5和第七晶体管T7断开，第六晶体管T6受第三电容C3和寄生电容的影响而保持导通，第二时钟信号端CLK2输入的低电平信号经第六晶体管T6传输至第十晶体管T10的第一极，第二时钟信号端CLK2输入的低电平信号使第十晶体管T10导通，第一节点N1为低电平，第一晶体管T1和第十一晶体管T11导通，第二电平信号端V2输入的高电平信号经第一晶体管T1传输至输出端OUT，输出端OUT输出高电位，
以及第二电平信号端V2输入的高电平信号经第十一晶体管T11传输至第四节点N4，第四节点N4为高电位，第二晶体管T2断开；因此，在第四时刻t4，移位寄存器输出高电平。
需说明的是，第一电平信号端V1使第十二晶体管T12导通，第四节点N4的高电位使第三晶体管T3断开，因此，第二电平信号端V2输入的高电平信号不会影响第二节点N2的电位。
在第五时刻t5，触发信号输入端IN输入低电平，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，第四晶体管T4、第八晶体管T8和第九晶体管T9导通，触发信号输入端IN输入的低电平经第八晶体管T8传输至第一节点N1，第一节点N1为低电平，第五晶体管T5和第七晶体管T7导通；第二电平信号端V2输入的高电平信号经第五晶体管T5传输至第十晶体管T10的第一极；另一路，第一时钟信号端CLK1输入的低电平经第七晶体管T7传输至第六晶体管T6的控制端，同时，由于第九晶体管T9导通，第一电平信号端V1输入的低电平信号经第九晶体管T9传输至第六晶体管T6的控制端，因此，第六晶体管T6的控制端为低电位，第六晶体管T6导通，第二时钟信号端CLK2输入的高电平信号经第六晶体管T6传输至第十晶体管T10的第一极，但第十晶体管T10受第二时钟信号端CLK2输入的高电平控制而断开。由于第四晶体管T4导通，第一电平信号端V1输入的低电平信号经第四晶体管T4传输至第三节点N3，第三节点N3为低电位，因此，第三晶体管T3导通，第二电平信号端V2输入的高电平信号经第三晶体管T3传输至第二节点N2，第二节点N2为高电位，因此，第一晶体管T1和第十一晶体管T11断开。第十二晶体管T12受第一电平信号端V1输入的低电平信号控制而导通，第三节点N3和第四节点N4的电位一致，即第四节点N4为低电位，第二晶体管T2导通，第一电平信号端V1输入的低电平信号经第二晶体管T2传输至输出端OUT，因此，在第五时刻t5，移位寄存器输出低电平。
需要说明的是，对于由纯N型晶体管构成的图8所示的移位寄存器的时序图，与图9所示的时序图不同之处仅在于第一时钟信号端CLK1和第二时钟信号端CLK2输入的时钟信号，具体地，纯P型晶体管构成的移位寄存器与纯N型晶体管构成的移位寄存器的时序图中，第一时钟信号端CLK1和第二时钟信号端CLK2正好相反。
参考图10所示，为本发明一个实施例提供的一种栅极驱动电路的结构示意图。该栅极驱动电路包括第一时钟信号发生器41、第二时钟信号发生器42、触发信号发生器43以及N级逐级串联的移位寄存器，其中，N为正整数。
每级移位寄存器的第一时钟信号端CLK1和第二时钟信号端CLK2分别电连接第一时钟信号发生器41和第二时钟信号发生器42。而且，第一时钟信号发生器41和第二时钟信号发生器42输出的时钟信号反相。
第1级移位寄存器VSR(1)的触发信号输入端IN接收触发信号发生器43，第2级移位寄存器VSR(2)的触发信号输入端IN电连接第一级移位寄存器VSR(1)的输出端OUT1。以此类推，第M级移位寄存器VSR(M)的触发信号输入端IN电连接第M-1级移位寄存器VSR(M-1)的输出端OUTM-1，其中，m为大于等于2且小于等于N的正整数。因此，第N级移位寄存器VSR(N)的触发信号输入端IN电连接第N-1级移位寄存器VSR(N-1)的输出端OUTN-1。
在图10所示实施例栅极驱动电路中，上级移位寄存器的输出信号直接作为下级移位寄存器的输入信号，不再需要反相器，简化了栅极驱动电路的结构，有利于减小显示面板的边框。
参阅图11所示，为本发明一个实施例提供的一种栅极驱动电路的驱动时序图。其中，第一时钟信号端CLK1和第二时钟信号端CLK2输入的时钟信号反相。触发信号输入端IN输入触发信号。OUT1表示第1级移位寄存器的输出端的输出信号，OUT2表示第2级移位寄存器的输出端的输出信号，以此类推，OUTN表示第N级移位寄存器的输出端的输出信号。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (14)
1.一种移位寄存器，其特征在于，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一电容、第二电容，以及触发信号输入端、第一时钟信号端、第二时钟信号端、第一电平信号端、第二电平信号端和输出端；
其中，所述第一晶体管的控制端电连接所述第五晶体管的第二极和第六晶体管的第二极，第一极电连接第二电平信号端，第二极电连接所述输出端；
所述第二晶体管的控制端电连接所述第三晶体管的第二极和第四晶体管的第二极，第一极电连接所述第一电平信号端，第二极电连接所述输出端；
所述第三晶体管的控制端电连接所述第五晶体管的第二极和第六晶体管的第二极，第一极电连接所述第二电平信号端；
所述第四晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述第一电平信号端；
所述第五晶体管的控制端电连接所述第八晶体管的第二极，第一极电连接所述第二电平信号端；
所述第六晶体管的控制端电连接所述第七晶体管的第二极和所述第九晶体管的第二极，第一极电连接所述第二时钟信号端；
所述第七晶体管的控制端电连接所述第八晶体管的第二极，第一极电连接所述第一时钟信号端；
所述第八晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述触发信号输入端；
所述第九晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述第一电平信号端；
所述第一电容的第一极电连接所述第二电平信号端，第二极电连接所述第五晶体管的控制端和所述第七晶体管的控制端；
所述第二电容的第一极电连接所述第二时钟信号端，第二极电连接至所述第二晶体管的控制端和所述第四晶体管的第二极之间；
所述触发信号输入端接收高电平触发信号，所述移位寄存器的输出端输出高电平扫描信号。
2.根据权利要求1所述的移位寄存器，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管全部采用P型晶体管，所述第一电平信号端为低压维持端，所述第二电平信号端为高压维持端；或者，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管全部采用N型晶体管，所述第一电平信号端为高压维持端，所述第二电平信号端为低压维持端。
3.根据权利要求1所述的移位寄存器，其特征在于，包括第十晶体管和第十一晶体管，所述第十晶体管的控制端电连接所述第五晶体管的第二极和第六晶体管的第二极，第一极电连接所述第二电平信号端，第二极电连接所述第二晶体管的控制端；
所述第十一晶体管的控制端电连接所述第一电平信号端，第一极电连接所述第三晶体管的第二极和第四晶体管的第二极，第二极电连接所述第二晶体管的控制端。
4.根据权利要求3所述的移位寄存器，其特征在于，包括第三电容，所述第三电容的第一极电连接所述输出端，所述第三电容的第二极电连接所述第二晶体管的控制端。
5.根据权利要求3所述的移位寄存器，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管全部采用P型晶体管，所述第一电平信号端为低压维持端，所述第二电平信号端为高压维持端；或者，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管全部采用N型晶体管，所述第一电平信号端为高压维持端，所述第二电平信号端为低压维持端。
6.根据权利要求1所述的移位寄存器，其特征在于，包括第十晶体管和第十一晶体管，其中，
所述第十晶体管的控制端电连接所述第五晶体管的第二极和第六晶体管的第二极，第一极电连接所述第二电平信号端，第二极电连接所述第二晶体管的控制端；
所述第十一晶体管的控制端电连接所述第四晶体管的第二极，第一极电连接所述第四晶体管的第二极，第二极电连接所述第二晶体管的控制端；
所述第二电容的第二极电连接所述第二晶体管的控制端或者所述第四晶体管的第二极。
7.根据权利要求6所述的移位寄存器，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管全部采用P型晶体管，所述第一电平信号端为低压维持端，所述第二电平信号端为高压维持端；或者，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管全部采用N型晶体管，所述第一电平信号端为高压维持端，所述第二电平信号端为低压维持端。
8.一种移位寄存器，其特征在于，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第一电容、第二电容、第三电容，以及触发信号输入端、第一时钟信号端、第二时钟信号端、第一电平信号端、第二电平信号端和输出端；
其中，所述第一晶体管的控制端电连接所述第三晶体管的第二极、第十晶体管的第二极，第一极电连接第二电平信号端，第二极电连接所述输出端；
所述第二晶体管的控制端电连接所述第四晶体管的第二极和第十一晶体管的第二极，第一极电连接所述第一电平信号端，第二极电连接所述输出端；
所述第三晶体管的控制端电连接所述第四晶体管的第二极，第一极电连接所述第二电平信号端，所述第二极电连接所述第十晶体管的第二极；
所述第四晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述第一电平信号端；
所述第五晶体管的控制端电连接所述第八晶体管的第二极，第一极电连接所述第二电平信号端，第二极电连接所述第十晶体管的第一极；
所述第六晶体管的控制端电连接所述第七晶体管的第二极和所述第九晶体管的第二极，第一极电连接所述第二时钟信号端，第二极电连接所述第十晶体管的第一极；
所述第七晶体管的控制端电连接所述第八晶体管的第二极，第一极电连接所述第一时钟信号端；
所述第八晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述触发信号输入端；
所述第九晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述第一电平信号端；
所述第十晶体管的控制端电连接所述第二时钟信号端；
第十一晶体管的控制端电连接所述第十晶体管的第二极，第一极电连接所述第二电平信号端；
所述第一电容的第一极电连接所述第二电平信号端，第二极电连接所述第五晶体管的控制端、所述第七晶体管的控制端和所述第八晶体管的第二极；
所述第二电容的第一极电连接所述第二时钟信号端，第二极电连接所述第二晶体管的控制端；
所述第三电容的第一极电连接所述第六晶体管的控制端，第二极电连接所述第十晶体管的第一极；
所述触发信号输入端接收高电平触发信号，所述移位寄存器的输出端输出高电平信号。
9.根据权利要求8所述的移位寄存器，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管全部采用P型晶体管，所述第一电平信号端为低压维持端，所述第二电平信号端为高压维持端；或者，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管全部采用N型晶体管，所述第一电平信号端为高压维持端，所述第二电平信号端为低压维持端。
10.根据权利要求8所述的移位寄存器，其特征在于，包括第十二晶体管，所述第十二晶体管的控制端电连接所述第一电平信号端，第一极电连接第四晶体管的第二极，第二极电连接所述第二晶体管的控制端。
11.根据权利要求10所述的移位寄存器，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管全部采用P型晶体管，所述第一电平信号端为低压维持端，所述第二电平信号端为高压维持端；或者，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管全部采用N型晶体管，所述第一电平信号端为高压维持端，所述第二电平信号端为低压维持端。
12.根据权利要求10所述的移位寄存器，包括第四电容，所述第四电容的第一极电连接所述输出端，所述第四电容的第二极电连接所述第二晶体管的控制端。
13.一种针对权利要求1-12任一所述的移位寄存器的驱动方法，其特征在于，所述移位寄存器在一个工作周期内的运行状况为：
在第一时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出低电平；
在第二时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出低电平；
在第三时刻，所述触发信号输入端输入高电平，所述移位寄存器输出端输出低电平；
在第四时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出高电平；
在第五时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出低电平。
14.一种栅极驱动电路，包括第一时钟信号发生器、第二时钟信号发生器以及N级逐级串联的权利要求1-12任意一项所述的移位寄存器，其中，N为正整数；
每一所述移位寄存器的第一时钟信号端和第二时钟信号端分别电连接所述第一时钟信号发生器和所述第二时钟信号发生器，所述第一时钟信号发生器和所述第二时钟信号发生器输出的时钟信号反相；
第1级移位寄存器的触发信号输入端接收触发信号，第M级移位寄存器的触发信号输入端电连接所述第M-1级移位寄存器的输出端，其中，M为大于等于2且小于等于N的正整数。
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