CN103151010A - 一种移位寄存器和显示装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器和显示装置，该移位寄存器包括输入模块、下拉模块、反相模块和第一上拉模块；输入模块，响应于第一时钟信号，将输入信号电压提供给下拉节点，其中下拉节点为输入模块的输出节点；下拉模块，存储输入信号电压和响应于下拉节点将第二时钟信号提供给输出端子；反相模块，响应于下拉节点，将电源正极电压或电源负极电压提供给第一上拉节点；第一上拉模块，响应于第一上拉节点将电源正极电压提供给输出端子。该移位寄存器改进一部分悬空节点或全部悬空节点，使之不再悬空；或者，对悬空节点所影响的薄膜晶体管的源漏极进行控制；从而提高了移位寄存器输出的稳定性。

Description

一种移位寄存器和显示装置
技术领域
本发明涉及液晶显示驱动技术领域，尤其涉及一种移位寄存器和显示装置。
背景技术
平板显示器，因其超薄节能而被大力推广。多数平板显示中要用到移位寄存器，通过将栅极驱动装置整合于液晶面板(gate on array,GOA)方法实现的移位寄存器，即可以省去栅极驱动IC，还能减少一道制作工序，因此不但降低了平板显示器的制作成本，一定程度上还缩短了制作周期。所以近几年来GOA技术被广泛应用于平板显示制造。GOA的输出稳定性一直是GOA设计中比较关注的问题。
附图1为现有技术中GOA的基本单元，由6个薄膜晶体管M12、M19、M20、M21、M22和1个电容C1组成，其中CLK、CLKB为时钟信号，VGH为电源正极电压，VGL为电源负极电压，STV为输入信号，B节点为下拉节点；该GOA单元在实际应用中A节点、C节点会由于前阶段残留电压信号的相互干扰，影响薄膜晶体管M19是否开启，从而造成移位寄存器不能长期稳定工作，使得输出端OUTPUT的输出信号不稳定。
发明内容
本发明的目的是提供一种移位寄存器和显示装置，该移位寄存器对运行过程中的悬空节点进行改进，解决移位寄存器输出不稳定的问题。
本发明的目的是通过以下技术方案实现的：
本发明实施例提供一种移位寄存器，该移位寄存器包括：输入模块、下拉模块、反相模块和第一上拉模块；其中，
所述输入模块，响应于第一时钟信号，将输入信号电压提供给下拉节点，其中下拉节点为所述输入模块的输出节点；
所述下拉模块，存储所述输入信号电压和响应于所述下拉节点的输出电压将第二时钟信号提供给输出端子；
所述反相模块，响应于所述下拉节点的输出电压，将电源正极电压或电源负极电压提供给第一上拉节点；
所述第一上拉模块，响应于所述第一上拉节点的输出电压将所述电源正极电压提供给所述输出端子。
优选的，所述输入模块，包括：
第一薄膜晶体管，其栅极连接第一时钟信号端，源极连接输入信号端，漏极作为所述输入模块的所述输出节点，即所述下拉节点。
优选的，所述下拉模块，包括：
第二薄膜晶体管，其栅极连接所述下拉节点，源极连接第二时钟信号端，漏极连接所述输出端子；
电容，连接于所述下拉节点和所述第二薄膜晶体管的漏极之间。
优选的，所述反相模块，包括：
第三薄膜晶体管，其栅极连接所述下拉节点，源极连接电源正极电压端，漏极连接所述第一上拉节点；
第四薄膜晶体管，其栅极和漏极连接电源负极电压端，源极连接所述第一上拉节点。
优选的，所述第一上拉模块，包括：
第五薄膜晶体管，其栅极连接所述第一上拉节点，源极连接电源正极电压端，漏极连接所述输出端子。
优选的，还包括第二上拉模块，响应于所述下拉节点的输出电压和所述输入信号，将所述电源正极电压提供给所述输出端子。
优选的，所述第二上拉模块，包括：
第六薄膜晶体管，其栅极连接所述下拉节点，源极连接输入信号端，漏极连接第二上拉节点；
第七薄膜晶体管，其栅极连接所述第二上拉节点，源极连接电源正极电压端，漏极连接所述输出端子。
本发明实施例提供一种显示装置，包括级联的如上述的移位寄存器。
本发明实施例有益效果如下：该移位寄存器改进部分或全部悬空节点，使之不再悬空；或者，对悬空节点所影响的薄膜晶体管的源漏极进行控制；从而提高了移位寄存器输出的稳定性。
附图说明
图1为现有技术基本单元移位寄存器的结构示意图；
图2为本发明实施例一所述移位寄存器的结构示意图；
图3为本发明实施例所述移位寄存器的控制信号时序图；
图4为本发明实施例二所述移位寄存器的结构示意图；
图5为本发明实施例三所述显示装置的级联移位寄存器的结构示意图；
图6为本发明实施例三所述级联移位寄存器的控制信号时序图。
附图2至附图4中附图标记说明如下：
101、输入模块101；M29第一薄膜晶体管；
102、下拉模块102；M28第二薄膜晶体管；
103、反相模块103；M24第三薄膜晶体管；
104、第一上拉模块104；M26第四薄膜晶体管；
105、第二上拉模块105；M27第五薄膜晶体管；
M25第六薄膜晶体管；M30第七薄膜晶体管。
具体实施方式
下面结合说明书附图对本发明实施例的实现过程进行详细说明。
本发明实施例一提供一种移位寄存器，如图2所示，该移位寄存器包括：输入模块101、下拉模块102、反相模块103和第一上拉模块104；其中，
输入模块101，响应于第一时钟信号CLK，将输入信号STV提供给下拉节点B点，其中下拉节点B点为输入模块101的输出节点；
下拉模块102，存储输入信号STV和响应于下拉节点B点的输出电压，将第二时钟信号CLKB提供给输出端子OUTPUT；
反相模块103，响应于下拉节点B点的输出电压，将电源正极电压VGH或电源负极电压VGL提供给第一上拉节点A点；
第一上拉模块104，响应于第一上拉节点A点的输出电压，将电源正极电压VGH提供给输出端子OUTPUT。
优选的，输入模块101，包括：
第一薄膜晶体管M29，其栅极连接第一时钟信号CLK端，源极连接输入信号STV端，漏极作为输入模块101的输出节点，即下拉节点B点。
优选的，下拉模块102，包括：
第二薄膜晶体管M28，其栅极连接下拉节点B点，源极连接第二时钟信号CLKB端，漏极连接输出端子OUTPUT；
电容C2，连接于下拉节点B点和第二薄膜晶体管M28的漏极之间。
优选的，反相模块103，包括：
第三薄膜晶体管M24，其栅极连接下拉节点B点，源极连接电源正极电压端VGH，漏极连接第一上拉节点A点；
第四薄膜晶体管M26，其栅极和漏极连接电源负极电压VGL端，源极连接第一上拉节点A点。
优选的，第一上拉模块104，包括：
第五薄膜晶体管M27，其栅极连接第一上拉节点A点，源极连接电源正极电压VGH端，漏极连接输出端子OUTPUT。
参考图3所示的控制时序图，本发明实施例一提供的移位寄存器的驱动方法如下，包括：
第一阶段t1，第一时钟信号CLK为低电平，第二时钟信号CLKB高电平，输入信号STV为低电平。由于第一时钟信号CLK为低电平，第一薄膜晶体管M29导通，将输入信号STV的低电平信号输入到下拉节点B点，下拉节点B点的低电平使得第二薄膜晶体管M28和第三薄膜晶体管M24导通；导通的第三薄膜晶体管M24将电源正极电压VGH的高电平输出到第一上拉节点A，第一上拉节点A的高电平使得第五薄膜晶体管M27关；导通的第二薄膜晶体管M28将第二时钟信号CLKB的高电平信号输出到移位寄存器的输出端子OUTPUT。
第二阶段t2，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，输入信号STV为高电平；下拉节点B点的低电平通过电容C2保持，且使得第二薄膜晶体管M28导通；导通的第二薄膜晶体管M28将第二时钟信号CLKB的低电平输出到输出端子OUTPUT，同时起到将下拉节点B点的电位下拉功能。
此时下拉节点B点的低电平，使得第三薄膜晶体管M24处于导通状态，并将电源正极电压VGH输出的第一上拉节点A，使得第五薄膜晶体管M27关断，保证了输出端子OUTPUT接收第二薄膜晶体管M28的稳定信号。
第三个阶段t3，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，输入信号STV为高电平；由于第一时钟信号CLK为低电平，第一薄膜晶体管M29导通，导通的第一薄膜晶体管M29将输入信号STV的高电平输出到下拉节点B点，下拉节点B点高电平将第二薄膜晶体管M28和第三薄膜晶体管M24关断。第四薄膜晶体管M26接收电源低压信号VGL的低电平并输出到第一上拉节点A点，使得第五薄膜晶体管M27导通，导通的第五薄膜晶体管M27将电源高压信号VGH的高电平输出到输出端子OUTPUT。
第四阶段t4，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，输入信号STV为高电平；下拉节点B点通过电容C2仍然保持第三阶段t3的高电平，使得第二薄膜晶体管M28和第三薄膜晶体管M24处于关断状态。第二时钟信号CLKB的的低电平无法通过第二薄膜晶体管M28输出到输出端子OUTPUT，从而不会影响输出信号的稳定性。
与此同时，第四薄膜晶体管M26接收电源低压信号VGL的低电平并输出到第一上拉节点A点，使得第五薄膜晶体管M27导通，导通的第五薄膜晶体管M27将电源高压信号VGH的高电平输出到输出端子OUTPUT。
第五阶段t5，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，输入信号STV为高电平；与第三阶段情况相同。
以后各阶段将重复第三阶段和第四阶段，并一直输出高电平，直到再次接收到输入信号STV的低电平，并根据接收到输入信号STV的低电平的当时的时序进行输出。
本发明实施例有益效果如下：该移位寄存器改进部分或全部悬空节点，使之不再悬空；或者，对悬空节点所影响的薄膜晶体管的源漏极进行控制；从而提高了移位寄存器输出的稳定性。
本发明实施例二提供一种移位寄存器，如图4所示，该移位寄存器包括：输入模块101、下拉模块102、反相模块103、第一上拉模块104和第二上拉模块105；其中，
输入模块101，响应于第一时钟信号CLK，将输入信号STV提供给下拉节点B点，其中下拉节点B点为输入模块101的输出节点；
下拉模块102，存储输入信号STV和响应于下拉节点B点的输出电压，将第二时钟信号CLKB提供给输出端子OUTPUT；
反相模块103，响应于下拉节点B点的输出电压，将电源正极电压VGH或电源负极电压VGL提供给第一上拉节点A点；
第一上拉模块104，响应于第一上拉节点A点的输出电压，将电源正极电压VGH提供给输出端子OUTPUT；
第二上拉模块105，响应于下拉节点B点的输出电压和输入信号STV，将电源正极电压VGH提供给输出端子OUTPUT。
优选的，输入模块101，包括：
第一薄膜晶体管M29，其栅极连接第一时钟信号CLK，源极连接输入信号STV端，漏极作为输入模块101的输出节点，即下拉节点B点。
优选的，下拉模块102，包括：
第二薄膜晶体管M28，其栅极连接下拉节点B点，源极连接第二时钟信号CLKB端，漏极连接输出端子OUTPUT；
电容C2，连接于下拉节点B点和第二薄膜晶体管M28的漏极之间。
优选的，反相模块103，包括：
第三薄膜晶体管M24，其栅极连接下拉节点B点，源极连接电源正极电压端VGH，漏极连接第一上拉节点A点；
第四薄膜晶体管M26，其栅极和漏极连接电源负极电压VGL端，源极连接第一上拉节点A点。
优选的，第一上拉模块104，包括：
第五薄膜晶体管M27，其栅极连接第一上拉节点A点，源极连接电源正极电压VGH端，漏极连接输出端子OUTPUT。
优选的，第二上拉模块105，包括：
第六薄膜晶体管M25，其栅极连接下拉节点B点，源极连接输入信号STV端，漏极连接第二上拉节点C点；
第七薄膜晶体管M30，其栅极连接第二上拉节点C点，源极连接电源正极电压VGH端，漏极连接输出端子OUTPUT。
参考图3所示的控制时序图，本发明实施例二提供的移位寄存器的驱动方法如下，包括：
第一阶段t1，第一时钟信号CLK为低电平，第二时钟信号CLKB高电平，输入信号STV为低电平。由于第一时钟信号CLK为低电平，第一薄膜晶体管M29导通，将输入信号STV的低电平信号输入到下拉节点B点，下拉节点B点的低电平使得第二薄膜晶体管M28和第三薄膜晶体管M24导通；导通的第三薄膜晶体管M24将电源正极电压VGH的高电平输出到第一上拉节点A，第一上拉节点A的高电平使得第五薄膜晶体管M27关断；导通的第二薄膜晶体管M28将第二时钟信号CLKB的高电平信号输出到移位寄存器的输出端子OUTPUT。
同时，下拉节点B点的低电平使得第六薄膜晶体管M25导通，导通的第六薄膜晶体管M25将输入信号STV的低电平输出到第二上拉节点C点，第二上拉节点C点的低电平使得第七薄膜晶体管M30导通，导通的第七薄膜晶体管M30将电源正极电压VGH的高电平输出到输出端子OUTPUT，保证输出端信号稳定性。
第二阶段t2，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，输入信号STV为高电平；下拉节点B点的低电平通过电容C2保持，且使得第二薄膜晶体管M28导通；导通的第二薄膜晶体管M28将第二时钟信号CLKB的低电平输出到输出端子OUTPUT，同时起到将下拉节点B点的电位下拉功能。
此时下拉节点B点的低电平，使得第三薄膜晶体管M24处于导通状态，并将电源正极电压VGH输出到第一上拉节点A点，使得第五薄膜晶体管M27关断，保证了输出端子OUTPUT接收第二薄膜晶体管M28的稳定信号。
同时，下拉节点B点的低电平使得第六薄膜晶体管M25导通，导通的第六薄膜晶体管M25将输入信号STV的高电平输出到第二上拉节点C点，第二上拉节点C点的高电平使得第七薄膜晶体管M30关断，不会影响移位寄存器的正常工作。
第三个阶段t3，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，输入信号STV为高电平；由于第一时钟信号CLK为低电平，第一薄膜晶体管M29导通，导通的第一薄膜晶体管M29将输入信号STV的高电平输出到下拉节点B点，下拉节点B点高电平将第二薄膜晶体管M28、第三薄膜晶体管M24和第六薄膜晶体管M25关断。第四薄膜晶体管M26接收电源低压信号VGL的低电平并输出到第一上拉节点A点，使得第五薄膜晶体管M27导通，导通的第五薄膜晶体管M27将电源高压信号VGH的高电平输出到输出端子OUTPUT。
需要注意的是，由于第六薄膜晶体管M25关断，第二上拉节点C点处于悬空状态，但是由于第二上拉节点C点控制的第七薄膜晶体管M30的源漏极信号均为高电平，因此不影响移位寄存器的运行，也不会影响输出端子OUTPUT的输出信号。
第四阶段t4，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，输入信号STV为高电平；下拉节点B通过电容C2仍然保持第三阶段t3的高电平，使得第二薄膜晶体管M28、第三薄膜晶体管M24和第六薄膜晶体管M25关断。第二时钟信号CLKB的的低电平无法通过第二薄膜晶体管M28输出到输出端子OUTPUT，从而不会影响输出信号的稳定性。
与此同时，第四薄膜晶体管M26接收电源低压信号VGL的低电平并输出到第一上拉节点A点，使得第五薄膜晶体管M27导通，导通的第五薄膜晶体管M27将电源高压信号VGH的高电平输出到输出端子OUTPUT。
第七薄膜晶体管M30的源漏极信号均为高电平，因此不影响移位寄存器的运行，也不会影响输出端子OUTPUT的输出信号。
第五阶段t5，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，输入信号STV为高电平；与第三阶段情况相同。
以后各阶段将重复第三阶段和第四阶段，并一直输出高电平，直到再次接收到输入信号STV的低电平，并根据接收到输入信号STV的低电平的当时的时序进行输出。
本发明实施例有益效果如下：该移位寄存器改进部分或全部悬空节点，使之不再悬空；或者，对悬空节点所影响的薄膜晶体管的源漏极进行控制；从而提高了移位寄存器输出的稳定性。
需要说明的是，本发明以上实施例是以移位寄存器应用于单向扫描结构为例进行说明的。其中，所有薄膜晶体管TFT均为P型TFT，且所有TFT在低电平时导通，高电平时断开。但是，本发明的技术方案可以应用于薄膜晶体管TFT均为N型TFT或者为N型和P型混合设计的移位寄存器中，当均为N型TFT时，只需将如图2或图4所示的移位寄存器结构的各信号高低电位反向，电源正极电压VGH与电源负极电压VGL位置互换即可实现；N型和P型混合设计的移位寄存器的原理与之类似，在此不再重复描述。
本发明实施例提供一种显示装置，包括级联的如上述的移位寄存器，级联移位寄存器如图5所示，包括n个级联的如实施例一或实施例二所述的移位寄存器（在此只示了一部分）；为每一移位寄存器均提供第一时钟信号CLK，第二时钟信号CLKB，电源正极电压VGH和电源负极电压VGL；同时前一级移位寄存器的输出端子OUTPUT与后一级移位寄存器的输入信号STV端连接。
级联移位寄存器的时序如图6所示(仅示出部分级联移位寄存器的时序图)，t1至t6阶段，后一级移寄存器的输出信号时序相比于前一级移寄存器的输出信号时序，低电平向后顺延。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种移位寄存器，其特征在于，该移位寄存器包括：输入模块、下拉模块、反相模块和第一上拉模块；其中，
所述输入模块，响应于第一时钟信号，将输入信号电压提供给下拉节点，其中下拉节点为所述输入模块的输出节点；
所述下拉模块，存储所述输入信号电压和响应于所述下拉节点的输出电压将第二时钟信号提供给输出端子；
所述反相模块，响应于所述下拉节点的输出电压，将电源正极电压或电源负极电压提供给第一上拉节点；
所述第一上拉模块，响应于所述第一上拉节点的输出电压将所述电源正极电压提供给所述输出端子。
2.如权利要求1所述的移位寄存器，其特征在于，所述输入模块，包括：
第一薄膜晶体管，其栅极连接第一时钟信号端，源极连接输入信号端，漏极作为所述输入模块的所述输出节点，即所述下拉节点。
3.如权利要求1所述的移位寄存器，其特征在于，所述下拉模块，包括：
第二薄膜晶体管，其栅极连接所述下拉节点，源极连接第二时钟信号端，漏极连接所述输出端子；
电容，连接于所述下拉节点和所述第二薄膜晶体管的漏极之间。
4.如权利要求1所述的移位寄存器，其特征在于，所述反相模块，包括：
第三薄膜晶体管，其栅极连接所述下拉节点，源极连接电源正极电压端，漏极连接所述第一上拉节点；
第四薄膜晶体管，其栅极和漏极连接电源负极电压端，源极连接所述第一上拉节点。
5.如权利要求1所述的移位寄存器，其特征在于，所述第一上拉模块，包括：
第五薄膜晶体管，其栅极连接所述第一上拉节点，源极连接电源正极电压端，漏极连接所述输出端子。
6.如权利要求1至5任一项所述的移位寄存器，其特征在于，还包括第二上拉模块，响应于所述下拉节点的输出电压和所述输入信号，将所述电源正极电压提供给所述输出端子。
7.如权利要求6所述的移位寄存器，其特征在于，所述第二上拉模块，包括：
第六薄膜晶体管，其栅极连接所述下拉节点，源极连接输入信号端，漏极连接第二上拉节点；
第七薄膜晶体管，其栅极连接所述第二上拉节点，源极连接电源正极电压端，漏极连接所述输出端子。
8.一种显示装置，其特征在于，包括级联的如权利要求1～7任一权项所述的移位寄存器。
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