CN106601177B - 移位寄存器及其驱动方法、驱动电路和显示装置 - Google Patents

Abstract

本发明实施例提供了一种移位寄存器及其驱动方法、驱动电路和显示装置，涉及显示技术领域，能够降低输出波形的失真。移位寄存器包括：输入信号端、输出信号端、使能电平端、第一时钟信号端和第二时钟信号端；连接于第一节点、输入信号端和第一时钟信号端的第一下拉控制模块，第一下拉控制模块用于响应于第一时钟信号端输出的使能电平，将输入信号端输出的电平提供给第一节点；第一电容，其第一端连接于第一节点，其第二端连接于第二时钟信号端；连接于第一节点、输出信号端和使能电平端的下拉模块，下拉模块用于响应于第一节点的使能电平，将使能电平端输出的使能电平提供给输出信号端。

Description

移位寄存器及其驱动方法、驱动电路和显示装置

【技术领域】

本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、驱动电路和显示装置。

【背景技术】

显示装置中通常包括驱动电路，驱动电路中具有移位寄存器。如图1所示，现有的移位寄存器包括第一至第十二晶体管M1～M12、下拉节点D、低电平端VGL、第一时钟信号端ck1、第二时钟信号端ck2、输入信号端in、输出信号端out和控制端next，当输出信号端out需要输出低电平时，第八晶体管M8导通，使下拉节点D的点位为低电平，从而使第十二晶体管M12导通，从而使输出信号端out输出低电平。

在实现本发明过程中，发明人发现现有技术中至少存在如下问题：

在输出维持阶段，输出信号端out需要输出低电平，理论上需要下拉节点D具有低电平端VGL处的电压Vgl，以保证输出信号端out能够输出所需要的低电平，但是下拉节点D的实际电位为Vgl+Vgh，Vgh为第八晶体管M8的阈值电压，即第八晶体管M8会使下拉节点D的实际电位比所需要的电位高，从而造成输出波形的失真。

【发明内容】

有鉴于此，本发明实施例提供了一种移位寄存器及其驱动方法、驱动电路和显示装置，能够降低输出波形的失真。

一方面，本发明实施例提供了一种移位寄存器，包括：

输入信号端、输出信号端、使能电平端、第一时钟信号端和第二时钟信号端；

连接于第一节点、所述输入信号端和所述第一时钟信号端的第一下拉控制模块，所述第一下拉控制模块用于响应于所述第一时钟信号端输出的使能电平，将所述输入信号端输出的电平提供给所述第一节点；

第一电容，其第一端连接于所述第一节点，其第二端连接于所述第二时钟信号端；

连接于所述第一节点、所述输出信号端和所述使能电平端的下拉模块，所述下拉模块用于响应于所述第一节点的使能电平，将所述使能电平端输出的使能电平提供给所述输出信号端。

具体地，上述移位寄存器还包括：

非使能电平端；

连接于第二节点、所述非使能电平端和所述输出信号端的上拉模块，所述上拉模块用于响应于所述第二节点的使能电平，将所述非使能电平端输出的非使能电平提供给所述输出信号端；

连接于第三节点、所述输入信号端和所述第一时钟信号端的第一移位准备模块，所述第一移位准备模块用于响应于所述第一时钟信号端输出的使能电平，将所述输入信号端输出的电平提供给所述第三节点；

连接于第四节点、所述使能电平端和所述第一时钟信号端的第二移位准备模块，所述第二移位准备模块用于响应于所述第一时钟信号端输出的使能电平，将所述使能电平端输出的使能电平提供给所述第四节点；

连接于所述第三节点、所述第四节点、所述第一时钟信号端的移位维持模块，所述移位维持模块用于响应于所述第三节点的使能电平，将所述第一时钟信号端输入的电平提供给所述第四节点；

连接于所述第四节点、所述第二时钟信号端和所述第二节点的第一上拉控制模块，所述第一上拉控制模块用于响应于所述第四节点的使能电平，将所述第二时钟信号端输出的电平提供给所述第二节点；

连接于所述第二节点、所述第三节点和所述非使能电平端的第二上拉控制模块，所述第二上拉控制模块用于响应于所述第三节点的使能电平，将所述非使能电平端输出的非使能电平提供给所述第二节点；

连接于所述非使能电平端和所述第一节点的第二下拉控制模块，所述第二下拉控制模块用于当所述第二节点为使能电平时，将所述非使能电平端输出的非使能电平提供给所述第一节点。

具体地，所述第一下拉控制模块包括第一晶体管，其第一端连接于所述输入信号端，其第二端连接于所述第一节点，其控制端连接于所述第一时钟信号端；

所述下拉模块包括第二晶体管，其第一端连接于所述输出信号端，其第二端连接于所述使能电平端，其控制端连接于所述第一节点；

所述上拉模块包括第三晶体管，其第一端连接于所述非使能电平端，其第二端连接于所述输出信号端，其控制端连接于所述第二节点；

所述第一移位准备模块包括第四晶体管，其第一端连接于所述第三节点，其第二端连接于所述输入信号端，其控制端连接于所述第一时钟信号端；

所述第二移位准备模块包括第五晶体管，其第一端连接于所述第四节点，其第二端连接于所述使能电平端，其控制端连接于所述第一时钟信号端；

所述移位维持模块包括第六晶体管，其第一端连接于所述第四节点，其第二端连接于所述第一时钟信号端，其控制端连接于所述第三节点；

所述第一上拉控制模块包括第七晶体管，其第一端连接于所述第二节点，其第二端连接于所述第二时钟信号端，其控制端连接于所述第四节点；

所述第二上拉控制模块包括第八晶体管，其第一端连接于所述非使能电平端，其第二端连接于所述第二节点，其控制端连接于所述第三节点。

具体地，上述移位寄存器还包括：

第二电容，其第一端连接于所述非使能电平端，其第二端连接于所述第三节点；

第三电容，其第一端连接于所述第二节点，其第二端连接于所述第四节点。

可选地，所述第二下拉控制模块包括：

第九晶体管，其第一端连接于所述非使能电平端，其控制端连接于所述第四节点；

第十晶体管，其第一端连接于所述第九晶体管的第二端，其第二端连接于所述第一节点，其控制端连接于所述第二时钟信号端。

可选地，所述第二下拉控制模块包括：

第九晶体管，其第一端连接于所述非使能电平端，其控制端连接于所述第二节点；

第十晶体管，其第一端连接于所述第九晶体管的第二端，其控制端连接于所述第二节点；

第十一晶体管，其第一端连接于所述第十晶体管的第二端，其控制端连接于所述使能电平端，其第二端连接于所述第一节点。

可选地，所述第二下拉控制模块包括：

第九晶体管，其第一端连接于所述非使能电平端，其控制端连接于所述第二节点；

第十晶体管，其第一端连接于所述第九晶体管的第二端，其第二端连接于所述第一节点，其控制端连接于所述使能电平端。

可选地，所述第二下拉控制模块包括：

第九晶体管，其第一端连接于所述非使能电平端，其控制端连接于所述第二时钟信号端；

第十晶体管，其第一端连接于所述第九晶体管的第二端，其第二端连接于所述第一节点，其控制端连接于所述第四节点。

另一方面，还提供一种驱动电路，包括：

第一信号端、第二信号端、初始信号端和多级级联的如权利要求1至8中任意一项所述的移位寄存器；

在所述多级级联的移位寄存器中，第一级移位寄存器的输入信号端连接于所述初始信号端，除所述第一级移位寄存器之外的每级移位寄存器的输入信号端均连接于上一级移位寄存器的输出信号端；

在所述多级级联的移位寄存器中，奇数级的移位寄存器的第一时钟信号端连接于所述第一信号端，奇数级的移位寄存器的第二时钟信号端连接于所述第二信号端；偶数级的移位寄存器的第一时钟信号端连接于所述第二信号端，偶数级的移位寄存器的第二时钟信号端连接于所述第一信号端。

另一方面，提供一种移位寄存器的驱动方法，所述移位寄存器为上述的移位寄存器，所述驱动方法依次包括移位完成阶段和输出维持阶段；

在所述移位完成阶段，所述第一时钟信号端输出使能电平，所述第二时钟信号端输出非使能电平，所述输入信号端输出使能电平，所述第一节点为使能电平，所述输出信号端输出使能电平；

在所述输出维持阶段，所述第一时钟信号端输出非使能电平，所述第二时钟信号端输出使能电平，所述输入信号端输出使能电平，所述第一节点保持使能电平，所述输出信号端输出使能电平。

具体地，上述移位寄存器还包括：非使能电平端；

连接于第二节点、所述非使能电平端和所述输出信号端的上拉模块，所述上拉模块用于响应于所述第二节点的使能电平，将所述非使能电平端输出的非使能电平提供给所述输出信号端；

连接于第三节点、所述输入信号端和所述第一时钟信号端的第一移位准备模块，所述第一移位准备模块用于响应于所述第一时钟信号端输出的使能电平，将所述输入信号端输出的电平提供给所述第三节点；

连接于第四节点、所述使能电平端和所述第一时钟信号端的第二移位准备模块，所述第二移位准备模块用于响应于所述第一时钟信号端输出的使能电平，将所述使能电平端输出的使能电平提供给所述第四节点；

连接于所述第三节点、所述第四节点、所述第一时钟信号端的移位维持模块，所述移位维持模块用于响应于所述第三节点的使能电平，将所述第一时钟信号端输入的电平提供给所述第四节点；

连接于所述第四节点、所述第二时钟信号端和所述第二节点的第一上拉控制模块，所述第一上拉控制模块用于响应于所述第四节点的使能电平，将所述第二时钟信号端输出的电平提供给所述第二节点；

连接于所述第二节点、所述第三节点和所述非使能电平端的第二上拉控制模块，所述第二上拉控制模块用于响应于所述第三节点的使能电平，将所述非使能电平端输出的非使能电平提供给所述第二节点；

连接于所述非使能电平端和所述第一节点的第二下拉控制模块，所述第二下拉控制模块用于当所述第二节点为使能电平时，将所述非使能电平端输出的非使能电平提供给所述第一节点；

所述驱动方法依次包括移位准备阶段、移位阶段、第一移位维持阶段、第二移位维持阶段、所述移位完成阶段和所述输出维持阶段；

在所述移位准备阶段，所述第一时钟信号端输出使能电平，所述第二时钟信号端输出非使能电平，所述输入信号端输出非使能电平，所述第一节点为非使能电平，所述第二节点为非使能电平，所述第三节点为非使能电平，所述第四节点为使能电平，所述输出信号端保持使能电平；

在所述移位阶段，所述第一时钟信号端输出非使能电平，所述第二时钟信号端输出使能电平，所述输入信号端输出非使能电平，所述第一节点为非使能电平，所述第二节点为使能电平，所述第三节点为非使能电平，所述第四节点为使能电平，所述输出信号端输出非使能电平；

在所述第一移位维持阶段，所述第一时钟信号端输出使能电平，所述第二时钟信号端输出非使能电平，所述输入信号端输出非使能电平，所述第一节点为非使能电平，所述第二节点为非使能电平，所述第三节点为非使能电平，所述第四节点为使能电平，所述输出信号端输出非使能电平；

在所述第二移位维持阶段，所述第一时钟信号端输出非使能电平，所述第二时钟信号端输出使能电平，所述输入信号端输出使能电平，所述第一节点为非使能电平，所述第二节点为使能电平，所述第三节点为非使能电平，所述第四节点为使能电平，所述输出信号端输出非使能电平；

在所述移位完成阶段，所述第二节点为非使能电平，所述第三节点为使能电平，所述第四节点为使能电平；

在所述输出维持阶段，所述第二节点为非使能电平，所述第三节点为使能电平，所述第四节点为非使能电平。

具体地，所述第一下拉控制模块包括第一晶体管，其第一端连接于所述输入信号端，其第二端连接于所述第一节点，其控制端连接于所述第一时钟信号端；

所述下拉模块包括第二晶体管，其第一端连接于所述输出信号端，其第二端连接于所述使能电平端，其控制端连接于所述第一节点；

所述上拉模块包括第三晶体管，其第一端连接于所述非使能电平端，其第二端连接于所述输出信号端，其控制端连接于所述第二节点；

所述第一移位准备模块包括第四晶体管，其第一端连接于所述第三节点，其第二端连接于所述输入信号端，其控制端连接于所述第一时钟信号端；

所述第二移位准备模块包括第五晶体管，其第一端连接于所述第四节点，其第二端连接于所述使能电平端，其控制端连接于所述第一时钟信号端；

所述移位维持模块包括第六晶体管，其第一端连接于所述第四节点，其第二端连接于所述第一时钟信号端，其控制端连接于所述第三节点；

所述第一上拉控制模块包括第七晶体管，其第一端连接于所述第二节点，其第二端连接于所述第二时钟信号端，其控制端连接于所述第四节点；

所述第二上拉控制模块包括第八晶体管，其第一端连接于所述非使能电平端，其第二端连接于所述第二节点，其控制端连接于所述第三节点。

具体地，上述移位寄存器还包括：

第二电容，其第一端连接于所述非使能电平端，其第二端连接于所述第三节点；

第三电容，其第一端连接于所述第二节点，其第二端连接于所述第四节点。

可选地，所述第二下拉控制模块包括：

第九晶体管，其第一端连接于所述非使能电平端，其控制端连接于所述第四节点；

第十晶体管，其第一端连接于所述第九晶体管的第二端，其第二端连接于所述第一节点，其控制端连接于所述第二时钟信号端。

可选地，所述第二下拉控制模块包括：

第九晶体管，其第一端连接于所述非使能电平端，其控制端连接于所述第二节点；

第十晶体管，其第一端连接于所述第九晶体管的第二端，其控制端连接于所述第二节点；

第十一晶体管，其第一端连接于所述第十晶体管的第二端，其控制端连接于所述使能电平端，其第二端连接于所述第一节点。

可选地，所述第二下拉控制模块包括：

第九晶体管，其第一端连接于所述非使能电平端，其控制端连接于所述第二节点；

第十晶体管，其第一端连接于所述第九晶体管的第二端，其第二端连接于所述第一节点，其控制端连接于所述使能电平端。

可选地，所述第二下拉控制模块包括：

第九晶体管，其第一端连接于所述非使能电平端，其控制端连接于所述第二时钟信号端；

第十晶体管，其第一端连接于所述第九晶体管的第二端，其第二端连接于所述第一节点，其控制端连接于所述第四节点。

另一方面，提供一种显示装置，包括上述的驱动电路。

本发明提供的移位寄存器及其驱动方法、驱动电路和显示装置，在由移位完成阶段变为输出维持阶段时，由于第二时钟信号端由非使能电平(高电平)跳变为使能电平(低电平)，以及第一电容的电压差保持特性，使第一节点上存储的低电平变得更低，因此在第一节点上的电平作为下拉模块的控制电位使使能电平端输出的使能电平传输至输出信号端时，避免了现有技术中下拉模块的控制电位会比所需要的电位高的问题，从而降低了输出波形的失真。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1是现有技术中一种移位寄存器的电路示意图；

图2是本发明实施例中一种移位寄存器的电路示意图；

图3是图2中移位寄存器各端的时序信号图；

图4是本发明实施例中另一种移位寄存器的电路示意图；

图5是本发明实施例中另一种移位寄存器的电路示意图；

图6是本发明实施例中另一种移位寄存器的电路示意图；

图7是本发明实施例中一种驱动电路的结构示意图。

【具体实施方式】

为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。

应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

如图2所示，本发明实施例提供一种移位寄存器，包括：输入信号端IN、输出信号端OUT、使能电平端V1、第一时钟信号端CK和第二时钟信号端XCK；连接于第一节点N1、输入信号端IN和第一时钟信号端CK的第一下拉控制模块1，第一下拉控制模块1用于响应于第一时钟信号端CK输出的使能电平，将输入信号端IN输出的电平提供给第一节点N1；第一电容C1，其第一端连接于第一节点N1，其第二端连接于第二时钟信号端XCK；连接于第一节点N1、输出信号端OUT和使能电平端V1的下拉模块2，下拉模块2用于响应于第一节点N1的使能电平，将使能电平端V1输出的使能电平提供给输出信号端。

如图3所示，本发明实施例还提供一种移位寄存器的驱动方法，依次包括移位完成阶段t5和输出维持阶段t6，在驱动过程中，使能电平端V1始终输出使能电平；

需要说明的是，由于晶体管分为P型和N型两种，P型晶体管具有低电平导通、高电平截止的特性，即对于P型晶体管来说，低电平为使能电平，高电平为非使能电平；而N型晶体管具有高电平导通，低电平截止的特性，即对于N型晶体管来说，高电平为使能电平，低电平为非使能电平。本实施例中均以低电平作为使能电平，高电平作为非使能电平，同时移位寄存器中的晶体管为P型晶体管为例进行介绍。可以理解地，若将本实施例中的高电平作为使能电平，低电平作为非使能电平，同时使用N型晶体管作为移位寄存器中的晶体管，同样能够实现并且具有相应的有益效果，本实施例对于移位寄存器中晶体管的类型不作限定。

在移位完成阶段t5，第一时钟信号端CK输出使能电平，第二时钟信号端XCK输出非使能电平，输入信号端IN输出使能电平，第一下拉控制模块1响应于第一时钟信号端CK输出的使能电平，将输入信号端IN输出的使能电平提供给第一节点N1，使第一节点N1为使能电平，下拉模块2响应于第一节点N1的使能电平，将使能电平端V1输出的使能电平提供给输出信号端OUT，使输出信号端OUT输出使能电平；

在输出维持阶段t6，第一时钟信号端CK输出非使能电平，第二时钟信号端XCK输出使能电平，输入信号端IN输出使能电平，由于第二时钟信号XCK由上一个阶段t5的非使能电平(高电平)跳变为使能电平(低电平)，根据电容两端的电压差不变的特性，第一节点N1由上一个阶段t5的使能电平(低电平)变为更低的电平，即使第一节点N1保持使能电平，下拉模块2响应于第一节点N1的使能电平，将使能电平端V1输出的使能电平提供给输出信号端OUT，使输出信号端OUT输出使能电平。

需要说明的是，以上仅对移位寄存器中的部分元件以及移位完成阶段t5和输出维持阶段t6进行详细说明以介绍本实施例中的移位寄存器及其驱动方法，移位寄存器还包括其他的元件以实现完整的移位功能，驱动方法也包括其他阶段以实现完整的移位功能，移位寄存器及其驱动方法的其他部分将在下面的实施例中进行具体说明。

本发明实施例中的移位寄存器及其驱动方法，在由移位完成阶段变为输出维持阶段时，由于第二时钟信号端由非使能电平(高电平)跳变为使能电平(低电平)，以及第一电容的电压差保持特性，使第一节点上存储的低电平变得更低，因此在第一节点上的电平作为下拉模块的控制电位使使能电平端输出的使能电平传输至输出信号端时，避免了现有技术中下拉模块的控制电位会比所需要的电位高的问题，从而降低了输出波形的失真。

具体地，如图2所示，上述移位寄存器还包括：非使能电平端V2；连接于第二节点N2、非使能电平端V2和输出信号端OUT的上拉模块3，上拉模块3用于响应于第二节点N2的使能电平，将非使能电平端V2输出的非使能电平提供给输出信号端OUT；连接于第三节点N3、输入信号端IN和第一时钟信号端CK的第一移位准备模块4，第一移位准备模块4用于响应于第一时钟信号端CK输出的使能电平，将输入信号端IN输出的电平提供给第三节点N3；连接于第四节点N4、使能电平端V1和第一时钟信号端CK的第二移位准备模块5，第二移位准备模块5用于响应于第一时钟信号端CK输出的使能电平，将使能电平端V1输出的使能电平提供给第四节点N4；连接于第三节点N3、第四节点N4、第一时钟信号端CK的移位维持模块6，移位维持模块6用于响应于第三节点N3的使能电平，将第一时钟信号端CK输入的电平提供给第四节点N4；连接于第四节点N4、第二时钟信号端XCK和第二节点N2的第一上拉控制模块7，第一上拉控制模块7用于响应于第四节点N4的使能电平，将第二时钟信号端XCK输出的电平提供给第二节点N2；连接于第二节点N2、第三节点N3和非使能电平端V2的第二上拉控制模块8，第二上拉控制模块8用于响应于第三节点N3的使能电平，将非使能电平端V2输出的非使能电平提供给第二节点N2；连接于非使能电平端V2和第一节点N1的第二下拉控制模块9，第二下拉控制模块9用于当第二节点N2为使能电平时，将非使能电平端V2输出的非使能电平提供给第一节点N1。

具体地，第一下拉控制模块1包括第一晶体管T1，其第一端连接于输入信号端IN，其第二端连接于第一节点N1，其控制端连接于第一时钟信号端CK；下拉模块2包括第二晶体管T2，其第一端连接于输出信号端OUT，其第二端连接于使能电平端V1，其控制端连接于第一节点N1；上拉模块3包括第三晶体管T3，其第一端连接于非使能电平端V2，其第二端连接于输出信号端OUT，其控制端连接于第二节点N2；第一移位准备模块4包括第四晶体管T4，其第一端连接于第三节点N3，其第二端连接于输入信号端IN，其控制端连接于第一时钟信号端CK；第二移位准备模块5包括第五晶体管T5，其第一端连接于第四节点N4，其第二端连接于使能电平端V1，其控制端连接于第一时钟信号端CK；移位维持模块6包括第六晶体管T6，其第一端连接于第四节点N4，其第二端连接于第一时钟信号端CK，其控制端连接于第三节点N3；第一上拉控制模块7包括第七晶体管T7，其第一端连接于第二节点N2，其第二端连接于第二时钟信号端XCK，其控制端连接于第四节点N4；第二上拉控制模块8包括第八晶体管T8，其第一端连接于非使能电平端V2，其第二端连接于第二节点N2，其控制端连接于第三节点N3。

具体地，上述移位寄存器还包括：第二电容C2，其第一端连接于非使能电平端V2，其第二端连接于第三节点N3；第三电容C3，其第一端连接于第二节点N2，其第二端连接于第四节点N4。

具体地，第二下拉控制模块9包括：第九晶体管T9，其第一端连接于非使能电平端V2，其控制端连接于第四节点N4；第十晶体管T10，其第一端连接于第九晶体管T9的第二端，其第二端连接于第一节点N1，其控制端连接于第二时钟信号端XCK。

如图3所示，上述驱动方法依次包括移位准备阶段t1、移位阶段t2、第一移位维持阶段t3、第二移位维持阶段t4、移位完成阶段t5和输出维持阶段t6；

在移位准备阶段t1，第一时钟信号端CK输出使能电平，第二时钟信号端XCK输出非使能电平，输入信号端IN输出非使能电平，第一下拉控制模块1响应于第一时钟信号端CK输出的使能电平，将输入信号端IN输出的非使能电平提供给第一节点N1，使第一节点N1为非使能电平，第一移位准备模块4响应于第一始终信号端CK输出的使能电平，将输入信号端IN输出的非使能电平提供给第三节点N3，使第三节点N3为非使能电平，第二移位准备模块5响应于第一时钟信号端CK输出的使能电平，将使能电平端V1输出的使能电平提供给第四节点N4，使第四节点N4为使能电平，第一上拉控制模块7响应于第四节点N4的使能电平，将第二时钟信号端XCK输出的非使能电平提供给第二节点N2，使第二节点N2为非使能电平，此时第二晶体管T2和第三晶体管T3均截止，因此输出信号端OUT维持上一时刻的状态，输出使能电平；

在移位阶段t2，第一时钟信号端CK输出非使能电平，第二时钟信号端XCK输出使能电平，输入信号端IN输出非使能电平，第五晶体管T5和第六晶体管T6均截止，第四节点N4为使能电平，第一上拉控制模块7响应于第四节点N4的使能电平，将第二时钟信号端XCK输出的使能电平提供给第二节点N2，使第二节点为使能电平，当第二节点N2为使能电平时，第二下拉模块9将非使能电平端V2输出的非使能电平提供给第一节点N1，具体地，第九晶体管T9响应于第四节点N4的使能电平导通，第十晶体管T10响应于第二时钟信号端XCK输出的使能电平导通，第九晶体管T9和第十晶体管T10将非使能电平端V2输出的非使能电平提供给第一节点N1，使第一节点N1为非使能电平，第四晶体管T4响应于第一时钟信号端CK的非使能电平截止，由于第二电容C2的作用，使第三节点N3保持为上一时刻的非使能电平，上拉模块3响应于第二节点N2的使能电平，将非使能电平端V2输出的非使能电平提供给输出信号端OUT，使输出信号端OUT输出非使能电平；

在第一移位维持阶段t3，第一时钟信号端CK输出使能电平，第二时钟信号端XCK输出非使能电平，输入信号端IN输出非使能电平，第一移位准备模块4响应于第一时钟信号端CK输出的使能电平，将输入信号端IN输出的非使能电平提供给第三节点N3，使第三节点N2位非使能电平，第二移位准备模块5响应于第一时钟信号端CK输出的使能电平，将使能电平端V1输出的使能电平提供给第四节点N4，使第四节点N4位使能电平，第一下拉控制模块1响应于第一时钟信号端CK输出的使能电平，将输入信号端IN输出的非使能电平提供给第一节点，使第一节点为非使能电平，第一上拉控制模块7响应于第四节点N4的使能电平，将第二时钟信号端XCK输出的非使能电平提供给第二节点N2，使第二节点N2为非使能电平，输出信号端OUT维持上一个时刻的状态，输出非使能电平；

在第二移位维持阶段t4，第一时钟信号端CK输出非使能电平，第二时钟信号端XCK输出使能电平，输入信号端IN输出使能电平，第一时钟信号端CK输出非使能电平，第二时钟信号端XCK输出使能电平，输入信号端IN输出非使能电平，第五晶体管T5和第六晶体管T6均截止，第四节点N4为使能电平，第一上拉控制模块7响应于第四节点的使能电平，将第二时钟信号端XCK输出的使能电平提供给第二节点N2，使第二节点为使能电平，当第二节点N2为使能电平时，第二下拉模块9将非使能电平端V2输出的非使能电平提供给第一节点N1，具体地，第九晶体管T9响应于第四节点N4的使能电平导通，第十晶体管T10响应于第二时钟信号端XCK输出的使能电平导通，第九晶体管T9和第十晶体管T10将非使能电平端V2输出的非使能电平提供给第一节点N1，使第一节点N1为非使能电平，第四晶体管T4响应于第一时钟信号端CK的非使能电平截止，由于第二电容C2的作用，使第三节点N3保持为上一时刻的非使能电平，上拉模块3响应于第二节点N2的使能电平，将非使能电平端V2输出的非使能电平提供给输出信号端OUT，使输出信号端OUT输出非使能电平；

在移位完成阶段t5，第一时钟信号端CK输出使能电平，第二时钟信号端XCK输出非使能电平，输入信号端IN输出使能电平，第一下拉控制模块1响应于第一时钟信号端CK输出的使能电平，将输入信号端IN输出的使能电平提供给第一节点N1，使第一节点N1为使能电平，下拉模块2响应于第一节点N1的使能电平，将使能电平端V1输出的使能电平提供给输出信号端OUT，使输出信号端OUT输出使能电平，第一移位准备模块4响应于第一时钟信号端CK输出的使能电平，将输入信号端IN输出的使能电平提供给第三节点N3，使第三节点N3位使能电平，第二上拉控制模块8第二上拉控制模块8第二下拉控制模块9第二上拉控制模块8响应于第三节点N3的使能电平，将非使能电平端V2输出的非使能电平提供给第二节点N2，使第二节点N2为非使能电平，移位维持模块6响应于第三节点N3的使能电平，将第一时钟信号端CK输出的使能电平提供给第四节点N4，使第四节点N4为使能电平；

在输出维持阶段t6，第一时钟信号端CK输出非使能电平，第二时钟信号端XCK输出使能电平，输入信号端IN输出使能电平，由于第二时钟信号XCK由上一个阶段t5的非使能电平(高电平)跳变为使能电平(低电平)，根据电容两端的电压差不变的特性，第一节点N1由上一个阶段t5的使能电平(低电平)变为更低的电平，即使第一节点N1保持使能电平，下拉模块2响应于第一节点N1的使能电平，将使能电平端V1输出的使能电平提供给输出信号端OUT，使输出信号端OUT输出使能电平，第三节点N3保持使能电平，第二上拉控制模块8第二上拉控制模块8第二下拉控制模块9第二上拉控制模块8响应于第三节点N3的使能电平，将非使能电平端V2输出的非使能电平提供给第二节点N2，使第二节点N2为非使能电平，移位维持模块6响应于第三节点N3的使能电平，将第一时钟信号端CK输出的非使能电平提供给第四节点N4，使第四节点N4为非使能电平。

可选地，除了图2中所示的第二下拉控制模块9的结构，还可以通过其他的结构来实现第二下拉控制模块9，例如，如图4所示，第二下拉控制模块9包括：第九晶体管T9，其第一端连接于非使能电平端V2，其控制端连接于第二节点N2；第十晶体管T10，其第一端连接于第九晶体管T9的第二端，其控制端连接于第二节点N2；第十一晶体管T11，其第一端连接于第十晶体管T10的第二端，其控制端连接于使能电平端V1，其第二端连接于第一节点N1。

可选地，第二下拉控制模块除了上述结构，还可以如图5所示，第二下拉控制模块9包括：第九晶体管T9，其第一端连接于非使能电平端V2，其控制端连接于第二节点N2；第十晶体管T10，其第一端连接于第九晶体管T9的第二端，其第二端连接于第一节点N1，其控制端连接于使能电平端V1。

可选地，第二下拉控制模块除了上述结构，还可以如图6所示，第二下拉控制模块9包括：第九晶体管T9，其第一端连接于非使能电平端V2，其控制端连接于第二时钟信号端XCK；第十晶体管T10，其第一端连接于第九晶体管T9的第二端，其第二端连接于第一节点N1，其控制端连接于第四节点N4。

如图7所示，本发明实施例还提供一种驱动电路，包括：第一信号端S1、第二信号端S2、初始信号端S0和多级级联的上述的移位寄存器100；在多级级联的移位寄存器100中，第一级移位寄存器的输入信号端连接于初始信号端S0，除第一级移位寄存器100之外的每级移位寄存器100的输入信号端IN均连接于上一级移位寄存器100的输出信号端OUT；在多级级联的移位寄存器100中，奇数级的移位寄存器100的第一时钟信号端CK连接于第一信号端S1，奇数级的移位寄存器100的第二时钟信号端XCK连接于第二信号端S2；偶数级的移位寄存器100的第一时钟信号端CK连接于第二信号端S2，偶数级的移位寄存器100的第二时钟信号XCK端连接于第一信号端S1。

本实施例中移位寄存器的具体结构和原理与上述实施例相同，在此不再赘述。

本实施例中的驱动电路，在由移位完成阶段变为输出维持阶段时，由于第二时钟信号端由非使能电平(高电平)跳变为使能电平(低电平)，以及第一电容的电压差保持特性，使第一节点上存储的低电平变得更低，因此在第一节点上的电平作为下拉模块的控制电位使使能电平端输出的使能电平传输至输出信号端时，避免了现有技术中下拉模块的控制电位会比所需要的电位高的问题，从而降低了输出波形的失真。

本发明实施例提供一种显示装置，包括上述的驱动电路。

该显示装置可以是例如触摸屏、手机、平板计算机、笔记本电脑、电纸书或电视机等任何具有显示功能的电子设备。

本实施例中的显示装置，在由移位完成阶段变为输出维持阶段时，由于第二时钟信号端由非使能电平(高电平)跳变为使能电平(低电平)，以及第一电容的电压差保持特性，使第一节点上存储的低电平变得更低，因此在第一节点上的电平作为下拉模块的控制电位使使能电平端输出的使能电平传输至输出信号端时，避免了现有技术中下拉模块的控制电位会比所需要的电位高的问题，从而降低了输出波形的失真。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (8)

1.一种移位寄存器，其特征在于，包括：

输入信号端、输出信号端、使能电平端、第一时钟信号端和第二时钟信号端；

连接于第一节点、所述输入信号端和所述第一时钟信号端的第一下拉控制模块，所述第一下拉控制模块用于响应于所述第一时钟信号端输出的使能电平，将所述输入信号端输出的电平提供给所述第一节点；

第一电容，其第一端连接于所述第一节点，其第二端连接于所述第二时钟信号端；

连接于所述第一节点、所述输出信号端和所述使能电平端的下拉模块，所述下拉模块用于响应于所述第一节点的使能电平，将所述使能电平端输出的使能电平提供给所述输出信号端；

所述移位寄存器还包括：

非使能电平端；

连接于第二节点、所述非使能电平端和所述输出信号端的上拉模块，所述上拉模块用于响应于所述第二节点的使能电平，将所述非使能电平端输出的非使能电平提供给所述输出信号端；

连接于第三节点、所述输入信号端和所述第一时钟信号端的第一移位准备模块，所述第一移位准备模块用于响应于所述第一时钟信号端输出的使能电平，将所述输入信号端输出的电平提供给所述第三节点；

连接于第四节点、所述使能电平端和所述第一时钟信号端的第二移位准备模块，所述第二移位准备模块用于响应于所述第一时钟信号端输出的使能电平，将所述使能电平端输出的使能电平提供给所述第四节点；

连接于所述第三节点、所述第四节点、所述第一时钟信号端的移位维持模块，所述移位维持模块用于响应于所述第三节点的使能电平，将所述第一时钟信号端输入的电平提供给所述第四节点；

连接于所述第四节点、所述第二时钟信号端和所述第二节点的第一上拉控制模块，所述第一上拉控制模块用于响应于所述第四节点的使能电平，将所述第二时钟信号端输出的电平提供给所述第二节点；

连接于所述第二节点、所述第三节点和所述非使能电平端的第二上拉控制模块，所述第二上拉控制模块用于响应于所述第三节点的使能电平，将所述非使能电平端输出的非使能电平提供给所述第二节点；

连接于所述非使能电平端和所述第一节点的第二下拉控制模块，所述第二下拉控制模块用于当所述第二节点为使能电平时，将所述非使能电平端输出的非使能电平提供给所述第一节点；

所述第二下拉控制模块包括：

第九晶体管，其第一端连接于所述非使能电平端，其控制端连接于所述第四节点；

第十晶体管，其第一端连接于所述第九晶体管的第二端，其第二端连接于所述第一节点，其控制端连接于所述第二时钟信号端；

或者，所述第二下拉控制模块包括：

第九晶体管，其第一端连接于所述非使能电平端，其控制端连接于所述第二节点；

第十晶体管，其第一端连接于所述第九晶体管的第二端，其控制端连接于所述第二节点；

第十一晶体管，其第一端连接于所述第十晶体管的第二端，其控制端连接于所述使能电平端，其第二端连接于所述第一节点；

或者，所述第二下拉控制模块包括：

第九晶体管，其第一端连接于所述非使能电平端，其控制端连接于所述第二时钟信号端；

第十晶体管，其第一端连接于所述第九晶体管的第二端，其第二端连接于所述第一节点，其控制端连接于所述第四节点。

2.根据权利要求1所述的移位寄存器，其特征在于，

所述第一下拉控制模块包括第一晶体管，其第一端连接于所述输入信号端，其第二端连接于所述第一节点，其控制端连接于所述第一时钟信号端；

所述下拉模块包括第二晶体管，其第一端连接于所述输出信号端，其第二端连接于所述使能电平端，其控制端连接于所述第一节点；

所述上拉模块包括第三晶体管，其第一端连接于所述非使能电平端，其第二端连接于所述输出信号端，其控制端连接于所述第二节点；

所述第一移位准备模块包括第四晶体管，其第一端连接于所述第三节点，其第二端连接于所述输入信号端，其控制端连接于所述第一时钟信号端；

所述第二移位准备模块包括第五晶体管，其第一端连接于所述第四节点，其第二端连接于所述使能电平端，其控制端连接于所述第一时钟信号端；

所述移位维持模块包括第六晶体管，其第一端连接于所述第四节点，其第二端连接于所述第一时钟信号端，其控制端连接于所述第三节点；

所述第一上拉控制模块包括第七晶体管，其第一端连接于所述第二节点，其第二端连接于所述第二时钟信号端，其控制端连接于所述第四节点；

所述第二上拉控制模块包括第八晶体管，其第一端连接于所述非使能电平端，其第二端连接于所述第二节点，其控制端连接于所述第三节点。

3.根据权利要求2所述的移位寄存器，其特征在于，还包括：

第二电容，其第一端连接于所述非使能电平端，其第二端连接于所述第三节点；

第三电容，其第一端连接于所述第二节点，其第二端连接于所述第四节点。

4.一种驱动电路，其特征在于，包括：

第一信号端、第二信号端、初始信号端和多级级联的如权利要求1至3中任意一项所述的移位寄存器；

在所述多级级联的移位寄存器中，第一级移位寄存器的输入信号端连接于所述初始信号端，除所述第一级移位寄存器之外的每级移位寄存器的输入信号端均连接于上一级移位寄存器的输出信号端；

在所述多级级联的移位寄存器中，奇数级的移位寄存器的第一时钟信号端连接于所述第一信号端，奇数级的移位寄存器的第二时钟信号端连接于所述第二信号端；偶数级的移位寄存器的第一时钟信号端连接于所述第二信号端，偶数级的移位寄存器的第二时钟信号端连接于所述第一信号端。

5.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器为如权利要求1所述的移位寄存器，所述驱动方法依次包括移位完成阶段和输出维持阶段；

在所述移位完成阶段，所述第一时钟信号端输出使能电平，所述第二时钟信号端输出非使能电平，所述输入信号端输出使能电平，所述第一节点为使能电平，所述输出信号端输出使能电平；

在所述输出维持阶段，所述第一时钟信号端输出非使能电平，所述第二时钟信号端输出使能电平，所述输入信号端输出使能电平，所述第一节点保持使能电平，所述输出信号端输出使能电平。

6.根据权利要求5所述的方法，其特征在于，

所述第一下拉控制模块包括第一晶体管，其第一端连接于所述输入信号端，其第二端连接于所述第一节点，其控制端连接于所述第一时钟信号端；

所述下拉模块包括第二晶体管，其第一端连接于所述输出信号端，其第二端连接于所述使能电平端，其控制端连接于所述第一节点；

所述上拉模块包括第三晶体管，其第一端连接于所述非使能电平端，其第二端连接于所述输出信号端，其控制端连接于所述第二节点；

所述第一移位准备模块包括第四晶体管，其第一端连接于所述第三节点，其第二端连接于所述输入信号端，其控制端连接于所述第一时钟信号端；

所述第二移位准备模块包括第五晶体管，其第一端连接于所述第四节点，其第二端连接于所述使能电平端，其控制端连接于所述第一时钟信号端；

所述移位维持模块包括第六晶体管，其第一端连接于所述第四节点，其第二端连接于所述第一时钟信号端，其控制端连接于所述第三节点；

所述第一上拉控制模块包括第七晶体管，其第一端连接于所述第二节点，其第二端连接于所述第二时钟信号端，其控制端连接于所述第四节点；

所述第二上拉控制模块包括第八晶体管，其第一端连接于所述非使能电平端，其第二端连接于所述第二节点，其控制端连接于所述第三节点。

7.根据权利要求6所述的方法，其特征在于，所述移位寄存器还包括：

第二电容，其第一端连接于所述非使能电平端，其第二端连接于所述第三节点；

第三电容，其第一端连接于所述第二节点，其第二端连接于所述第四节点。

8.一种显示装置，其特征在于，包括如权利要求4所述的驱动电路。