KR100190291B1 - 비터비 디코더의 트레이스백 제어 장치 - Google Patents

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Abstract

본 발명은 비터비 디코더의 트레이스백 제어 장치에 관한 것으로, 입력된 모드 신호에 따라 가산 비교 선택부에서 입력된 판정 비트를 통과 또는 병렬로 변환시켜 경로 메모리(4)로 입력하는 데이터 제어부(10)와; 입력된 모드 신호에 따라 상기 데이터 제어부(10)를 통해 입력된 데이터를 상기 경로 메모리(4)에 저장하기 위한 리드 어드레스 및 라이트 어드레스를 생성하여 출력하는 한편, 트레이스백 진행하여 복호화된 데이터를 출력하는 주소 제어부(20) 및; 각 채널에 따른 모드 신호를 상기 데이터 제어부(10) 및 주소 제어부(20)로 각각 입력하는 메인 제어부(30)를 포함하여 구성되어, 경로 메모리(4)의 중복성을 제거하여 경로 메모리(4)를 보다 효율적으로 사용할 수 있는 것이다.

Description

비터비 디코더의 트레이스백 제어 장치
본 발명은 디지털 이동 통신 수신부에 사용되는 비터비 디코더의 트레이스백 제어 장치에 관한 것으로, 좀더 상세하게는 경로 메모리의 중복성을 제거하여 보다 효율적으로 경로 메모리를 사용할 수 있도록 하는 트레이스백 제어 장치에 관한 것이다.
상기와 같은 트레이스백 제어 장치는 비터비 디코더 뿐만 아니라 비터비 등화기에도 적용하여 사용할 수 있다.
일반적으로, 에러 정정 부호화(ECC)는 디지털 데이터를 통신 채널을 통해 전송하거나 저장 매체에 저장시에 발생되는 에러를 검출 정정하기 위해 디지털 데이터를 부호화하는 것으로, 에러를 검출하거나 정정하는데 사용되는 데이터를 부가함으로써, 데이터의 신뢰도를 높이게 되는 것이다.
이러한 에러 정정 코드(ECC)의 역사는 1948년 Claude Shannon에서 부터 시작되었다. Claude Shannon은 1948년 모든 통신 채널은 C(bps)라고 하는 고유의 전송 용량을 갖고 있으며 그 용량을 초과하지 않는 전송 속도 R(bps)로 데이터를 전송하는 통신 시스템을 구축하는 것은 에러 정정 부호를 이용하면 어떤 채널이고 가능하다는 것을 증명하였다.
즉, 아주 좋은 성능의 채널을 구현하는 것 보다 다소 성능이 떨어지는 기존 채널을 사용하면서 에러 정정 부호를 사용하는 것이 더 경제적이라는 것이다.
그러나, Claude Shannon은 단지 에러 정정 코드가 존재한다는 것만을 증명하였을 뿐이며 에러 정정 코드를 찾는 방법에 대해서는 언급하지 않았다.
이에 따라, 에러 정정 코드를 찾기 위한 노력이 현재까지 꾸준히 진행되고 있으며, 이러한 에러 정정 코드는 크게 블록 코드(block code)와 논블록 코드(nonblock code)로 나누어진다.
상기 블록 코드는 정보 시퀀스를 k개의 비트로 이루어진 블록으로 분리한 다음 블록 단위로 에러 정정 부호하며, 상기 논블록 코드는 정보 시퀀스에 전체에 대해 에러 정정 부호화한다.
상기와 같은 블록 코드의 대표적인 예로는 BCH 코드(Bose and Ray-Chaudhuri and Hocquenghem code)와 리드 솔로몬 코드(RS code)를 들 수 있고, 논블록 코드의 대표적인 예로는 길쌈 부호(convolutional code)를 들 수 있다.
상기와 같은 길쌈 부호를 복호화하는 비터비 알고리즘(Viterbi algorithm)은 격자상도(trellis diagram)를 사용하여 최대 가능성 복호(maximum likelihood decoding)를 수행하는 알고리즘으로서, 동적 프로그램(dynamic programming)의 일종이라고 할 수 있다.
상기 동적 프로그램은 최적 경로(optimum path)를 찾아내는 등의 여러 가지 다양한 분야에서 사용되는 알고리즘으로써, 이러한 동적 프로그램이 통신에서 사용될 때 비터비 알고리즘이라 한다.
이러한 비터비 알고리즘은 1967년 길쌈 부호(convolutional code)를 복호하기 위해 소개되어, 디지탈 전송, 자기 기록, 음성 인식등과 같은 통신분야에서 널리 사용되고 있다.
한편, 제1도는 일반적인 비터비 복호기의 블록도로서, 비터비 복호기는, 수신된 디지털 신호를 입력받아 확률적 정보인 브랜치 매트릭스(branch metric)를 계산하여 출력하는 브랜치 매트릭스 계산부(1)(BMC : Branch Metric Calculator)와, 상기 브랜치 매트릭스 계산부(1)로부터 브랜치 매트릭스를 입력 받아 이 브랜치 매트릭스를 사용하여 격자상(trellis)의 각 스테이트에 해당하는 이전 경로 매트릭스(path metric)를 업데이트(update)한 다음 업데이트된 경로 매트릭스를 서로 비교하여 선택된 경로 매트릭스를 출력함과 더불어 판정 벡터를 출력하는 가산 비교 선택부(2)(ACSU : Add Comare Selection Unit), 상기 가산 비교 선택부(2)에서 선택되어 출력된 경로 매트릭스를 입력받아 다음 단계에서 상기 가산 비교 선택부(2)로 입력하는 매트릭스 메모리(3)와 상기 가산 비교 선택부(3)에서 출력된 판정 벡터를 저장하는 경로 메모리(4) 및 상기 경로 메모리(4)에 저장된 판정 비트를 이용하여 트레이백을 진행하여 원래의 정보 시퀀스를 찾아내는 트레이스백 제어부(5)를 포함하여 구성되어 있다.
상기와 같은 비터비 복호기의 가산 비교 선택부(2)에서는 각 스테이트마다 판정 비트가 생성되는데 상기 각 판정 비트는 각 스테이트마다 고유한 어드레스를 갖게 된다.
따라서, 제2a도 및 제2b도에 도시된 바와 같이, 판정 비트가 '1'비트 이므로, 메모리 폭이 '1'비트이고 스테이트(state) 경로 길이(path length) 만큼 길게 된 경로 메모리를 사용하여야 한다.
그러나, 상기와 같은 구조를 가지는 메모리는 현실적으로 불가능하므로, 제3도에 도시된 바와 같이, 경로 메모리에는 중복성(redundancy) 즉, 사용되지 않는 부분이 발생하게 됨에 따라 경로 메모리의 이용 효율이 저하되는 문제점이 있었다.
본 발명은 상기와 같은 종래의 제 문제점을 해소하기 위한 것으로, 경로 메모리의 중복성을 제거하여 상기 경로 메모리를 보다 효율적으로 사용할 수 있도록 하는 비터비 디코더의 트레이스백 제어 장치를 제공하는데 그 목적이 있다.
제1도는 일반적인 비터비 디코더의 개략적인 블록 구성도.
제2a도는 종래의 1실시예에 의한 경로 메모리의 데이터 저장 구조도.
제2b도는 종래의 2실시예에 의한 경로 메모리의 데이터 저장 구조도.
제3도는 본 발명에 따른 비터비 디코더의 경로 메모리 제어 장치의 개략적인 블록 구성도.
제4도는 제3도에 도시된 주소 제어부의 상세 블록 구성도.
제5도는 본 발명에 따른 트레이스백 제어 장치에 의한 경로 메모리의 데이터 저장 구조도.
제6도는 64 스테이트일 경우에 경로 메모리의 데이터 저장 구조도.
* 도면의 주요부분에 대한 부호의 설명
10 : 데이터 제어부 20 : 주소 제어부
22 : 트레이스백 진행부 22-1 : 제1제어부
22-2 : 스테이트 생성부 22-3 : 다중화기
24 : 리드 어드레스 생성부 24-1 : 제1리드 어드레스 생성부
24-2 : 제2리드 어드레스 생성부 26 : 라이트 어드레스 생성부
26-1 : 스테이트 카운터 26-2 : 경로 길이 카운터
30 : 경로 메모리 40 : 메인 제어부
이러한 목적을 달성하기 위한 본 발명에 따른 비터비 디코더의 트레이스 백 제어 장치는, 가산 비교 선택부로부터 입력된 판정 비트를 경로 메모리에 저장시키는 한편, 상기 경로 메모리에 저장된 판정 비트를 이용하여 트레이백을 진행하여 원래의 정보 시퀀스를 찾아내는 비터비 디코더의 트레이스백 제어 장치에 있어서, 입력된 모드 신호에 따라 상기 가산 비교 선택부에서 입력된 판정 비트를 통과 또는 병렬로 변환시켜 상기 경로 메모리로 입력하는 데이터 제어부와, 입력된 모드 신호에 따라 상기 데이터 제어부를 통해 입력된 데이터를 상기 경로 메모리에 저장하기 위한 리드 어드레스 및 라이트 어드레스를 생성하여 출력하는 한편, 트레이스백 진행하여 복호화된 데이터를 출력하는 주소 제어부 및, 각 채널에 따른 모드 신호를 생성하여 상기 데이터 제어부 및 주소 제어부로 입력하는 메인 제어부를 포함하여 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명를 상세히 설명한다.
제4도는 본 발명에 따른 비터비 복호기의 트레이트백 제어 장치의 개략적인 블록 구성도로서, 본 발명의 트레이스백 제어 장치는, 데이터 제어부(10)와, 주소 제어부(20) 및, 상기 데이터 제어부(10)와 주소 제어부(20)를 제어하는 메인 제어부(30)를 포함하여 구성되어 있다.
상기 데이터 제어부(10)는 상기 메인 제어부(40)에서 입력된 디코딩 모드 신호에 따라 가산 비교 선택부에서 입력된 판정 비트를 통과 또는 병렬로 변환시켜 상기 경로 메모리(30)로 입력하도록 되어 있다.
그리고, 상기 주소 제어부(20)는 상기 메인 제어부(40)에서 입력되는 디코딩 모드 신호에 따라 상기 데이터 제어부(10)를 통해 입력된 데이터를 상기 경로 메모리(30)에 저장하기 위한 리드 어드레스(read address) 및 라이트 어드레스(write address)를 생성하여 출력하는 한편, 트레이스백 진행하여 복호화된 데이터를 출력하도록 되어 있다.
상기 주소 제어부(20)는 제4도에 도시된 바와 같이, 트레이스백 진행부(22)와, 리드 어드레스 생성부(24) 및, 라이트 어드레스 생성부(26)를 포함하여 구성되며, 상기 트레이스백 진행부(22)는 제1제어부(22-1)와, 스테이트 생성부(22-2) 및, 다중화기(22-3)를 포함하여 구성되어 있다.
그리고, 상기 리드 어드레스 생성부(24)는 제1리드 어드레스 생성부(24-1) 및, 제2리드 어드레스 생성부(24-2)를 포함하여 구성되며, 상기 라이트 어드레스 생성부(26)는 스테이트 카운터(26-1) 및 경로 길이 카운터(26-2)를 포함하여 구성되어 있다.
상기 제1제어부(22-1)는 상기 경로 메모리(30)로부터 리드된 데이터를 입력받아 상기 메인 제어부(30)에서 입력된 모드 신호에 따라 상기 리드된 데이터의 최상위 비트 및 상기 최상위 비트의 위치를 상기 스테이트 생성부(22-2)로 입력하도록 되어 있다.
상기 스테이트 생성부(22-2)는 상기 제1제어부(22-1)로부터 최상위 비트 및 상기 최상위 비트의 위치를 입력받는 한편, 상기 가산 비교 선택부(2)로부터 프레임 스테이트를 입력받아 상기 메인 제어부(30)에서 입력된 모드 신호에 따라 이전 스테이트를 생성하여 상기 다중화기(22-3)로 출력하도록 되어 있다.
상기 다중화기(22-3)는 상기 메인 제어부(30)에서 입력된 모드 신호에 따라 상기 스테이트 생성부(22-3)에서 입력된 스테이트중 1비트를 선택하여 복호화된 데이터로 출력하도록 되어 있다.
한편, 상기 제1리드 어드레스 생성부(24-1)는 상기 스테이트 생성부(22-2)에 출력된 이전 스테이트를 입력받아 상기 메인 제어부(30)에서 입력된 모드 신호에 따라 리드 어드레스의 하위비트를 출력하도록 되어 있다.
상기 제2리드 어드레스 생성부(24-2)는 상기 경로 길이 카운터(26-2)에서 경로 길이값을 입력받아 상기 메인 제어부(30)에서 입력된 모드 신호에 따라 다운 카운팅하여 리드 어드레스의 상위비트를 출력하도록 되어 있다.
그리고, 상기 스테이트 카운터(26-1)는 상기 메인 제어부(40)에서 입력된 모드신호에 따라 스테이트값을 생성하여 출력하도록 되어 있다.
상기 경로 길이 카운터(26-2)는 상기 스테이터 카운터(26-1)와 경로 길이 값을 더한 값으로 캐리 신호를 발생·카운팅하여 경로 길이값을 출력하도록 되어 있다.
이하, 첨부된 도면을 참조하여 본 발명의 작용 및 효과를 제3도 내지 제5도를 참조하여 상세히 설명한다.
제3도에 도시된 데이터 제어부(10)는 메인 제어부(30)에서 입력된 모드 신호에 따라 가산 비교 선택부에서 입력된 판정 비트를 그대로 통과시키거나 병렬로 변환시켜 준다.
즉, 비터비 등화기의 경우에는 판정 비트와 소프트 비트(판정 비트의 신뢰도를 나타냄)를 동시에 경로 메모리(30)에 저장하여야 하므로, 단순히 그대로 통과시킨다.
반면에, 비터비 복호기에서는 경로 메모리(30)에 저장되는 비트가 한 어드레스당 하나이기 때문에 채널에 따라 입력된 판정 비트열을 그대로 통과시키거나 병렬로 변환시켜 준다.
예를 들어, GSM(Global System for Mobile communication)의 TCH/FS(Traffic CHannel/Full rate Speech)인 경우에는 보통 경로 길이 깊이(path length depth)가 30∼35 이고, k=5 이기 때문에 16스테이트를 사용하게 된다.
그리고, TCH/HS(Traffic CHannel/Half rate Speech)인 경우에는 경로 길이 깊이 (Path length depth)가 40∼45 이고, k=7이기 때문에 64 스테이트를 사용하게 된다.
제5도는 16스테이트 및 64스테이트를 비교하기 위해 도시된 예시도이다.
제5도에서 살펴볼 수 있는 바와 같이, 16스테이트의 경우에는 상위 비트에 해당하는 이진 비트를 저장하지만, 64스테이트의 경우에는 해당 어드레스에 4 비트씩 표시된 스테이트에 해당하는 값을 저장하게 된다.
즉, 하위 어드레스가 0번지일 경우에는 0, 32, 1, 33 스테이트의 정보를 가산 비교 선택부(2)로부터 받아 저장하게 된다.
한편, 본 발명에서는 가장 큰 채널을 기준으로 하여 경로 메모리의 비트폭(width)를 줄인다.
즉, 제6도에 도시된 바와 같이, 64스테이트의 경우에, 64스테이트 데이터를 4개씩 모아서 만들면 16스테이트 4의 구조를 갖는 경로 메모리(30)를 사용할 수 있게 된다.
상기와 같이 경로 메모리(30)에 데이터를 저장하기 위해서는 리드 어드레스와 라이트 어드레스를 생성하여야 하는데 이러한 역할을 하는 것이 주소 제어부(20)이다.
상기 주소 제어부(20)는 제4도에 도시된 바와 같이, 트레이스백 진행부(22)와, 리드 어드레스 생성부(24) 및, 라이트 어드레스 생성부(26)로 크게 나누어지며, 상기 트레이스백 진행부(22)는 제1제어부(22-1)와, 스테이트 생성부(22-2) 및, 다중화기(22-3)를 포함하여 구성되어 있다.
그리고, 상기 리드 어드레스 생성부(24)는 제1리드 어드레스 생성부(24-1) 및, 제2리드 어드레스 생성부(24-2)를 포함하여 구성되며, 상기 라이트 어드레스 생성부(26)는 스테이트 카운터(26-1) 및 경로 길이 카운터(26-2)를 포함하여 구성되어 있다.
이때, 상기 리드 어드레스 생성부(24)와, 라이트 어드레스 생성부(26)에서 생성되는 어드레스는 메인 제어부(40)에서 출력된 모드신호에 따라 결정된다.
즉, 상기 스테이트 카운터(26-1)는 상기 메인 제어부(40)에서 입력된 모드신호에 따라 스테이트값을 생성하며, 상기 경로 길이 카운터(26-2)와 경로 길이 값을 더한 값으로 캐리 신호를 발생·카운트함으로써, 카운트된 경로 길이값을 출력한다.
상기와 같이 스테이트 카운터(26-1)와 경로 길이 카운터(26-2)에서 출력값을 병합(merge)하여 라이트 어드레스가 생성되는 것이다.
한편, 상기 제1제어부(22-1)는 상기 경로 메모리(30)로부터 리드 데이터를 입력받아 상기 리드 데이터의 최상위 비트 및 상기 최상위 비트의 위치를 상기 스테이트 생성부(22-2)로 입력하고, 상기 스테이트 생성부(22-2)는 상기 제1제어부(22-1)로부터 첫 번째 트레이스 백 어드레스 생성을 위해 최상위 비트 및 상기 최상위 비트의 위치를 입력받음과 더불어 상기 가산 비교 선택부로부터 프레임 스테이트를 입력받아 메인 제어부(40)의 제어 신호에 따라 이전 스테이트를 생성하여 상기 다중화기(22-3)로 출력한다.
상기 다중화기(22-3)는 상기 스테이트 생성부(22-3)에서 입력된 스테이트중 1비트를 선택하여 복호화된 데이터로 출력한다.
또한, 상기 제1리드 어드레스 생성부(24-1)는 상기 스테이트 생성부(22-2)에 출력된 이전 스테이트를 입력받아 리드 어드레스의 하위비트를 출력하고, 상기 제2리드 어드레스 생성부(24-2)는 상기 경로 길이 카운터(26-2)에서 출력된 값을 입력받아 다운 카운팅하여 리드 어드레스의 상위비트를 출력한다.
예를 들어, 임의의 시간(n time)에서 가산 비교 선택부로부터 입력된 프레임 스테이트가 10b이면 그 값은 제1어드레스 생성부(24-1)에서 출력된 리드 어드레스의 하위 비트(3bit)를 결정하게 된다.
이때, 경로 길이가 10b이고, 경로 메모리 어드레스가 6비트이면 101010b가 처음 리드 어드레스가 되며, 상기 101010b리드 어드레스에 의해 읽혀진 값이 '1'이면, 다음 스테이트 값은 01b가 되는 것이다.
또한, 현재 프레임 스테이트가 11b인 경우에는 리드 어드레스의 하위 비트는 제1리드 어드레스 생성부(24-1)를 통해 01b가 된다.
이와 같이 리드 어드레스의 하위 비트가 결정되며, 제2리드 어드레스 생성부(24-2)에서는 메인 제어부(40)의 모드 신호에 따라 경로 길이 값에 따라 다운 카운트하여 리드 어드레스의 상위 비트를 출력하는 것이다.
본 발명의 이해를 돕고자 제6도를 참조하여 본 발명에 대한 부언을 하면, 16스테이트 경우에는 상위비트 만을 이용하기 때문에 리드 어드레스의 하위비트 부분을 찾으면 되지만, 64스테이트일 경우에는 리드 어드레스 중 하위 어드레스를 찾아내고 그 중에서 원하는 비트를 찾아내는 것이 중요하다.
본 발명에 의한 제4도의 제1제어부(22-1)에서 생성된 값은 cntmp(5 : 0)으로써 이 값을 가지고 리드 어드레스의 하위 부분을 생성하고 위치까지 찾아낼 수 있다.
만약, 64스테이트 중 1스테이트를 읽어야 할 때, cntmp(000001)의 6비트중 가운데 4비트는 하위 부분의 어드레스를 나타내면 0가 되게 된다. 그러나, 어드레스 0에는 0, 32, 1, 33 스테이트 정보가 들어 있어 이중 트레이스 백을 위해 1 스테이트 정보가 어디에 있는지를 찾아야 한다. 이것은 제6도의 sdb(1 : 0)과 같아, cntmp(000001)의 6비트중 상위비트와 하위비트를 추출하여 하위비트, 상위비트 순서로 2비트를 만들어 해당 위치를 찾게 된다. 즉, 하위비트=1, 상위비트=0을 묶어서 10(이진수)을 만들어 원하는 스테이트의 비트 정보를 찾아내게 된다.
이상에서 살펴본 바와 같이 본 발명에 따르면, 경로 메모리의 중복성을 제거하여 경로 메모리를 보다 효율적으로 사용할 수 있는 것이다.
상기와 같은 본 발명의 트레이스백 제어 장치는 비터비 디코더에 한정되지 않고 비터비 등화기에도 적용 가능한 것이다.

Claims (5)

  1. 가산 비교 선택부로부터 입력된 판정 비트를 경로 메모리에 저장시키는 한편, 상기 경로 메모리에 저장된 판정 비트를 이용하여 트레이백을 진행하여 원래의 정보 시퀀스를 찾아내는 비터비 디코더의 트레이스백 제어 장치에 있어서, 입력된 모드 신호에 따라 상기 가산 비교 선택부에서 입력된 판정 비트를 통과 또는 병렬로 변환시켜 상기 경로 메모리로 입력하는 데이터 제어부와, 입력된 모드 신호에 따라 상기 데이터 제어부를 통해 입력된 데이터를 상기 경로 메모리에 저장하기 위한 리드 어드레스 및 라이트 어드레스를 생성하여 출력하는 한편, 트레이스백 진행하여 복호화된 데이터를 출력하는 주소 제어부 및, 각 채널에 따른 모드 신호를 생성하여 상기 데이터 제어부 및 주소 제어부로 입력하는 메인 제어부를 포함하여 구성된 것을 특징으로 하는 비터비 디코더의 트레이트백 제어 장치.
  2. 제1항에 있어서, 상기 주소 제어부가 상기 메인 제어부에서 입력된 모드 신호에 따라 상기 가산 비교 선택부로부터 입력된 프레임 스테이트 및 상기 경로 메모리에서 리드된 데이터를 입력받아 트레이스백을 진행하여 복호화된 데이터를 출력하는 트레이스백 진행부와, 상기 메인 제어부에서 입력된 모드 신호에 따라 상기 데이터 제어부를 통해 입력된 데이터를 상기 경로 메모리에 저장하기 위한 리드 어드레스를 생성하는 리드 어드레스 생성부 및, 상기 메인 제어부에서 입력된 모드 신호에 따라 상기 경로 메모리에 저장된 데이터를 읽어들이기 위한 라이트 어드레스를 생성하여 출력하는 라이트 어드레스 생성부를 포함하여 구성된 것을 특징으로 하는 비터비 디코더의 트레이스백 제어장치.
  3. 제2항에 있어서, 상기 트레이스백 진행부가 상기 경로 메모리로부터 리드된 데이터를 입력받아 상기 메인 제어부에서 입력된 모드 신호에 따라 상기 리드된 데이터의 최상위 비트 및 상기 최상위 비트의 위치를 출력하는 제1제어부와, 상기 제1제어부로부터 최상위 비트 및 상기 최상위 비트의 위치를 입력받는 한편, 상기 가산 비교 선택부로부터 프레임 스테이트를 입력받아 상기 메인 제어부에서 입력된 모드 신호에 따라 이전 스테이트를 생성하여 출력하는 스테이트 생성부 및, 상기 메인 제어부에서 입력된 모드 신호에 따라 상기 스테이트 생성부에서 입력된 스테이트중 1비트를 선택하여 복호화된 데이터로 출력하는 다중화기를 포함하여 구성된 것을 특징으로 하는 비터비 디코더의 트레이스백 제어장치.
  4. 제3항에 있어서, 상기 라이트 어드레스 생성부가 상기 메인 제어부에서 입력된 모드신호에 따라 스테이트값을 생성하여 출력하는 스테이트 카운터 및, 상기 스테이트 카운터에서 생성된 캐리 신호로 경로 길이값을 카운트하여 경로 길이값을 출력하는 경로 길이 카운터를 포함하여 구성된 것을 특징으로 하는 비터비 디코더의 트레이스백 제어장치.
  5. 제4항에 있어서, 상기 리드 어드레스 생성부가 상기 스테이트 생성부에 출력된 이전 스테이트를 입력받아 상기 메인 제어부에서 입력된 모드 신호에 따라 리드 어드레스의 하위 비트를 출력하는 제1리드 어드레스 생성부 및, 상기 경로 길이 카운터에서 경로 길이값을 입력받아 상기 메인 제어부에서 입력된 모드 신호에 따라 다운 카운팅하여 리드 어드레스의 상위 비트로 출력하는 제2리드 어드레스 생성부를 포함하여 구성된 것을 특징으로 하는 비터비 디코더의 트레이스백 제어장치.
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