JP2001313572A - Ｖｉｔｅｒｂｉデコーダにおけるパス・メトリックの記憶方法 - Google Patents
Ｖｉｔｅｒｂｉデコーダにおけるパス・メトリックの記憶方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000010586 diagram Methods 0.000 claims abstract description 33
- 230000006870 function Effects 0.000 claims description 16
- 230000007704 transition Effects 0.000 claims description 13
- 241000255777 Lepidoptera Species 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 6
- 230000001419 dependent effect Effects 0.000 description 4
- 238000013507 mapping Methods 0.000 description 4
- 238000007476 Maximum Likelihood Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 238000004422 calculation algorithm Methods 0.000 description 2
- 230000036962 time dependent Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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Abstract
(57)【要約】 （修正有）
【課題】パスメトリック記憶部サイズを減らし、書き込
み読出しの衝突を回避する記憶法。 【解決手段】Viterbiデコーダに対して、各バタフライ
構造対に対して、格子図における２つのバタフライ構造
の目的状態が、他の２つのバタフライ構造に対する開始
状態を同時に形成するように、対応する格子図のバタフ
ライ構造を対に結合することが提案される。バタフライ
構造対の２つのバタフライ構造の目的状態のパス・メト
リックを決定した後、他のバタフライ構造の開始状態を
同時に形成する、このバタフライ構造対のそれら２つの
目的状態のパス・メトリックが、共通のメモリワードの
形態でその都度記憶される。
み読出しの衝突を回避する記憶法。 【解決手段】Viterbiデコーダに対して、各バタフライ
構造対に対して、格子図における２つのバタフライ構造
の目的状態が、他の２つのバタフライ構造に対する開始
状態を同時に形成するように、対応する格子図のバタフ
ライ構造を対に結合することが提案される。バタフライ
構造対の２つのバタフライ構造の目的状態のパス・メト
リックを決定した後、他のバタフライ構造の開始状態を
同時に形成する、このバタフライ構造対のそれら２つの
目的状態のパス・メトリックが、共通のメモリワードの
形態でその都度記憶される。
Description
【０００１】本発明は、請求項１の前段部分に係る、Vi
terbiデコーダにおけるパス・メトリック（path metric
s）を記憶する方法に関する。前記方法は、特に、チャ
ンネル・コード化された移動式無線信号を復号するため
の移動式無線受信機におけるViterbiデコーダに使用す
ることができる。
terbiデコーダにおけるパス・メトリック（path metric
s）を記憶する方法に関する。前記方法は、特に、チャ
ンネル・コード化された移動式無線信号を復号するため
の移動式無線受信機におけるViterbiデコーダに使用す
ることができる。
【０００２】公知のデジタル移動式無線受信機の大部分
に、Viterbiデコーダが使用されている。Viterbiデコー
ダは、いわゆる最尤復号器であり、これは、チャンネル
・コード化された、特に畳み込み符号化された移動式無
線信号を復号するのに使用されるのが通常である。送信
機におけるチャンネル・コーディングの間、送信の信頼
性を高めるべく、送信されるべき信号に冗長な情報が付
加される。しかしながら、移動式無線信号の送信の間
に、当該信号にノイズが重畳する。従って、受信機の役
割は、生じ得る全ての送信シーケンスから、実際の送信
シーケンスに対する最尤度に一致する送信シーケンスを
検出するべく、受信シーケンスを使用することにある。
この役割は、Viterbiデコーダによって果たされる。
に、Viterbiデコーダが使用されている。Viterbiデコー
ダは、いわゆる最尤復号器であり、これは、チャンネル
・コード化された、特に畳み込み符号化された移動式無
線信号を復号するのに使用されるのが通常である。送信
機におけるチャンネル・コーディングの間、送信の信頼
性を高めるべく、送信されるべき信号に冗長な情報が付
加される。しかしながら、移動式無線信号の送信の間
に、当該信号にノイズが重畳する。従って、受信機の役
割は、生じ得る全ての送信シーケンスから、実際の送信
シーケンスに対する最尤度に一致する送信シーケンスを
検出するべく、受信シーケンスを使用することにある。
この役割は、Viterbiデコーダによって果たされる。
【０００３】チャンネル・コーディングの間に使用され
るコーディングの内容は、対応する格子図（trellis di
agram）によって説明することができる。いわゆるメト
リックを計算することにより、Viterbiデコーダは、該
デコーダのそれぞれの構成に依存して、最大の又は最小
のパス・メトリックを有する格子図のパスを決定する。
次に、この格子図のパスを使用して、復号されたシーケ
ンスが決定され、出力される。
るコーディングの内容は、対応する格子図（trellis di
agram）によって説明することができる。いわゆるメト
リックを計算することにより、Viterbiデコーダは、該
デコーダのそれぞれの構成に依存して、最大の又は最小
のパス・メトリックを有する格子図のパスを決定する。
次に、この格子図のパスを使用して、復号されたシーケ
ンスが決定され、出力される。
【０００４】以下に、Viterbiデコーディングの原理に
ついて、簡潔に且つ詳細に説明する。
ついて、簡潔に且つ詳細に説明する。
【０００５】図４は、一例として、瞬間ｔ〜ｔ＋３にお
いて、その都度４つの異なる状態を有する格子図を示し
ている。前記瞬間ｔ〜ｔ＋３は、例えば、「00」、「1
0」、「01」及び「11」のビット状態に相当する。各シ
ンボル・シーケンスは、格子図における対応するパスに
割り当てられている。この場合、パスは、一時的に連続
する２つの状態間における一連の枝からなる。この場
合、各枝は、一時的に連続する２つの状態間における状
態遷移を象徴する。前記一時的に連続する２つの状態
は、例えば、上位の枝が、バイナリ値「0」を有する受
信シンボルに相当する状態から先行し、下位の枝が、バ
イナリ値「1」を有する受信シンボルに相当する同じ状
態から後続する。枝メトリック（ＢＭ）λtが割り当て
られている、これらの状態遷移の各々は、送信シンボル
に相当する。枝メトリックλtは、以下のように定義さ
れる。 λt＝｜ｙ't−ｒt 2｜ ここで、ｒtは瞬間ｔにおける受信シンボルに相当し、
ｙ'tは瞬間ｔにおけるその関数として期待される送信シ
ンボルに相当する。
いて、その都度４つの異なる状態を有する格子図を示し
ている。前記瞬間ｔ〜ｔ＋３は、例えば、「00」、「1
0」、「01」及び「11」のビット状態に相当する。各シ
ンボル・シーケンスは、格子図における対応するパスに
割り当てられている。この場合、パスは、一時的に連続
する２つの状態間における一連の枝からなる。この場
合、各枝は、一時的に連続する２つの状態間における状
態遷移を象徴する。前記一時的に連続する２つの状態
は、例えば、上位の枝が、バイナリ値「0」を有する受
信シンボルに相当する状態から先行し、下位の枝が、バ
イナリ値「1」を有する受信シンボルに相当する同じ状
態から後続する。枝メトリック（ＢＭ）λtが割り当て
られている、これらの状態遷移の各々は、送信シンボル
に相当する。枝メトリックλtは、以下のように定義さ
れる。 λt＝｜ｙ't−ｒt 2｜ ここで、ｒtは瞬間ｔにおける受信シンボルに相当し、
ｙ'tは瞬間ｔにおけるその関数として期待される送信シ
ンボルに相当する。
【０００６】さらに、格子図を通じて瞬間又は時間ステ
ップｔまで、各パスにパス・メトリックγtが割り当て
られている。
ップｔまで、各パスにパス・メトリックγtが割り当て
られている。
【０００７】図４に示された格子図は、特に、いわゆる
「バタフライ」構造を有する格子図である。これは、格
子図の時間ステップｔ＋１が、先行する時間ステップｔ
の２つの状態にその都度割り当てられることを意味す
る。それらの枝は、その都度、時間ステップｔ＋１の最
初に述べた状態に通じ、その都度、異なる状態から後続
する枝の２つの枝メトリックは、同一である。したがっ
て、例えば、図４に示され、パス・メトリックγt (1)、
γt (3)、γt+1 (2)及びγt+1 (3)が割り当てられた状態
は、この種の「バタフライ」構造を形成する。パス・メ
トリックγt (1)を有する状態から、パス・メトリックγ
t+1 (2)を有する状態への枝に対する枝メトリックは、パ
ス・メトリックγt (3)を有する状態から、パス・メトリ
ックγt+1 (3)を有する状態への枝の枝メトリックλt (3)
に相当する。一方、パス・メトリックγt (1)を有する状
態から、パス・メトリックγt+1 (3)を有する状態への枝
の枝メトリックは、パス・メトリックγt (3)を有する状
態から、パス・メトリックγt+ 1 (2)を有する状態への枝
の枝メトリックλt (1)に相当する。この場合、γt (s)は
通常、時間ステップｔにおける状態ｓに割り当てられた
パス・メトリックを示す一方、λt (s)は瞬間ｔにおける
信号ｓに相当する状態遷移の枝メトリックを示す。
「バタフライ」構造を有する格子図である。これは、格
子図の時間ステップｔ＋１が、先行する時間ステップｔ
の２つの状態にその都度割り当てられることを意味す
る。それらの枝は、その都度、時間ステップｔ＋１の最
初に述べた状態に通じ、その都度、異なる状態から後続
する枝の２つの枝メトリックは、同一である。したがっ
て、例えば、図４に示され、パス・メトリックγt (1)、
γt (3)、γt+1 (2)及びγt+1 (3)が割り当てられた状態
は、この種の「バタフライ」構造を形成する。パス・メ
トリックγt (1)を有する状態から、パス・メトリックγ
t+1 (2)を有する状態への枝に対する枝メトリックは、パ
ス・メトリックγt (3)を有する状態から、パス・メトリ
ックγt+1 (3)を有する状態への枝の枝メトリックλt (3)
に相当する。一方、パス・メトリックγt (1)を有する状
態から、パス・メトリックγt+1 (3)を有する状態への枝
の枝メトリックは、パス・メトリックγt (3)を有する状
態から、パス・メトリックγt+ 1 (2)を有する状態への枝
の枝メトリックλt (1)に相当する。この場合、γt (s)は
通常、時間ステップｔにおける状態ｓに割り当てられた
パス・メトリックを示す一方、λt (s)は瞬間ｔにおける
信号ｓに相当する状態遷移の枝メトリックを示す。
【０００８】Viterbiデコーダは、次に、最良のパス・
メトリックを有するパスを決定するべく、格子図に相当
するアルゴリズムを使用しなければならない。一般に、
これは、定義からして、最小のパス・メトリックを有す
るパスである。
メトリックを有するパスを決定するべく、格子図に相当
するアルゴリズムを使用しなければならない。一般に、
これは、定義からして、最小のパス・メトリックを有す
るパスである。
【０００９】特定の状態に通じるパスの各パス・メトリ
ックは、一時的に先行する状態のパス・メトリックと、
この先行する状態から特定の状態に通じる枝の枝メトリ
ックとからなる。この結果は、格子図の生じ得るパス及
びパス・メトリックの全てが必ずしも決定され、評価さ
れる必要がないということである。その代わりに、格子
図の各状態及び各時間ステップに対して、その都度、そ
の瞬間までに最も良好なパス・メトリックを有するパス
が決定される。「生存パス」として示される前記パス及
びそのパス・メトリックは、記憶される必要がある。こ
の状態に通じる他の全てのパスは、無視することができ
る。従って、各時間ステップの間、異なる状態の数に相
当する、多くのこのような生存パスが存在する。
ックは、一時的に先行する状態のパス・メトリックと、
この先行する状態から特定の状態に通じる枝の枝メトリ
ックとからなる。この結果は、格子図の生じ得るパス及
びパス・メトリックの全てが必ずしも決定され、評価さ
れる必要がないということである。その代わりに、格子
図の各状態及び各時間ステップに対して、その都度、そ
の瞬間までに最も良好なパス・メトリックを有するパス
が決定される。「生存パス」として示される前記パス及
びそのパス・メトリックは、記憶される必要がある。こ
の状態に通じる他の全てのパスは、無視することができ
る。従って、各時間ステップの間、異なる状態の数に相
当する、多くのこのような生存パスが存在する。
【００１０】上述した説明により、パス・メトリックγ
t+1 (s)の計算が、枝を介して状態ｓに接続されている先
行する時間ステップｔのパス・メトリックに依存するこ
とは明らかである。従って、パス・メトリックの計算
は、Viterbiデコーダにおける所謂「アッド・コンペア
・セレクト」ユニット（ＡＣＳユニット）によって実行
される再帰アルゴリズムによって実現可能である。
t+1 (s)の計算が、枝を介して状態ｓに接続されている先
行する時間ステップｔのパス・メトリックに依存するこ
とは明らかである。従って、パス・メトリックの計算
は、Viterbiデコーダにおける所謂「アッド・コンペア
・セレクト」ユニット（ＡＣＳユニット）によって実行
される再帰アルゴリズムによって実現可能である。
【００１１】図５は、Viterbiデコーダの典型的な構成
を示す。
を示す。
【００１２】メモリ又はレジスタ３を有するＡＣＳユニ
ット２に加え、枝メトリック・ユニット１及び生存メモ
リユニット４が設けられている。枝メトリック・ユニッ
トの役割は、受信シンボルと、格子図において対応する
状態を生じさせるシンボルとの差異の尺度である枝メト
リックλt (s)を計算することである。枝メトリック・ユ
ニット１によって計算される枝メトリックは、最適なパ
ス（生存パス）を決定するために、ＡＣＳユニット２に
供給される。また、生存メモリユニット４は、これらの
生存パスを記憶する。これにより、最終的なデコーディ
ングは、最良のパス・メトリックを有する生存パスを使
用することにより実行され得る。このパスに割り当てら
れたシンボルシーケンスは、実際に送信されるシーケン
スに対する最尤度に一致する。
ット２に加え、枝メトリック・ユニット１及び生存メモ
リユニット４が設けられている。枝メトリック・ユニッ
トの役割は、受信シンボルと、格子図において対応する
状態を生じさせるシンボルとの差異の尺度である枝メト
リックλt (s)を計算することである。枝メトリック・ユ
ニット１によって計算される枝メトリックは、最適なパ
ス（生存パス）を決定するために、ＡＣＳユニット２に
供給される。また、生存メモリユニット４は、これらの
生存パスを記憶する。これにより、最終的なデコーディ
ングは、最良のパス・メトリックを有する生存パスを使
用することにより実行され得る。このパスに割り当てら
れたシンボルシーケンスは、実際に送信されるシーケン
スに対する最尤度に一致する。
【００１３】ＡＣＳユニット２は、複数のプロセッサ・
エレメントを備え、一般的に、格子図の各状態が、個々
のプロセッサ・エレメントによって評価される。個々の
プロセッサ・エレメントの役割は、格子図の状態に通じ
る２つの互いに競合するパス（いわゆる「競合パス」）
から、最良の、すなわち最小のパス・メトリックを有す
るパスを選択することにある。この状態に通じる生存パ
スとして記憶される値及びそのパス・メトリックが次に
更新される。
エレメントを備え、一般的に、格子図の各状態が、個々
のプロセッサ・エレメントによって評価される。個々の
プロセッサ・エレメントの役割は、格子図の状態に通じ
る２つの互いに競合するパス（いわゆる「競合パス」）
から、最良の、すなわち最小のパス・メトリックを有す
るパスを選択することにある。この状態に通じる生存パ
スとして記憶される値及びそのパス・メトリックが次に
更新される。
【００１４】図４に示す格子図から明らかなように、瞬
間ｔ＋１における各状態ｓは、上位の枝及び下位の枝を
介して、対応する先行状態に接続されている。結果的
に、この状態ｓに相当する生存パスを決定するべく、上
位の枝を介して状態ｓに通じるパスのパス・メトリック
は、下位の枝を介して状態ｓに通じるパスのパス・メト
リックと比較されなければならない。すなわち、各プロ
セッサ・エレメントの役割は、パス・メトリックγt+1
(s)を有する生存パスを決定するべく、パス・メトリッ
クγt (u)を有する先行する「上位の」状態、及び枝メト
リックλt (u)を有する「上位の」枝を介して通じ、その
パス・メトリックがγt (u)＋λt (u)の和に相当するパス
と、パス・メトリックγt (l)を有する「下位の」状態、
及び枝メトリックλt (l)を有する「下位の」枝を介して
通じ、そのパス・メトリックがγt (l)＋λt (l)の和に相
当するパスとのいずれかを選択することにある。
間ｔ＋１における各状態ｓは、上位の枝及び下位の枝を
介して、対応する先行状態に接続されている。結果的
に、この状態ｓに相当する生存パスを決定するべく、上
位の枝を介して状態ｓに通じるパスのパス・メトリック
は、下位の枝を介して状態ｓに通じるパスのパス・メト
リックと比較されなければならない。すなわち、各プロ
セッサ・エレメントの役割は、パス・メトリックγt+1
(s)を有する生存パスを決定するべく、パス・メトリッ
クγt (u)を有する先行する「上位の」状態、及び枝メト
リックλt (u)を有する「上位の」枝を介して通じ、その
パス・メトリックがγt (u)＋λt (u)の和に相当するパス
と、パス・メトリックγt (l)を有する「下位の」状態、
及び枝メトリックλt (l)を有する「下位の」枝を介して
通じ、そのパス・メトリックがγt (l)＋λt (l)の和に相
当するパスとのいずれかを選択することにある。
【００１５】時間ステップｔにおける状態ｓに対して計
算される各結果γt (s)は、一時的に後続する状態に対す
るパス・メトリックの計算の基礎になる。これには、図
５に示すメモリ３を介するＡＣＳユニット２のフィード
バックが必要である。計算されたパス・メトリックは、
メモリ３にバッファされる。
算される各結果γt (s)は、一時的に後続する状態に対す
るパス・メトリックの計算の基礎になる。これには、図
５に示すメモリ３を介するＡＣＳユニット２のフィード
バックが必要である。計算されたパス・メトリックは、
メモリ３にバッファされる。
【００１６】メモリ３の構成は、各格子図の構成に従っ
て構築されなければならない。各シンボル周期の間、格
子図の状態の数に相当する多くのパス・メトリックが、
メモリ３から読み出され、メモリ３に書き込まれる必要
がある。格子図の各バタフライに対して、２つの状態が
同時に処理されるため、２つの開始パス・メトリックが
メモリ３から読み出され、そこから計算される２つのパ
ス・メトリックがメモリ３に書き込まれる必要がある。
て構築されなければならない。各シンボル周期の間、格
子図の状態の数に相当する多くのパス・メトリックが、
メモリ３から読み出され、メモリ３に書き込まれる必要
がある。格子図の各バタフライに対して、２つの状態が
同時に処理されるため、２つの開始パス・メトリックが
メモリ３から読み出され、そこから計算される２つのパ
ス・メトリックがメモリ３に書き込まれる必要がある。
【００１７】しかしながら、これは、パス・メトリック
が読み出される前に上書きされてはならないという問題
を引き起こす。
が読み出される前に上書きされてはならないという問題
を引き起こす。
【００１８】これをより明確にするべく、図６は、８つ
の状態を有する更なる格子図を示す。前記格子図は、既
に述べたバタフライ構造を有する。例示のバタフライ
は、破線で示されており、開始の状態Ｓt番号１及び５
と、目的の状態Ｓt+1番号２及び３とを備えている。結
果的に、目的の状態番号２及び３のパス・メトリックの
計算のためには、開始の状態番号１及び５のパス・メト
リックが最初に読み出されなければならない。
の状態を有する更なる格子図を示す。前記格子図は、既
に述べたバタフライ構造を有する。例示のバタフライ
は、破線で示されており、開始の状態Ｓt番号１及び５
と、目的の状態Ｓt+1番号２及び３とを備えている。結
果的に、目的の状態番号２及び３のパス・メトリックの
計算のためには、開始の状態番号１及び５のパス・メト
リックが最初に読み出されなければならない。
【００１９】読み出し操作及び書き込み操作の間のこの
競合する状況は、文献において「ピンポン」の実行とし
ても知られているメモリ３の構成につながった。メモリ
３は、２つのメモリバンクに細分され、一方は専ら読み
出し操作に、他方は専ら書き込み操作に提供される。
競合する状況は、文献において「ピンポン」の実行とし
ても知られているメモリ３の構成につながった。メモリ
３は、２つのメモリバンクに細分され、一方は専ら読み
出し操作に、他方は専ら書き込み操作に提供される。
【００２０】この技術を用いることにより、好ましくな
い衝突を確実に回避することができるものの、それでも
なおメモリ３は、両方のメモリバンクの各々が全ての状
態Ｓ t及びＳt+1のパス・メトリックを記憶し得る必要が
あるため、本質的に必要なサイズの２倍のサイズを有し
なければならない。
い衝突を確実に回避することができるものの、それでも
なおメモリ３は、両方のメモリバンクの各々が全ての状
態Ｓ t及びＳt+1のパス・メトリックを記憶し得る必要が
あるため、本質的に必要なサイズの２倍のサイズを有し
なければならない。
【００２１】パス・メトリックの記憶に関連した更なる
問題は、パス・メトリックのメモリ上へのマッピング、
すなわち、個々のパス・メトリックの異なるメモリアド
レスへの割り当てである。従来技術によれば、読み書き
操作の間の衝突を確実に回避するべく、このマッピング
は、異なるメモリ領域がパス・メトリックの読み書き操
作に使用されるように選択されなければならない。
問題は、パス・メトリックのメモリ上へのマッピング、
すなわち、個々のパス・メトリックの異なるメモリアド
レスへの割り当てである。従来技術によれば、読み書き
操作の間の衝突を確実に回避するべく、このマッピング
は、異なるメモリ領域がパス・メトリックの読み書き操
作に使用されるように選択されなければならない。
【００２２】本発明は、より低いメモリの必要条件で実
現することができ、書き込み／読み出しの衝突を確実に
回避する、Viterbiデコーダにおけるパス・メトリック
を記憶する方法を提案するという目的に基づくものであ
る。
現することができ、書き込み／読み出しの衝突を確実に
回避する、Viterbiデコーダにおけるパス・メトリック
を記憶する方法を提案するという目的に基づくものであ
る。
【００２３】この目的は、本発明に係る請求項１の特徴
を有する方法によって達成される。従属項は、本発明の
有利で好適な実施形態を特徴づけるものである。
を有する方法によって達成される。従属項は、本発明の
有利で好適な実施形態を特徴づけるものである。
【００２４】本発明を用いることにより、Viterbiデコ
ーダにおけるパス・メトリックを記憶する方法が提供さ
れる。該方法は、時間可変の格子図の原理に基づくもの
であり、バタフライ構造及び対応するＡＣＳユニットを
有する格子図に特に好適である。
ーダにおけるパス・メトリックを記憶する方法が提供さ
れる。該方法は、時間可変の格子図の原理に基づくもの
であり、バタフライ構造及び対応するＡＣＳユニットを
有する格子図に特に好適である。
【００２５】本発明に係る方法は、たった一つのメモリ
しか必要とせず、パス・メトリックが同じメモリ領域か
ら読み出され、記憶されることを可能にする。すなわ
ち、２つの開始パス・メトリックに基づき計算される、
対応する目的状態のパス・メトリックは、予め２つの開
始パス・メトリックが読み出された同じメモリアドレス
下に記憶される。メモリのサイズは、格子のそれぞれ選
択された平行度（parallelism）の程度に依存せず、単
に異なる格子状態の数の結果（product）及びメモリワ
ード当たりのビット数に相当する必要があるに過ぎな
い。特に、複数のプロセッサ・エレメントに対するパス
・メトリックが結合された形態で記憶されるように意図
されている場合であっても、たった一つのメモリしか必
要でない。
しか必要とせず、パス・メトリックが同じメモリ領域か
ら読み出され、記憶されることを可能にする。すなわ
ち、２つの開始パス・メトリックに基づき計算される、
対応する目的状態のパス・メトリックは、予め２つの開
始パス・メトリックが読み出された同じメモリアドレス
下に記憶される。メモリのサイズは、格子のそれぞれ選
択された平行度（parallelism）の程度に依存せず、単
に異なる格子状態の数の結果（product）及びメモリワ
ード当たりのビット数に相当する必要があるに過ぎな
い。特に、複数のプロセッサ・エレメントに対するパス
・メトリックが結合された形態で記憶されるように意図
されている場合であっても、たった一つのメモリしか必
要でない。
【００２６】書き込み／読み出しの衝突は、確実に回避
される。
される。
【００２７】本発明は、２つのパス・メトリックに対し
て、たった一つのメモリアドレスしか必要としないた
め、Viterbiデコーディングに使用されるチップについ
て、最小量の領域及び消費電力しか必要としない。本発
明は、例えば、ＳＤＳＬのようなフィードフォワード・
コード及びフィードバック・コードの双方に好適であ
り、プログラム可能なViterbiデコーダの使用を可能に
し、対応するパス・メトリックが各バタフライに対して
単純な方法でプログラムされることが可能になる。
て、たった一つのメモリアドレスしか必要としないた
め、Viterbiデコーディングに使用されるチップについ
て、最小量の領域及び消費電力しか必要としない。本発
明は、例えば、ＳＤＳＬのようなフィードフォワード・
コード及びフィードバック・コードの双方に好適であ
り、プログラム可能なViterbiデコーダの使用を可能に
し、対応するパス・メトリックが各バタフライに対して
単純な方法でプログラムされることが可能になる。
【００２８】本発明について、添付した図面を参照した
好適な例示の実施形態を使用し、以下により詳細に説明
する。
好適な例示の実施形態を使用し、以下により詳細に説明
する。
【００２９】本発明の詳細を特に議論する前に、本発明
を説明するために後に使用する専門用語について以下に
簡単に示す。
を説明するために後に使用する専門用語について以下に
簡単に示す。
【００３０】格子コーダがＭtメモリワードの合計メモ
リサイズを有すると仮定すれば、ＮT S＝２MTを有する格
子コードが得られる。ここで、ＮTSは、対応する格子図
における異なる状態の数を示す。コードレート１／２を
有するフィードフォワード・コードのインパルス応答の
長さは、ＭT＋１である。格子図における状態遷移は、
前述したように、各コード化されたビットＢに依存し、
瞬間ｔ＋１における状態Ｓt+1は、以下の関係に従い、
先行する状態Ｓtに起因して生じる。
リサイズを有すると仮定すれば、ＮT S＝２MTを有する格
子コードが得られる。ここで、ＮTSは、対応する格子図
における異なる状態の数を示す。コードレート１／２を
有するフィードフォワード・コードのインパルス応答の
長さは、ＭT＋１である。格子図における状態遷移は、
前述したように、各コード化されたビットＢに依存し、
瞬間ｔ＋１における状態Ｓt+1は、以下の関係に従い、
先行する状態Ｓtに起因して生じる。
【００３１】Ｓ(t)＝（２・Ｓl）ｍｏｄ（ＮTS＋Ｂ）
【００３２】格子図が、既に述べ、図６に一例として示
したバタフライ構造を有する場合、各バタフライには２
つの開始状態及び２つの目的状態が割り当てられる。そ
の都度格子の幾何を参照することにより、インデックス
（ｕ）（「上位」に対して）によって示される上位の状
態と、インデックス（ｌ）（「下位」に対して）によっ
て示される下位の状態とを区別することが可能である。
図６に破線で示したバタフライの場合、例えば、Ｓt (u)
＝１、Ｓt (l)＝５、Ｓt+1 (u)＝２及びＳt+1 (l)＝３が当
てはまる。ここで、Ｓt (u)及びＳt (l)は対応するバタフ
ライの開始状態を示し、Ｓt+1 (u)及びＳt+1 (l)は目的状
態を示す。
したバタフライ構造を有する場合、各バタフライには２
つの開始状態及び２つの目的状態が割り当てられる。そ
の都度格子の幾何を参照することにより、インデックス
（ｕ）（「上位」に対して）によって示される上位の状
態と、インデックス（ｌ）（「下位」に対して）によっ
て示される下位の状態とを区別することが可能である。
図６に破線で示したバタフライの場合、例えば、Ｓt (u)
＝１、Ｓt (l)＝５、Ｓt+1 (u)＝２及びＳt+1 (l)＝３が当
てはまる。ここで、Ｓt (u)及びＳt (l)は対応するバタフ
ライの開始状態を示し、Ｓt+1 (u)及びＳt+1 (l)は目的状
態を示す。
【００３３】図６から推測できるように、バタフライの
下位の開始状態Ｓt (l)及び目的状態Ｓt+1 (u)及びＳt+1
(l)は、上位の開始状態Ｓt (u)に依存し、以下の関係が
当てはまる。
下位の開始状態Ｓt (l)及び目的状態Ｓt+1 (u)及びＳt+1
(l)は、上位の開始状態Ｓt (u)に依存し、以下の関係が
当てはまる。
【００３４】０≦Ｓt (u)≦ＮTS／２−１
【００３５】Ｓl (l)＝Ｓl (u)＋ＮTS／２
【００３６】 Ｓ(t) (u)＝（２・Ｓl (u)）ｍｏｄ（ＮTS＋０）
【００３７】Ｓt+1 (l)＝（２・Ｓl (u)）ｍｏｄ（ＮTS＋
１）＝（２・Ｓl (l)）ｍｏｄ（ＮTS＋１）
１）＝（２・Ｓl (l)）ｍｏｄ（ＮTS＋１）
【００３８】ＮTS＝８及びＳt (u)＝１として上記式を評
価すれば、図６における破線で示したバタフライに対し
て、正しい値Ｓt (l)＝５、Ｓt+1 (u)＝２及びＳt+1 (l)＝
３が結果として得られる。
価すれば、図６における破線で示したバタフライに対し
て、正しい値Ｓt (l)＝５、Ｓt+1 (u)＝２及びＳt+1 (l)＝
３が結果として得られる。
【００３９】本発明は、目的状態に対して計算されるバ
タフライのパス・メトリックを、同じメモリアドレス下
で記憶するという思想に基づくものである。前記メモリ
アドレスからは、対応する開始パス・メトリックが読み
出され、それによって、メモリ３におけるパス・メトリ
ックの好ましくない上書きを回避することが可能にな
る。この尺度は、格子構造の時間に依存する変動をもた
らし、結果として生じる格子表現もまた「時間変動格
子」（ＴＶＴ）として表すことができる。
タフライのパス・メトリックを、同じメモリアドレス下
で記憶するという思想に基づくものである。前記メモリ
アドレスからは、対応する開始パス・メトリックが読み
出され、それによって、メモリ３におけるパス・メトリ
ックの好ましくない上書きを回避することが可能にな
る。この尺度は、格子構造の時間に依存する変動をもた
らし、結果として生じる格子表現もまた「時間変動格
子」（ＴＶＴ）として表すことができる。
【００４０】図６に示す格子構造のＴＶＴは、図３に示
されている。図３から明らかなように、個々のバタフラ
イの状態遷移は図６に示す状態遷移に相当するにもかか
わらず、各時間ステップ又は各反復につれて、状態のシ
ーケンスは、以下のように並べ替えられる。つまり、バ
タフライの各目的状態が、水平の枝によって、同じバタ
フライの対応する開始状態に接続されるように並べ替え
られる。図３において、個々の反復に対して、２つのバ
タフライがそれぞれ点線及び一点鎖線によって示されて
いる。前記バタフライは、それぞれ、開始状態番号２及
び番号６、並びに番号３及び番号７と、それぞれ、目的
状態番号４及び番号５、並びに番号６及び番号７とを備
えている。従って、時間に依存する格子構造の並べ替え
の原理は、特にこれらのバタフライを使用することによ
り理解され得る。
されている。図３から明らかなように、個々のバタフラ
イの状態遷移は図６に示す状態遷移に相当するにもかか
わらず、各時間ステップ又は各反復につれて、状態のシ
ーケンスは、以下のように並べ替えられる。つまり、バ
タフライの各目的状態が、水平の枝によって、同じバタ
フライの対応する開始状態に接続されるように並べ替え
られる。図３において、個々の反復に対して、２つのバ
タフライがそれぞれ点線及び一点鎖線によって示されて
いる。前記バタフライは、それぞれ、開始状態番号２及
び番号６、並びに番号３及び番号７と、それぞれ、目的
状態番号４及び番号５、並びに番号６及び番号７とを備
えている。従って、時間に依存する格子構造の並べ替え
の原理は、特にこれらのバタフライを使用することによ
り理解され得る。
【００４１】図３に示す格子の各線は、メモリ３のメモ
リアドレスに相当するため、例えば、状態番号２、番号
４、番号１及び番号２に対するパス・メトリックは、連
続して一つの且つ同一のメモリアドレス（図３に示す格
子図における第３の線）に書き込まれる。Ｍtの反復の
後（図示の例では、Ｍt＝３の反復の後）、元の状態シ
ーケンスが再び得られる。
リアドレスに相当するため、例えば、状態番号２、番号
４、番号１及び番号２に対するパス・メトリックは、連
続して一つの且つ同一のメモリアドレス（図３に示す格
子図における第３の線）に書き込まれる。Ｍtの反復の
後（図示の例では、Ｍt＝３の反復の後）、元の状態シ
ーケンスが再び得られる。
【００４２】前述したＴＶＴのアプローチは、メモリ３
におけるパス・メトリックの好ましくない上書きを防止
する。しかしながら、バタフライ構造に基づくパス・メ
トリックの計算をＡＣＳユニット２によって可能にする
べく、２つのパス・メトリックを同時に読み書きしなけ
ればならず、メモリも同様に細分しなければならないと
いう問題が残っている。しかしながら、ＴＶＴアプロー
チにとって、これは実行できないことを示すことができ
る。
におけるパス・メトリックの好ましくない上書きを防止
する。しかしながら、バタフライ構造に基づくパス・メ
トリックの計算をＡＣＳユニット２によって可能にする
べく、２つのパス・メトリックを同時に読み書きしなけ
ればならず、メモリも同様に細分しなければならないと
いう問題が残っている。しかしながら、ＴＶＴアプロー
チにとって、これは実行できないことを示すことができ
る。
【００４３】従って、バタフライ構造を十分に機能させ
るアプローチを与えるには、ＴＶＴアプローチを更に開
発しなければならない。前記バタフライ構造を十分に機
能させるアプローチは、以下に図１及び図２を参照して
説明するように、「バタフライ指向時間可変格子（butt
erfly oriented time varying trellis）」（ＢＦＴＶ
Ｔ）として表すことができる。
るアプローチを与えるには、ＴＶＴアプローチを更に開
発しなければならない。前記バタフライ構造を十分に機
能させるアプローチは、以下に図１及び図２を参照して
説明するように、「バタフライ指向時間可変格子（butt
erfly oriented time varying trellis）」（ＢＦＴＶ
Ｔ）として表すことができる。
【００４４】前述したＴＶＴアプローチに本質的に関連
した問題は、ＡＣＳユニット２によって計算される、バ
タフライの目的状態のパス・メトリックが、更なるバタ
フライに対する開始パス・メトリックを同時に構成しな
いということである。これらの事実を明確にするため、
バタフライの開始及び目的パス・メトリック対は、それ
ぞれ以下の形式［Ｓt (u)、Ｓt (l)］及び［Ｓt+1 (u)、Ｓ
t+1 (l)］で表される。結果的に、図３に示す格子の個々
のバタフライに対して（反復１）、以下の状態遷移に帰
着する。
した問題は、ＡＣＳユニット２によって計算される、バ
タフライの目的状態のパス・メトリックが、更なるバタ
フライに対する開始パス・メトリックを同時に構成しな
いということである。これらの事実を明確にするため、
バタフライの開始及び目的パス・メトリック対は、それ
ぞれ以下の形式［Ｓt (u)、Ｓt (l)］及び［Ｓt+1 (u)、Ｓ
t+1 (l)］で表される。結果的に、図３に示す格子の個々
のバタフライに対して（反復１）、以下の状態遷移に帰
着する。
【００４５】 ［０、４］→［０、１］ ［１、５］→［２、３］ ［２、６］→［４、５］ ［３、７］→［６、７］
【００４６】例えば、開始状態［０、４］を有するバタ
フライの目的状態［０、１］は、反復２の共通のバタフ
ライに対する開始状態を同時に構成しないことは明らか
である。従って、各バタフライの開始及び目的パス・メ
トリックを共通のメモリワードの形態で記憶することは
意味をなさない。
フライの目的状態［０、１］は、反復２の共通のバタフ
ライに対する開始状態を同時に構成しないことは明らか
である。従って、各バタフライの開始及び目的パス・メ
トリックを共通のメモリワードの形態で記憶することは
意味をなさない。
【００４７】しかしながら、一方、例えば、開始状態
［０、４］及び［２、６］を有する２つのバタフライの
目的状態［０、１］及び［４、５］は、開始状態［０、
４］及び［１、５］を有する格子図における後続するバ
タフライに対して、開始状態として同時に利用し得ると
いうことが明らかである。目的状態に対して決定される
パス・メトリックが同様に並び替えられた場合、バタフ
ライ対の目的状態のパス・メトリックが他の２つのバタ
フライに対する開始パス・メトリックとして同時に利用
できるように、全ての２MT-1バタフライは対に結合する
ことができるということが理解できる。
［０、４］及び［２、６］を有する２つのバタフライの
目的状態［０、１］及び［４、５］は、開始状態［０、
４］及び［１、５］を有する格子図における後続するバ
タフライに対して、開始状態として同時に利用し得ると
いうことが明らかである。目的状態に対して決定される
パス・メトリックが同様に並び替えられた場合、バタフ
ライ対の目的状態のパス・メトリックが他の２つのバタ
フライに対する開始パス・メトリックとして同時に利用
できるように、全ての２MT-1バタフライは対に結合する
ことができるということが理解できる。
【００４８】このアプローチを図１に示す。メモリ３の
各メモリワードのワード幅は、従来技術と比較して２倍
であるため、メモリワード当たり少なくとも２つのパス
・メトリックの対において、２つのバタフライの目的状
態の結果又はパス・メトリックを記憶することが可能に
なる。特に、メモリのサイズは、使用するプロセッサ・
エレメントの数に依存せず、単に書き込み／読み出し操
作の数が変化するのみである。
各メモリワードのワード幅は、従来技術と比較して２倍
であるため、メモリワード当たり少なくとも２つのパス
・メトリックの対において、２つのバタフライの目的状
態の結果又はパス・メトリックを記憶することが可能に
なる。特に、メモリのサイズは、使用するプロセッサ・
エレメントの数に依存せず、単に書き込み／読み出し操
作の数が変化するのみである。
【００４９】図１において、各円は、Ｓ(u)／Ｓ(l)の形
式における対応するバタフライの２つの開始状態又はそ
の開始パス・メトリックに相当する。個々のバタフライ
を対に結合することにより、図１に示す上位のバタフラ
イ格子構造が生成される。図１に示す格子は、対に結合
された元のバタフライの目的状態のパス・メトリック
が、後続するバタフライに対する開始パス・メトリック
として使用できることを意味する。このように、図１
は、例えば、破線によって示された上位のバタフライ
が、前述したように、開始状態［０、４］及び［２、
６］、並びに目的状態［０、１］及び［４、５］をそれ
ぞれ有する元のバタフライを結合し、結果として得られ
る目的状態を［０、４］及び［１、５］の対に並び替え
ることを示している。これにより、これらの並び替えら
れた目的状態の対は、後続するバタフライに対する開始
状態として同時に機能し得る（図６のバタフライ構造を
参照すれば、開始状態［０、４］及び［１、５］がそれ
ぞれバタフライに割り当てられていることが明らかであ
る）。
式における対応するバタフライの２つの開始状態又はそ
の開始パス・メトリックに相当する。個々のバタフライ
を対に結合することにより、図１に示す上位のバタフラ
イ格子構造が生成される。図１に示す格子は、対に結合
された元のバタフライの目的状態のパス・メトリック
が、後続するバタフライに対する開始パス・メトリック
として使用できることを意味する。このように、図１
は、例えば、破線によって示された上位のバタフライ
が、前述したように、開始状態［０、４］及び［２、
６］、並びに目的状態［０、１］及び［４、５］をそれ
ぞれ有する元のバタフライを結合し、結果として得られ
る目的状態を［０、４］及び［１、５］の対に並び替え
ることを示している。これにより、これらの並び替えら
れた目的状態の対は、後続するバタフライに対する開始
状態として同時に機能し得る（図６のバタフライ構造を
参照すれば、開始状態［０、４］及び［１、５］がそれ
ぞれバタフライに割り当てられていることが明らかであ
る）。
【００５０】さらに、このようにして得られた上位の格
子構造は、ＴＶＴ構造の形式である図３に類似した構成
である。結果的に、図１に示す格子の各線は、メモリ３
のメモリアドレスに相当する。従って、例えば、図示さ
れた格子の第２の線に関し、状態対［１、５］、［２、
６］及び再び［１、５］のパス・メトリックが、一つで
且つ同じメモリアドレス下に連続して記憶される。
子構造は、ＴＶＴ構造の形式である図３に類似した構成
である。結果的に、図１に示す格子の各線は、メモリ３
のメモリアドレスに相当する。従って、例えば、図示さ
れた格子の第２の線に関し、状態対［１、５］、［２、
６］及び再び［１、５］のパス・メトリックが、一つで
且つ同じメモリアドレス下に連続して記憶される。
【００５１】図１から推測できるように、格子の寸法
は、個々のバタフライを二つ一組にした組み合わせによ
り、図３と比較して２MT-1状態に削減される。従って、
元の状態シーケンスが回復する前に必要な反復の数もま
た同様に、図３と比較して値１に削減される。この結
果、メモリ３に対するアドレス・ジェネレーションに関
するアドレッシングの複雑さもまた同様に削減される。
は、個々のバタフライを二つ一組にした組み合わせによ
り、図３と比較して２MT-1状態に削減される。従って、
元の状態シーケンスが回復する前に必要な反復の数もま
た同様に、図３と比較して値１に削減される。この結
果、メモリ３に対するアドレス・ジェネレーションに関
するアドレッシングの複雑さもまた同様に削減される。
【００５２】バタフライの全ての状態は、当該バタフラ
イの上位の開始状態Ｓ(u)から引き出され得ることを前
述した。図１に示すパス・メトリック対に対する各好適
なメモリアドレスは、カウンタを使用することにより、
このように比較的簡単な方法で決定することができる。
この場合、前記カウンタの読み値Ｃは、［０...ＮTS／
２−１］の間で変化し、関数ｆS(u)（Ｃ）を用い、それ
に依存する方法で、瞬間的なカウンタ読み値Ｃにそれぞ
れ相当するバタフライ対の上位の状態Ｓ(u)が決定され
る。次に、アドレッシング関数ｆaddr（Ｓ(u)、Ｉ）を
用い、決定された上位の状態Ｓ(u)及び現在の各反復番
号Ｉに依存する方法で、好適なメモリアドレスが決定さ
れる。複数のプロセッサ・エレメントのパス・メトリッ
クが結合される場合、カウンタのカウンタ読み値は、
イの上位の開始状態Ｓ(u)から引き出され得ることを前
述した。図１に示すパス・メトリック対に対する各好適
なメモリアドレスは、カウンタを使用することにより、
このように比較的簡単な方法で決定することができる。
この場合、前記カウンタの読み値Ｃは、［０...ＮTS／
２−１］の間で変化し、関数ｆS(u)（Ｃ）を用い、それ
に依存する方法で、瞬間的なカウンタ読み値Ｃにそれぞ
れ相当するバタフライ対の上位の状態Ｓ(u)が決定され
る。次に、アドレッシング関数ｆaddr（Ｓ(u)、Ｉ）を
用い、決定された上位の状態Ｓ(u)及び現在の各反復番
号Ｉに依存する方法で、好適なメモリアドレスが決定さ
れる。複数のプロセッサ・エレメントのパス・メトリッ
クが結合される場合、カウンタのカウンタ読み値は、
【式１】 の間で変化しなければならない。ここで、ＮPEはプロセ
ッサ・エレメントの数に相当し、ｌｄ（Ｘ）は式ｌｏｇ
2（Ｘ）に相当する。
ッサ・エレメントの数に相当し、ｌｄ（Ｘ）は式ｌｏｇ
2（Ｘ）に相当する。
【００５３】関数関数ｆS(u)（Ｃ）は非線形である。こ
の関数は、図２に示すように、単純なビット・マッピン
グの形態で実現可能である。図２において、ＭＳＢは最
も重要なビットを示し、ＬＳＢは最も重要でないビット
を示す。
の関数は、図２に示すように、単純なビット・マッピン
グの形態で実現可能である。図２において、ＭＳＢは最
も重要なビットを示し、ＬＳＢは最も重要でないビット
を示す。
【００５４】アドレッシング関数ｆaddr（Ｓ(u)、Ｉ）
は、フィードフォワード格子コーダの特性に基づき、以
下の関係によって説明することができる。
は、フィードフォワード格子コーダの特性に基づき、以
下の関係によって説明することができる。
【式２】 この場合、ＡＤＤＲは、各パス・メトリック対に対する
Ｓ(u)、Ｍt及びＩの関数として決定されるメモリアドレ
スを示し、ここにＩε［０...Ｍt−１］である。このア
ドレッシング関数は、生じ得るオーバフローを考慮に入
れることなく、単に表された第１及び第２の期間の（Ｍ
T-1）ビットに相当するに過ぎないため、容易に実施す
ることが可能である。表された式内の全ての乗算は、単
純なビット・シフティング操作によって実現することが
可能である。
Ｓ(u)、Ｍt及びＩの関数として決定されるメモリアドレ
スを示し、ここにＩε［０...Ｍt−１］である。このア
ドレッシング関数は、生じ得るオーバフローを考慮に入
れることなく、単に表された第１及び第２の期間の（Ｍ
T-1）ビットに相当するに過ぎないため、容易に実施す
ることが可能である。表された式内の全ての乗算は、単
純なビット・シフティング操作によって実現することが
可能である。
【００５５】本発明が複数のプロセッサ・エレメントに
適用される場合、アドレッシング関数ｆaddr（Ｓ(u)、
Ｉ）は、以下の関係で説明することができる。
適用される場合、アドレッシング関数ｆaddr（Ｓ(u)、
Ｉ）は、以下の関係で説明することができる。
【式３】 本発明について、フィードフォワード・コード、例えば
ＳＤＳＬコードの使用に関して上記のように説明した。
しかしながら、本発明は、フィードバック・コードに同
様にして適用可能である。フィードバック・コードに対
するViterbiデコーダの格子構造は、フィードフォワー
ド・コードに対するものと著しく異なるが、それでもな
お、フィードバック・コードの場合も、格子バタフライ
は、対応する目的状態のパス・メトリックが、格子図に
おける２つの後続するバタフライに対して開始パス・メ
トリックを同時に構成するように、対に結合され得る。
フィードフォワード・コードと対照的に、元の状態シー
ケンスが格子図において再び発生する前に必要である反
復の数は、値ＭTに直接的には依存しない。フィードバ
ック・コードに対しても、フィードフォワード・コード
に対して上述した手順に類似した方法で、ｆS(u)（Ｃ）
及びｆaddr（Ｓ(u)、Ｉ）に相当する表現が決定され得
る。しかしながら、この時点で、その派生は省かれる。
ＳＤＳＬコードの使用に関して上記のように説明した。
しかしながら、本発明は、フィードバック・コードに同
様にして適用可能である。フィードバック・コードに対
するViterbiデコーダの格子構造は、フィードフォワー
ド・コードに対するものと著しく異なるが、それでもな
お、フィードバック・コードの場合も、格子バタフライ
は、対応する目的状態のパス・メトリックが、格子図に
おける２つの後続するバタフライに対して開始パス・メ
トリックを同時に構成するように、対に結合され得る。
フィードフォワード・コードと対照的に、元の状態シー
ケンスが格子図において再び発生する前に必要である反
復の数は、値ＭTに直接的には依存しない。フィードバ
ック・コードに対しても、フィードフォワード・コード
に対して上述した手順に類似した方法で、ｆS(u)（Ｃ）
及びｆaddr（Ｓ(u)、Ｉ）に相当する表現が決定され得
る。しかしながら、この時点で、その派生は省かれる。
【図１】 図１は、８つの状態を備えた格子に基づくＳ
ＤＳＬ・Viterbiデコーダに対して、本発明の基礎とな
る原理を説明する図である。
ＤＳＬ・Viterbiデコーダに対して、本発明の基礎とな
る原理を説明する図である。
【図２】 図２は、カウンタの読み値に依存する方法
で、本発明の好適な実施形態に関し、且つ、個々のパス
・メトリックをＡＣＳユニットのメモリの異なるメモリ
アドレス上にマッピングするのに重要な状態を決定する
のに使用可能な関数を説明する図である。
で、本発明の好適な実施形態に関し、且つ、個々のパス
・メトリックをＡＣＳユニットのメモリの異なるメモリ
アドレス上にマッピングするのに重要な状態を決定する
のに使用可能な関数を説明する図である。
【図３】 図３は、本発明に係る方法が開発されて後続
する方法を説明する図である。
する方法を説明する図である。
【図４】 図４は、バタフライ構造及び４つの状態を有
する格子図の例を示す。
する格子図の例を示す。
【図５】 図５は、Viterbiデコーダの一般的構成を示
す。
す。
【図６】 図６は、従来技術に関連する問題を説明する
ためのバタフライ構造を有する格子図である。
ためのバタフライ構造を有する格子図である。
Claims (7)
- 【請求項１】 Viterbiデコーダにおけるパス・メトリ
ックの記憶方法であって、 前記パス・メトリックは、Viterbiデコーダに割り当て
られた格子図を使用して決定され、前記Viterbiデコー
ダにおいて、特定の時間ステップ（ｔ＋１）の２つの目
的状態が、先行する時間ステップ（ｔ）の２つの開始状
態によって、バタフライ構造をその都度形成し、前記バ
タフライ構造により、特定の時間ステップ（ｔ＋１）の
対応する２つの目的状態が、それぞれ状態遷移枝によっ
て、先行する時間ステップ（ｔ）の２つの開始状態に接
続され、各時間ステップ（ｔ＋１）に対して、各目的状
態のパス・メトリック（γt+1）が、それぞれ目的状態
を有するバタフライ構造を形成し先行する時間ステップ
（ｔ）の開始状態のパス・メトリック（γt）の関数と
して決定され、この目的のため、対応する２つの開始状
態のパス・メトリック（γt）がメモリ手段（３）から
読み出され、時間ステップ（ｔ＋１）の各目的状態のパ
ス・メトリック（γt+1）が、その関数として決定さ
れ、各目的状態のパス・メトリック（γt+1）がメモリ
手段（３）に記憶され、 時間ステップ（ｔ）の各バタフライ構造対に対して、格
子図における２つのバタフライ構造の目的状態が、後続
する時間ステップ（ｔ＋１）の２つのバタフライ構造に
対する開始状態を形成するように、各時間ステップ
（ｔ）の格子図のバタフライ構造が少なくとも対として
結合され、 バタフライ構造対の２つのバタフライ構造の目的状態の
パス・メトリックを決定した後、後続する時間ステップ
（ｔ＋１）のバタフライ構造の開始状態を同時に形成す
る、このバタフライ構造対のそれら２つの目的状態のパ
ス・メトリックが、共通のメモリワードの形態でその都
度メモリ手段（３）に記憶されることを特徴とする方
法。 - 【請求項２】 同じバタフライ構造に属する時間ステッ
プ（ｔ）のそれら２つの開始状態のパス・メトリック
が、共通のメモリワードの形態でその都度メモリ手段
（３）に記憶され、 バタフライ構造対の２つのバタフライ構造の目的状態の
パス・メトリックを決定した後、後続する時間ステップ
（ｔ＋１）のバタフライ構造の開始状態を同時に形成す
る、このバタフライ構造対のそれら２つの目的状態のパ
ス・メトリックが、これら２つの目的状態のうち１つで
バタフライ構造を形成する２つの開始状態のパス・メト
リックとして、同じアドレス下にその都度メモリ手段
（３）に記憶されることを特徴とする請求項１に記載の
方法。 - 【請求項３】 各目的状態のパス・メトリック
（γt+1）が、対応するバタフライ構造の２つの開始状
態のパス・メトリック（γt）と、バタフライ構造の２
つの状態遷移枝に割り当てられた枝メトリック（λt）
の関数として決定されることを特徴とする請求項１又は
２に記載の方法。 - 【請求項４】 第１の開始状態を第１の目的状態に接続
する状態遷移枝と、第２の開始状態を第２の目的状態に
接続する状態遷移枝とに対する第１の枝メトリックが同
一の大きさであり、第１の開始状態を第２の目的状態に
接続する状態遷移枝と、第２の開始状態を第１の目的状
態に接続する状態遷移枝とに対する第２の枝メトリック
が同一の大きさであることを特徴とする請求項３に記載
の方法。 - 【請求項５】 前記方法は、フィードフォワード・コー
ドを用いてコード化された信号を復号するために使用さ
れることを特徴とする請求項１から４のいずれかに記載
の方法。 - 【請求項６】 前記方法は、ＳＤＳＬコード化された信
号を復号するために使用されることを特徴とする請求項
５に記載の方法。 - 【請求項７】 前記方法は、フィードバック・コードを
用いてコード化された信号を復号するために使用される
ことを特徴とする請求項１から４のいずれかに記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10010238A DE10010238C2 (de) | 2000-03-02 | 2000-03-02 | Verfahren zum Speichern von Pfadmetriken in einem Viterbi-Decodierer |
| DE10010238.7 | 2000-03-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001313572A true JP2001313572A (ja) | 2001-11-09 |
| JP3550369B2 JP3550369B2 (ja) | 2004-08-04 |
Family
ID=7633279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001058766A Expired - Fee Related JP3550369B2 (ja) | 2000-03-02 | 2001-03-02 | Ｖｉｔｅｒｂｉデコーダにおけるパス・メトリックの記憶方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7062701B2 (ja) |
| EP (1) | EP1130788A3 (ja) |
| JP (1) | JP3550369B2 (ja) |
| KR (1) | KR20010087298A (ja) |
| CN (1) | CN1165193C (ja) |
| DE (1) | DE10010238C2 (ja) |
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Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6757864B1 (en) | 2000-04-06 | 2004-06-29 | Qualcomm, Incorporated | Method and apparatus for efficiently reading and storing state metrics in memory for high-speed ACS viterbi decoder implementations |
| US6848074B2 (en) | 2001-06-21 | 2005-01-25 | Arc International | Method and apparatus for implementing a single cycle operation in a data processing system |
| US7450631B2 (en) * | 2001-10-26 | 2008-11-11 | Intel Corporation | Metric correction for multi user detection, for long codes DS-CDMA |
| US6910177B2 (en) * | 2001-12-21 | 2005-06-21 | Texas Instruments Incorporated | Viterbi decoder using restructured trellis |
| US20080109709A1 (en) * | 2003-08-19 | 2008-05-08 | Chao Cheng | Hardware-Efficient, Low-Latency Architectures for High Throughput Viterbi Decoders |
| JP5502739B2 (ja) * | 2007-10-26 | 2014-05-28 | クゥアルコム・インコーポレイテッド | 最適化ビタビ復号器およびｇｎｓｓ受信機 |
| CN105610550B (zh) * | 2016-02-05 | 2016-11-30 | 南京飞腾电子科技有限公司 | 一种用于电力线载波通信的Viterbi译码方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4979175A (en) | 1988-07-05 | 1990-12-18 | Motorola, Inc. | State metric memory arrangement for a viterbi decoder |
| US5416787A (en) | 1991-07-30 | 1995-05-16 | Kabushiki Kaisha Toshiba | Method and apparatus for encoding and decoding convolutional codes |
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| JPH07336239A (ja) | 1994-06-07 | 1995-12-22 | Japan Radio Co Ltd | ビタビ復号器 |
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| US6148431A (en) | 1998-03-26 | 2000-11-14 | Lucent Technologies Inc. | Add compare select circuit and method implementing a viterbi algorithm |
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| JP4331371B2 (ja) | 1999-01-29 | 2009-09-16 | テキサス インスツルメンツ インコーポレイテツド | 無線応用のためのフレキシブルなビタビ・デコーダ |
| EP1024604A3 (en) | 1999-01-29 | 2000-12-13 | Texas Instruments Incorporated | Flexible viterbi decoder for wireless applications |
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| JP2001058766A (ja) | 1999-08-19 | 2001-03-06 | Hitachi Building Systems Co Ltd | エレベータの映像装置 |
| US6622283B1 (en) * | 2000-01-28 | 2003-09-16 | Nec Electronics, Inc. | Digital signal processor decoding of convolutionally encoded symbols |
-
2000
- 2000-03-02 DE DE10010238A patent/DE10010238C2/de not_active Expired - Fee Related
-
2001
- 2001-03-02 JP JP2001058766A patent/JP3550369B2/ja not_active Expired - Fee Related
- 2001-03-02 CN CNB011093749A patent/CN1165193C/zh not_active Expired - Fee Related
- 2001-03-02 KR KR1020010010906A patent/KR20010087298A/ko not_active Application Discontinuation
- 2001-03-02 EP EP01105112A patent/EP1130788A3/de not_active Withdrawn
- 2001-03-02 US US09/798,263 patent/US7062701B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20010037486A1 (en) | 2001-11-01 |
| CN1311620A (zh) | 2001-09-05 |
| EP1130788A3 (de) | 2003-11-05 |
| DE10010238A1 (de) | 2001-09-27 |
| KR20010087298A (ko) | 2001-09-15 |
| EP1130788A2 (de) | 2001-09-05 |
| US7062701B2 (en) | 2006-06-13 |
| DE10010238C2 (de) | 2003-12-18 |
| CN1165193C (zh) | 2004-09-01 |
| JP3550369B2 (ja) | 2004-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040402 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040423 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040706 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040707 |
|
| LAPS | Cancellation because of no payment of annual fees |