CN1149218A - 维特比解码方法和维特比解码装置 - Google Patents

维特比解码方法和维特比解码装置 Download PDF

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Abstract

维特比解码方法及其装置，在从最初时间到距此为预定长度N的2倍的时间内作ACS处理后，直到最初时间进行通路跟踪处理，确定从最初时间到距此为预定长度N的时间的解码结果，多次重复ACS处理和通路跟踪处理，确定到最后时间的解码结果。这些，在整体控制装置16的控制下借助ACS处理装置14、跟踪处理装置19等进行。能不增加解码的处理量、减小通路信息的存储容量和缩短解码的延迟时间。

Description

维特比解码方法和维特比解码装置
本发明涉及用来对代表褶积码的格码解码的维特比(Viterbi)解码方法，还涉及采用维特比解码方法对格码解码的维特比解码装置。
一般，作为用来对代表褶积码的格码解码的解码方法，采用维特比解码方法。该维特码解码方法是采用格构图对格码解码的方法。该维特比解码方法的基本操作例如在下述文献中有描述。
文献：今井秀树著，“符号理论(码理论)”，电子情报通信学会发行，第12章。
在这里，根据该文献说明维特比解码方法的基本操作如下。
(1)首先，在格构图中，对于从时间t的各状态Si向时间t＋1的各状态Sj的全部支路b(i，j)计算支路度量λ〔y(t)、b(i，j)〕。在这里，y(t)为在时间t应该解码的数据。
(2)其次，对全部支路b(i，j)把时间t的各状态Si的残留通路p(i，t)的度量λ(i，t)与支路度量λ〔y(t)、b(i，j)〕相加。
(3)其次，在时间t＋1的各状态Sj的每一个状态下，对向该状态Sj转变的全部通路把(2)中求出的和加以比较，求出提供最小值的残留通路p(i，t)与支路b(i，j)的组，把连接着该组的通路假定为状态Sj的残留通路P(j，t＋1)。该残留通路P(j，t＋1)的度量λ(j，t＋1)可以下式表达，
λ(j，t＋1)＝λ(i，t)＋λ〔y(t)、b(i，j)〕
再者，当有多个组提供和的最小值时，可任选其中之一。
(4)在时间t＋1的各状态Sj的每一个状态下，把表示(3)中得到的残留通路P(j，t＋1)的通路信息存储到通路存储器中。
(5)如果一直到对应于应该解码的最后数据的时间(2)～(4)的处理结束，则沿着时间追寻通路存储器中存储着的通路信息，一直追溯到最初的时间，得到解码结果。
上述为维特比解码方法的基本操作。
在该基本操作中，(2)的相加处理、(3)的度量比较处理、(3)的提供是最小值的通路选择处理为维特比解码方法的主要处理部分，称为相加、比较、选择处理(下面，称为“ACS处理”)。(5)的处理称为通路跟踪处理。
再者，作为度量，在褶积码解码的情况下，一般采用汉明间距和欧几里德间距的平方。
可是，在上述基本操作中，在把通路信息存储到通路存储器中时，必须存储遍及对应于进行解码的数据的全部时间的长度。
然而，在这样的构成中，因为一般该长度极长，存在着使通路存储器的存储容量过大、并使用于解码的延迟时间过长的问题。
为了解决这个问题，过去，把通路存储器的存储容量假定为能够存储长度为对各状态的码约束长度的5～6倍左右的通路信息的容量，在该通路存储器中存储表示最新残留通路的通路信息，每当输入表示残留通路新支路的信息时，把表示最老支路的信息扔掉。在这种情况下，那种表示老支路的信息从确定了该时间的解码结果开始即被扔掉。
但是，在这样的构成中，每当输入表示残留通路新支路的信息时，为了把表示最老支路的信息扔掉，必须对该时间的通路存储器内容进行通路跟踪处理。这样，在这样的构成中，存在着用于解码的处理量过大的问题。
因而，在进行维特比解码的情况下，希望能够谋求不使用于解码的处理量增大、减小通路存储器的存储容量和缩短用于解码的延迟时间的技术。
为了解决上述课题，本发明首先在从格构图最初的时间一直至距此为预定长度的X(X之值大于Z)倍的时间内进行ACS处理后，从该时间一直至最初ω时间进行通路跟踪处理，基于该处理结果确定从最初的时间一直到距此为上述预定长度的(X-1)倍的时间的解码结果，其次，在从尚未进行ACS处理的时间一直到距此为上述预定长度的(X-1)倍的时间内进行了ACS处理后，在从该时间一直到尚未确定解码结果的时间内进行通路跟踪处理，基于该处理结果重复进行确定从尚未确定解码结果的时间一直到距此为上述预定长度的(X-1)倍的时间内的解码结果的处理；在这一过程中，一到达应该解码的最后数据的时间，就停止ACS处理，在从该时间一直到尚未确定解码结果的时间内进行通路跟踪处理，基于该处理结果，确定从尚未确定解码结果的时间一直到应该解码的最后数据的时间内的解码结果。
图1为示出本发明维特比解码装置一种实施形态的构成的方框图；
图2为示出通路存储器构成的一例的图；
图3为示出格构图的一例的图。
符号的说明
11…输入装置
12…缓冲装置
13…支路度量计算装置
14…ACS处理装置
15…度量存储装置
16…整体控制装置
17…存储器控制装置
18…通路存储装置
19…通路跟踪装置
20…输出装置
下面，参考附图，详细地说明本发明的实施形态。
(一种实施例形态)
(构成)
图1为示出本发明维特比解码装置一种实施形态的构成的方框图。
图示的维特比解码装置具有输入装置11，缓冲装置12，支路度量计算装置13，ACS处理装置14，度量存储装置15，整体控制装置16，存储器控制装置17，通路存储装置18，通路跟踪装置19，输出装置20。
在这里，输入装置11具有使应该解码的数据输入的功能。
缓冲装置12具有把借助于输入装置11输入的数据暂时存储起来的功能。
支路度量计算装置13具有计算支路度量的功能。
ACS处理装置14具有进行选择格构图中各时间、各状态的残留通路的ACS处理的功能。
度量存储装置15具有用来把借助于ACS处理装置14算出的通路度量存储起来的存储功能。
整体控制装置16具有控制支路度量计算装置13、ACS处理装置14、存储器控制装置17和通路跟踪处理装置19的动作的功能。
存储器控制装置17具有控制通路存储装置18的写入和读出的功能。
通路存储装置18具有把表示借助于ACS处理装置14选择的残留通路的通路信息存储起来的存储功能。
通路跟踪处理装置19具有进行通路跟踪处理的功能，即借助于沿着时间追寻借助于ACS处理装置14选择的残留通路，得到应该解码的数据的解码结果。
输出装置20具有把借助于通路跟踪处理装置19得到的解码结果输出的功能。
上述为图1所示维特比解码装置的构成。
图2为示出通路存储装置18的构成例的图。
图示的通路存储装置18具有通过各存储区域的纵向地址和横向地址指定的二维结构。
在这里，纵向地址有M个，从R0到R(M-1)，分别对应于格构图上的状态，因而，该纵向地址的个数M可借助于码的编码率和约束长度来规定。
横向地址有2N个，从C0到C(2N-1)，分别对应于格构图上的时间，规定该横向地址个数的N相当于本发明中“预定的长度”。可以把N设定为例如码约束长度的5倍左右。
图3为示出格构图的一例的图。
图3中，编码率为1/2，码的生成多项式G以对于以下述(1)式表示的褶积码的格构图为代表而示出，
G＝〔1＋D2 1＋D＋D2〕    ………(1)
该格构图的实线表示对应于信息比特0的通路，虚线表示对应于信息比特1的通路。还有，沿着各通路所标的2比特值表示在该通路的状态转变中编码器输出的码串。又，格构图左侧的S00～S11表示各状态的名称，S上所附加的2比特值对应于编码器的移位寄存器的内容。
因为码的约束长度为3，所以，状态个数M为4(＝23-1)。还有，把N设定为15～18左右。
(动作)
说明上述构成中的动作。
借助于输入装置11输入的数据被暂时存储在缓冲装置12内。把暂时存储在缓冲装置12内的数据提供到支路度量计算装置13上，算出支路度量。
现在，假定以y(t)表示格构图中时间t的数据，以Si表示状态。在图3格构图的例子中，以2比特表示各时间t的数据y(t)。下面，假定各比特的值为Y1、Y2。同样，状态Si的i也以2比特的数据表示。
在这里，假定用Sj表示时间t＋1的状态，则从时间t的状态Si向时间t＋1的状态Sj转变的支路b(i，j)的支路度量λ〔y(t)、b(i，j)〕可以用下述(2)式表示，
λ〔y(t)、b(i，j)〕＝Y1◎b1＋Y2◎b2    ………(2)
但是，◎表示异或逻辑和。还有，b1、b2表示图3中支路b(i，j)旁边所标的2比特数据中各比特之值。该2比特数据表示编码器的输出。
例如，一假定数据y(t)为00，则从时间t的状态S01向时间t＋1的状态S10转变的支路b(01，10)的支路度量λ〔y(t)、b(01，10)〕，可以用下述(3)式表示，
λ〔y(t)、b(01，10)〕＝0◎0＋0◎1＝1    ………(3)
支路度量计算装置13在每当数据从缓冲装置12输入时，就算出全部转变状态的全部支路的支路度量。
该计算一结束，就借助于ACS处理装置14进行用于选择残留通路的ACS处理。
在该ACS处理中，首先，进行算出向时间t＋1的某一状态Sj转变的全部通路的通路度量λ〔i，j，t＋1〕的处理。该通路度量λ〔i，j，t＋1〕可以用下述(4)式表示，
λ(i，j，t＋1)
＝λ(i，t)＋λ[y(t)，b(i，j)]    …(4)
在这里λ(i，t)表示在时间t的状态Si下的残留通路P(i，t)的通路度量。
该计算一结束，就进行从多个已算出的通路度量λ(i，j，t＋1)中选择最小通路度量的处理。该处理可以用下述(5)式表示。
λ(j，t＋1)＝min[λ(i，j，t＋1)]    …(5)
在这里，λ(j，t+1)为所选择的残留通路p(j，t＋1)的通路度量。还有，min意味着选择与i有关的最小值。
在这种情况下，残留通路p(j，t＋1)为连接满足(5)式必要条件的时间t的状态Si的残留通路p(i，t)和支路b(i，j)的通路。
例如，在图3格构图中，向时间t＋1的状态S10转变的通路有两条，即：来自时间t的状态S01的通路和来自状态S11的通路。在这里，假定在时间t，此二状态S01、S11的通路度量λ(01，t)和λ(11，t)为下述(6)、(7)式所示，
λ(01，t)＝20         …(6)
λ(1-1，t)＝21        …(7)
在数据y(t)为00的情况下，对应的支路度量λ〔y(t)、b(01，10)〕、λ〔y(t)、b(11，10)〕分别可以用下述(8)、(9)式表示，
λ[y(t)、b(01，10)]＝0◎0＋0◎1＝1    …(8)
λ[y(t)、b(11，10)]＝0◎1＋0◎0＝1    …(9)
这样，通路度量λ(01，10，t＋1)、λ(11，10，t＋1)分别可以用下述(10)、(11)式表示，
λ(01，10，t＋1)
＝λ(01，t)＋λ[y(t)，b(01，10)]
=20＋1=21    …(10)
λ(11，10，t+1)
＝λ(11，t)＋λ[y(t)，b(11，10)]
＝21＋1＝22  …(11)
把这两个通路度量λ(01，10，t＋1)、λ(11，10，t＋1)一比较，前者小于后者。这样，在这种情况下，残留通路P(10，t＋1)的通路度量λ(10，t＋1)可以用下述(13)式表示，
λ(10，t＋1)＝21    ………(13)
还有，残留通路P(10，t＋1)把支路b(01，10)连接到时间t的状态S01的残留通路P(01，t)上。
对时间t＋1的一个状态Sj的ACS处理一结束，就把借助于该处理得到的通路度量λ(i，t+)通过ACS处理装置14存储到对应于度量存储装置15的区域内。该度量存储装置15具有状态数M份额的存储区域，经常存储最近时间的通路度量。
还有，借助于存储控制部分17把表示残留通路P(j，t＋1)的通路信息存储到通路存储装置18中。作为该通路信息，在图3格构图的例子中，当选择上通路时，使之为0；当选择下通路时，使之为1，这样比较方便，这是因为，这样一来，通路信息表示向该状态转变时从编码器消失的最老的移位寄存器的内容。
在这个例子中，图2中通路存储装置18的各存储区域具有1比特份额的存储容量，存储对应的选择信息0或1。
借助于支路度量计算装置13一得到向时间t＋1转变时的全部支路度量，ACS装置14和存储控制装置17就重复状态数M份额的上述处理。该控制借助于总体控制装置16进行。
如果从对应于最初数据的时间0一直到距此为2N的时间2N-1的上述处理结束了，总体控制装置16就把上述处理暂时中断，指示通路跟踪处理装置19进行通路跟踪处理。这样，从时间2N-1一直到时间0进行通路跟踪处理。这种处理借助于通过存储控制装置17存取通路存储装置18来进行。
在从时间t＋1向时间t的通路跟踪处理中，例如在图3格构图的情况下，当把图2所对应状态的时间t和t＋1的要素视为2比特来读出，该要素则表示在通路跟踪处理中应该转变的时间t的状态。
借助于从时间2N-1一直到时间0的通路跟踪处理，得到从时间2N-1一直至时间0的解码结果。在这种情况下，只把从时间0一直到距此为N的时间N-1的解码结果作为确定了的解码结果，借助于输出装置20输出。
再者，一般把通路跟踪处理的出发点设定于时间2N-1的哪个状态下，从时间0一直到时间N-1的解码结果都是相同的。因而，通路跟踪处理从时间2N-1的哪个状态开始都可以。
该最初的ACS处理和通路跟踪处理一结束，整体控制装置16就指示缓冲装置12、支路度量计算装置13、ACS处理装置14和存储控制装置17重新进行处理。这样，从尚未进行ACS处理的时间2N一直到距此为N的时间3N-1，重新进行从支路度量的计算到通路信息的存储这一系列处理。
在这种情况下，这样来存储通路信息，把时间2N的通路信息存储到通路存储装置18的横向地址C0的位置上，把时间3N-1的通路信息存储到横向地址C(N-1)的位置上。即，通路信息的存储把通路存储装置18看作环状而进行。
而且，直到时间3N-1的处理一结束，总体控制装置16就把该处理暂时中断，指示通路跟踪处理装置19进行通路跟踪处理。这样，从时间3N-1一直到尚未确定解码结果的时间N进行通路跟踪处理。而且，基于该处理结果，把从时间N一直到时间2N-1的解码结果作为确定了的解码结果借助于输出装置20输出。
下面，同样地重复这样的处理：每当产生期间N份额的通路信息时，就进行期间2N份额的通路跟踪处理，输出期间N份额的解码结果。
在这种状态下，一到达最后数据的时间，总体控制装置16就指示通路跟踪处理装置19进行通路跟踪处理。这样，从对应于最后数据的时间一直到尚未确定解码结果的时间进行通路跟踪处理。而且，基于该处理结果，把从尚未确定解码结果的时间一直到对应于最后数据的时间的解码结果作为确定了的解码结果借助于输出装置20输出。
(效果)
如果根据上面详述了的该实施形态，可以得到下述效果。
(1)首先，如果根据本实施形态，因为是在从最初的时间一直到距此为预定长度N的2倍的时间内进行了ACS处理后，在直到最初的时间内进行通路跟踪处理，基于该处理结果确定从最初的时间一直到距此为预定长度N的时间的解码结果，其次，在从尚未进行ACS处理的时间一直到距此为预定长度N的时间内进行了ACS处理后，一直到尚未确定解码结果的时间进行通路跟踪处理，基于该处理结果，重复进行确定从该时间一直到距此为预定长度N的时间的解码结果的处理；最后，在最后数据出现的时间停止ACS处理，在直到尚未确定解码结果的时间内进行通路跟踪处理，基于该处理结果，确定从该时间一直到最后的时间的解码结果；所以，能够谋求不使用于解码的处理量增大、减小通路存储装置18的存储容量和缩短用于解码的延迟时间。
即，如果根据这样的构成，因为可以是每当预定长度N份额的ACS处理结束时进行通路跟踪处理，所以，如果把预定长度N设定为码的约束长度5倍左右，就能够在较长间隔下进行通路跟踪处理。这样，能够减少用于解码的处理量。
还有，如果根据这样的构成，因为可以是在通路存储装置18中存储预定长度N的2倍的通路信息，所以，如果把预定长度N一设定为码的约束长度5倍左右，则可以在通路存储装置18中存储码的约束长度的10倍左右的通路信息。这样，能够减少通路存储装置18的存储容量，同时，能够缩短用来解码的延迟时间。
(2)还有，如果根据该实施形态，因为是假定了进行最初预定长度N的两倍的ACS处理，所以，作为通路存储装置18的存储容量，就能够设定其充分、必要的存储容量了。
(3)又，如果根据该实施形态，因为是假定把预定长度N设定为码的约束长度5倍左右，所以，能够确保良好的解码精度。
(其它实施例)
上面，虽然详细地说明了本发明的一种实施形态，但是，本发明并不局限于上述那样的实施形态。
(1)例如，在前面的实施形态中，说明了支路度量的计算处理与ACS处理并行进行的情况。但是，本发明也可以在把全部支路度量算出之后再进行ACS处理。
(3)还有，在前面的实施形态中，最初进行长度为预定长度2倍的ACS处理；然后，说明了对每个预定长度进行ACS处理和确定解码结果的处理。即，在前面的实施形态中，说明了X等于2的情况。但是，在本发明中，只要X等于2以上的值，等于什么样的值都没关系。即，X等于2.4、4.6等非整数值，也行。
(3)又，在前面的实施形态中，说明了把预定长度设定为码的约束长度5倍左右的情况。但是，本发明也可以把它设定为其它长度。
(4)此外，在不脱离其精神下，本发明当然能够有各种变形的实施形态。
如果像上面详述那样地根据本发明，因为是在从最初的时间一直至距此为预定长度X(X之值大于2)倍的时间内进行了ACS处理后，在直到最初的时间内进行通路跟踪处理，基于该处理结果，确定从最初的时间一直到距此为预定长度的(X-1)倍的时间的解码结果，其次，在从尚未进行ACS处理的时间一直到距此为预定长度的(X-1)倍的时间内进行了ACS处理后，在直到尚未确定解码结果的时间内进行通路跟踪处理，基于该处理结果，重复进行确定从该时间一直至距此为预定长度的(X-1)倍的时间的解码结果的处理，最后，在最后数据出现的时间停止ACS处理，在直到尚未确定解码结果的时间内进行通路跟踪处理，基于该处理结果确定一直至最后的时间的解码结果，所以，能够不使用于解码的处理量增大、减小通路存储器的存储容量，同时，能够缩短用于解码的延迟时间。

Claims (5)

1.一种维特比解码方法，是利用格构图解码格码的维特比解码方法，其特征在于，具有：
第一步骤，即，在从所述格构图最初的时间一直到距此为预定长度X(X之值大于2)倍的时间，进行了各时间、各状态的残留通路选择的ACS处理后，从该时间一直到最初的时间，进行借助于沿着时间追寻由所述ACS处理选择了的残留通路从而得到解码结果的通路跟踪处理，基于该处理结果，确定从最初的时间一直到距此为所述预定长度的(X-1)倍的时间的解码结果；
第二步骤，即，该第一步骤的处理一结束，就在从尚未进行所述的ACS处理的时间一直到距此为所述预定长度的(X-1)倍的时间内进行了所述ACS处理后，从该时间一直到尚未确定所述解码结果的时间，进行所述通路跟踪处理，基于该处理结果，重复进行确定从尚未确定所述解码结果的时间一直到距此为所述预定长度的(X-1)倍的时间的解码结果的处理；和
第三步骤，即，在进行该第二步骤的所述ACS处理时，一到达应该解码的最后数据的时间，就停止该ACS处理，从该时间一直到尚未确定所述解码结果的时间，进行所述通路跟踪处理，基于该处理结果，确定从尚未确定所述解码结果的时间一直到应该解码的最后数据的时间的解码结果。
2.根据权利要求1中所述的维特比解码方法，其特征在于，所述X等于2.
3.一种维特比解码装置，是利用格构图解码格码的维特比解码装置，其特征在于，具有：
第一装置，该装置在从所述格构图最初的时间一直到距此为预定长度的X(X之值大于2)倍的时间，进行了各时间、各状态的残留通路选择的ACS处理后，从该时间一直到最初的时间，进行借助于沿着时间追寻由所述ACS处理选择了的残留通路从而得到解码结果的通路跟踪处理，基于该处理结果，确定从最初的时间一直到距此为所述预定长度的(X-1)倍的时间的解码结果；
第二装置，该装置当该第一装置的处理一结束，就在从尚未进行所述ACS处理的时间一直到距此为所述预定长度的(X-1)倍的时间内进行了所述ACS处理后，从该时间一直到尚未确定所述解码结果的时间，进行所述通路跟踪处理，基于该处理结果，重复进行确定从尚未确定所述解码结果的时间一直到距此为所述预定长度的(X-1)倍的时间的解码结果的处理；
第三装置，该装置在进行该第二装置的所述ACS处理时，一到达应该解码的最后数据的时间，就停止该ACS处理，从该时间一直到尚未确定所述解码结果的时间，进行所述通路跟踪处理，基于该处理结果，确定从尚未确定所述解码结果的时间一直到应该解码的最后数据的时间的解码结果。
4.一种维特比解码装置，是利用格构图解码格码的维特比解码装置，其特征在于，具有：
进行各时间、各状态的残留通路选择的ACS处理的ACS处理装置；
把表示借助于该ACS处理装置选择的残留通路的通路信息与ACS处理装置的输出组合起来顺次存储的通路存储装置；
通过沿着时间追寻借助于该通路存储装置存储的通路信息，进行得到解码结果的通路跟踪处理的通路跟踪装置；
控制所述ACS处理装置、所述通路存储装置、所述通路跟踪装置的动作，使第一、第二、第三步骤顺次进行的控制装置；
所述第一步骤为，在从所述格构图最初的时间一直至距此为预定长度的X(X之值大于2)倍的时间，进行了所述ACS处理后，从该时间一直到最初的时间，进行所述通路跟踪处理，基于该处理结果，确定从最初的时间一直到距此为所述预定长度的(X-1)倍的时间的解码结果；
所述第二步骤为，所述第一步骤的处理一结束，就在从尚未进行所述ACS处理的时间一直到距此为所述预定长度的(X-1)倍的时间内进行了所述ACS处理后，从该时间一直到尚未确定所述解码结果的时间，进行所述通路跟踪处理，基于该处理结果，重复进行确定从尚未确定所述解码结果的时间一直到距此为所述预定长度的(X-1)倍的时间的解码结果的处理；
所述第三步骤为，在进行所述第二步骤的所述ACS处理时，一到达应该解码的最后数据的时间，就停止该ACS处理，从该时间一直到尚未确定所述解码结果的时间，进行所述通路跟踪处理，基于该处理结果，确定从尚未确定所述解码结果的时间一直到应该解码的最后数据的时间的解码结果。
5.根据权利要求3或4中所述的维特比解码装置，其特征在于，所述X等于2。
CN96111492A 1995-08-23 1996-08-23 维特比解码方法和维特比解码装置 Pending CN1149218A (zh)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1299532C (zh) * 2004-01-08 2007-02-07 华为技术有限公司 一种目标用户设备发起位置信息请求的处理方法
CN100338881C (zh) * 2000-10-08 2007-09-19 皇家菲利浦电子有限公司 用于重构游程受约束序列的器件
CN1756138B (zh) * 2004-09-29 2011-06-08 瑞萨电子株式会社 解码设备和解码方法
CN101176264B (zh) * 2005-05-18 2012-05-23 三星电子株式会社 维特比解码器和软件定义无线电系统

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2996615B2 (ja) * 1996-01-08 2000-01-11 松下電器産業株式会社 ビタビ復号装置及びその方法
KR100223735B1 (ko) * 1996-06-29 1999-10-15 김영환 비터비 복호 신호의 동기/비동기 판단 방법 및 장치
KR100190291B1 (ko) * 1996-07-30 1999-06-01 윤종용 비터비 디코더의 트레이스백 제어 장치
EP0851591B1 (en) * 1996-12-24 2001-09-12 Matsushita Electric Industrial Co., Ltd. Data processor and data processing method
US6263473B1 (en) 1997-04-07 2001-07-17 Matsushita Electric Industrial Co., Ltd. Viterbi decoder and Viterbi decoding method
US5872817A (en) * 1997-07-02 1999-02-16 Lucent Technologies Inc. Joint viterbi decoder and decision feedback equalizer
US6201840B1 (en) * 1997-10-08 2001-03-13 Seagate Technology, Inc. Method and apparatus for detecting data in magnetic recording using decision feedback
KR100249046B1 (ko) * 1998-03-31 2000-03-15 김영환 격자복호기의 역추적장치
EP1118159B1 (en) 1998-09-28 2004-07-07 Comtech Telecommunications Corp. Turbo product code decoder
TW447194B (en) * 1999-04-12 2001-07-21 Matsushita Electric Ind Co Ltd Viterbi decoding device and method
EP1215730B9 (en) 1999-09-07 2007-08-01 Sixon Inc. SiC WAFER, SiC SEMICONDUCTOR DEVICE AND PRODUCTION METHOD OF SiC WAFER
JP3259725B2 (ja) * 1999-12-20 2002-02-25 日本電気株式会社 ビタビ復号装置
US6449002B1 (en) * 1999-12-21 2002-09-10 Thomson Licensing S.A. Truncated metric for NTSC interference rejection in the ATSC-HDTV trellis decoder
US6999521B1 (en) * 1999-12-23 2006-02-14 Lucent Technologies Inc. Method and apparatus for shortening the critical path of reduced complexity sequence estimation techniques
US6622283B1 (en) * 2000-01-28 2003-09-16 Nec Electronics, Inc. Digital signal processor decoding of convolutionally encoded symbols
KR100335146B1 (ko) * 2000-03-09 2002-05-04 서평원 비터비 디코더의 트레이스 백 장치
US7356752B2 (en) * 2000-03-14 2008-04-08 Comtech Telecommunications Corp. Enhanced turbo product codes
AU2001289296A1 (en) * 2000-04-04 2001-10-15 Advanced Hardware Architectures, Inc. Enhanced turbo product code decoder system
KR100478835B1 (ko) * 2000-10-30 2005-03-25 엘지전자 주식회사 고속 비터비 디코딩 장치
US7046746B1 (en) * 2001-03-19 2006-05-16 Cisco Systems Wireless Networking (Australia) Pty Limited Adaptive Viterbi decoder for a wireless data network receiver
US7623585B2 (en) * 2003-02-28 2009-11-24 Maher Amer Systems and modules for use with trellis-based decoding
US20070230606A1 (en) * 2006-03-31 2007-10-04 Anders Mark A Viterbi traceback
US8077790B2 (en) * 2007-10-23 2011-12-13 Eric Morgan Dowling Tiled-building-block trellis encoders
JP7052868B2 (ja) * 2018-06-08 2022-04-12 日本電気株式会社 復号装置、復号方法、及びプログラム

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2675968B1 (fr) * 1991-04-23 1994-02-04 France Telecom Procede de decodage d'un code convolutif a maximum de vraisemblance et ponderation des decisions, et decodeur correspondant.
CA2067669C (en) * 1991-04-30 1997-10-28 Akihisa Ushirokawa Method and apparatus of estimating data sequence transmitted using viterbi algorithm
US5233630A (en) * 1991-05-03 1993-08-03 Qualcomm Incorporated Method and apparatus for resolving phase ambiguities in trellis coded modulated data
JP2702831B2 (ja) * 1991-08-28 1998-01-26 松下電送株式会社 ヴィタビ復号法
JP3120511B2 (ja) * 1991-11-21 2000-12-25 ソニー株式会社 ビタビ復号装置
US5408502A (en) * 1992-07-13 1995-04-18 General Instrument Corporation Apparatus and method for communicating digital data using trellis coded QAM with punctured convolutional codes
JPH06140951A (ja) * 1992-10-27 1994-05-20 Sony Corp ビタビ等化器
JPH06205053A (ja) * 1993-01-05 1994-07-22 Yamaha Corp 復号装置
KR0144837B1 (ko) * 1993-03-26 1998-08-17 김광호 최적의 복호경로를 갖는 복호화방법 및 그 장치
JP2872004B2 (ja) * 1993-06-30 1999-03-17 日本電気株式会社 デジタル通信システム
US5651032A (en) * 1993-11-04 1997-07-22 Kabushiki Kaisha Toshiba Apparatus and method for trellis decoder
US5490178A (en) * 1993-11-16 1996-02-06 At&T Corp. Power and time saving initial tracebacks
EP0656712A1 (en) * 1993-11-16 1995-06-07 AT&T Corp. Viterbi equaliser using variable length tracebacks
US5465275A (en) * 1993-11-16 1995-11-07 At&T Ipm Corp. Efficient utilization of present state/next state registers
US5533065A (en) * 1993-12-28 1996-07-02 At&T Corp. Decreasing length tracebacks
US5583889A (en) * 1994-07-08 1996-12-10 Zenith Electronics Corporation Trellis coded modulation system for HDTV
US5548600A (en) * 1994-08-12 1996-08-20 International Business Machines Corporation Method and means for generating and detecting spectrally constrained coded partial response waveforms using a time varying trellis modified by selective output state splitting
US5497401A (en) * 1994-11-18 1996-03-05 Thomson Consumer Electronics, Inc. Branch metric computer for a Viterbi decoder of a punctured and pragmatic trellis code convolutional decoder suitable for use in a multi-channel receiver of satellite, terrestrial and cable transmitted FEC compressed-digital television data

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100338881C (zh) * 2000-10-08 2007-09-19 皇家菲利浦电子有限公司 用于重构游程受约束序列的器件
CN1299532C (zh) * 2004-01-08 2007-02-07 华为技术有限公司 一种目标用户设备发起位置信息请求的处理方法
CN1756138B (zh) * 2004-09-29 2011-06-08 瑞萨电子株式会社 解码设备和解码方法
CN101176264B (zh) * 2005-05-18 2012-05-23 三星电子株式会社 维特比解码器和软件定义无线电系统

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Publication number Publication date
GB2305086B (en) 1999-10-27
GB9615880D0 (en) 1996-09-11
JPH0964755A (ja) 1997-03-07
US5787127A (en) 1998-07-28
AU699743B2 (en) 1998-12-10
GB2305086A (en) 1997-03-26
JP3171772B2 (ja) 2001-06-04
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AU6420796A (en) 1997-02-27
KR100187964B1 (ko) 1999-06-01

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