KR100210534B1 - 디지탈 전송 시스템용 수신기 - Google Patents

디지탈 전송 시스템용 수신기 Download PDF

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바이에르 알프레드
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 아날로그 신호 처리부를 갖는 기억 깊이 n의 전송 채널을 구비한 디지탈 전송 시스템용 수신기에 관한 것으로, 이 수신기는 A/D 변환기와, 디지탈 신호 처리부를 갖는 이퀄라이져를 구비하며 상기 신호 처리부는 상태 변화를 기억하는 레지스터를 갖는 메모리 수단을 포함하고 있다.
제조비용 절감을 위해서, 메모리 수단(33)의 레지스터(331,332,333)는 모두 2n'메모리 위치(1n'n)를 포함하고 있으며 상기 메모리 수단(33)은 메모리 경로 레지스터(334)를 포함하는데, 여기서 각각의 개별 순시(i)에서, 제1의 선행 비트(bi-1)에서 시작되는 2n'상태에 대해 적어도 n개의 선행 비트(bi-1,…,bi-n'=bi-n'-1,…,bi-n,…)가 기억된다. 각각 최소 0-경로 또는 최소 1-경로 및 할당된 전 확률 파라메터들이 각각 최소 확률 파라메터를 갖는 모든 2n'개의 0-경로 또는 1-경로의 비트 시퀀스를 통해 형성된다. 두 개의 고려되는 전 확률 파라메터중 최소 파라메터에 할당되는 2진값은 비트 bi-n'에 대해 산정치를 가지며, 이 산정치

Description

디지탈 전송 시스템용 수신기
제1도는 디지탈 전송 시스템의 블럭 다이어그램.
제2도 내지 제4도는 이퀄라이져에 대한 상태 다이어그램.
제5도는 디지탈 전송 시스템에 대한 다른 실시예.
제6도는 디지탈 전송 시스템에 대한 또다른 실시예.
* 도면의 주요부분에 대한 부호의 설명
22 : A/D 변환기 31,32,33,34,35 : 디지탈 신호 처리부
331,332,333,334 : 레지스터
본 발명은 아날로그 신호 처리부를 갖는 기억 깊이 n의 전송 채널을 구비한 디지탈 전송 시스템용 수신기에 관한 것으로, 이 수신기는 아날로그-디지탈(A/D) 변환기와, 디지탈 신호 처리부를 갖는 이퀄라이져를 구비하며, 이 신호 처리부는 상태 변화를 기억하는 레지스터를 갖는 메모리 수단을 포함하고 있다.
상기 이러한 수신기는 미래 팬(pan)-유럽 이동 무선 시스템(GSM 시스템)에 필요하다. 이러한 이동 무선 시스템에서의 음성 신호는 시분할 다중 억세스 방식에 따라 다른 디지탈 신호와 함께 디지탈형으로 전송되어진다. 이들 데이타는 이동 무선 시스템의 송신기에 의해 적합한 변조 방식을 통해 전송된다. 전송 경로에 대한 반사 및 다중 경로 전파의 결과로서, 전송되는 신호는 상이한 지연 및 이상(위상 시프트)을 나타내는 중첩된 여러 신호로 수신기에 도달한다. 이러한 왜곡으로 인하여 수신된 신호에 포함되어진 비트는 선행 비트에 의해 영향을 받게될 수 있다(부호간 간섭). 송신기와 수신기간에는 기억 깊이 n을 갖는 전송 채널이 제공되어 있으며, 여기서, n은 정수기로서 간섭하는 근접(이웃) 비트를 표시한다. 신호의 초기 데이타 내용을 회복하기 위해서는 수신된 신호를 이퀄라이징하는 것이 필요하다.
서문에서 기술된 형의 디지탈 전송 시스템의 수신기에 대해 DE-A 39 11999호에서 기재되어 있다. 이 수신기는 신호의 샘플값 시퀀스에 근거하여 2진 산정치를 형성하는 이퀄라이져를 구비하고 있다. 각각의 샘플값은 시간에 따라 2진수 0 또는 1값을 갖는 전송된 비트에 할당될 수 있으며 이 비트와 또한 바로 선행하는 n 비트에 의해 결정된다. 다음에 소위 Viterbi 알고리즘의 도움으로 이퀄라이제이션이 수행되어진다. 이러한 알고리즘에 따라 각각의 샘플값에는 2n상태와, 한 상태에서 다음의 연속 상태로의 각각의 변화에 대한 확률 파라메터가 할당되어진다. 상태 변화를 연결시킴으로서, 경로가 형성되고 한 경로의 모든 확률 파라메터로부터 전체 확률 파라메터가 형성된다. 한 상태로 되어지는 모든 경로로부터 최소의 전체 확률을 갖는 경로만이 고려 대상이 된다. 2진값 bi-n=0(=0-변화)인 개별 순시 i에서 비트 bi-1… bi-n에 의해 결정된 한 상태로부터 순시 i+1에서 비트 bi…bi-n+1에 의해 결정된 다음 상태로의 변화는 소위 0-경로와, 소위 1-경로인 2진값 bi-n=1(=1-변화)을 결정한다. 모든 가능한 0-경로의 전체 확률 파라메터와 모든 가능한 1-경로의 전체 확률 파라메터로부터는 항상 최소의 전체 확률 파라메터가 선택되어진다. bi-n=0 또는 bi-n=1 각각에 대해 비트 시퀀스 b1… bi-n으로 정해지며 모든 2n개의 가능한 0-경로 또는 1-경로의 최소의 전체 확률 파라메터를 갖는 경로는 최소 0-경로 또는 최소 1-경로로 특징된다. 2진수 0 또는 1은 선택된 확률 파라메터 두 개중 작은것에 할당되어 산정치를 나타내고, 한편 선택된 두가지의 전체 확률 파라메터에 따라 이 산정치에 대한 확실성 정보가 형성된다. 확실정 정보는 시스템에서 이퀄라이져에 후속하는 디코더에서 산정되어진다. 이퀄라이져를 구현화하기 위한 비용은 2n상태의 수에 비례하는 제1근사치에 달려있는데 즉 이것은 전송 채널의 기억 깊이 n에 따라 지수적으로 증가되어진다.
따라서, 본 발명의 목적은 제조 비용이 절감되어진 상기 형태의 수신기를 제공하는데 있다.
상기 목적은 메모리 수단의 모든 레지스터가 2n'(1n'n) 메모리 영역을 포함하며, 이 메모리 수단은 개별적인 순시 각각에서 최소한 n 선행 비트가 2n'상태에 대해 적합한 제1선행 비트에서 개시하여 기억되어 있는 메모리 경로 레지스터를 구비하고 있는 상기 형태의 수신기로 달성될 수 있다.
수신기에 의해 수신된 신호는 전송 채널의 기억 깊이 n에 상당하는 근접 비트가 중첩함으로써 아날로그 신호로 동작한다. 따라서, 수신된 신호는 먼저 아날로그 신호 처리부에서 샘플되어진다. 이와같이 얻어진 샘플값은 아날로그-디지탈 변환기에서 변환되어 이퀄라이져에서 처리되어진다. 수신기의 이퀄라이져는 2n'상태(1n'n)의 저감된 상태 모델에 근거하고 있다. 저감된 상태 이퀄라이져에 의해 단자 n' 비트만이 아직도 상태 변화에 의해 직접 정해진다. 나머지 n-n' 비트는 각각의 상태로 되어지는 각 메모리 경로로부터 나타나며, 이 경로는 메모리 경로 레지스터에 기억되어 있다. 이것은 단지 2n'상태가 모든 2n상태를 고려하는 이퀄라이져에 비해 각각의 샘플링 순서에서 처리될 수 있다는 장점이 있다.
이퀄라이져가 상태 변화의 특징을 이루며 메모리 수단에 기억되어 있는 n'+1 비트 원리와 메모리 경로 레지스터의 n-n' 비트의 원리에 따라 이러한 상태 변화에 대한 확률 파라메터를 형성하는 제어 및 산술 논리를 포함한다는 점에서 비트에 대한 저코스트 산정치가 형성되며, 이 제어 및 산술 논리는 모든 2n'가능한 0-경로 및 1-경로의 비트 시퀀스의 원리에 따라 최소 0-경로 및 최소 1-경로 각각과 적절한 전체 확률 파라메터를 형성하며, 또한 이 논리는 두 개로 고려된 전체 확률 파라메터의 적은것에 할당되어진 2진값이 비트 bi-n에 대한 산정치인 것을 결정하며 두 개로 고려된 전체 확률 파라메터에 따라 이러한 산정치에 대한 확실성 정보를 형성한다. 이러한 동작중에, 제어 및 산술 논리는 예를들어 DE-A 39 11999호에서 기재된 바와 같이 Viterbi 방식에 의거된 이퀄라이제이션의 실행 이외에도 확률 파라메터 및 전체 확률 파라메터의 형성 및 전체 제어를 제공한다.
한 실시예에 있어서, 메모리 경로 레지스터는 M(Mn) 선행 비트의 기억 깊이를 가지며, 순시 i에서 최소 0-경로의 전체 확률 파라메터가 최소 1-경로의 전체 확률 파라메터 보다 작으면 비트 bi-N(n/NM)에 대한 최소 0-경로로부터 산정치를 택하며, 그렇지 않으면 최소 1-경로로부터 산정치를 택하며, 확실성 정보를 N-n' 시간 간격만큼 지연시킬 때 비트 bi-n의 산정치가 비트 bi-n에 할당된 산정치의 확실성 정보에 적절히 할당되어진다. 메모리 경로의 제때에 또다시 원위치 상태로 메모리 영역으로부터 회복된 산정치는 최단(shorter) 메모리 경로 레지스터로부터 회복된 산정치와 비교하여 높은 확실성을 나타낸다.
다른 실시예에 있어서, 메모리 경로 레지스터는 M(Mn) 선행 비트의 기억 깊이를 가지며, 순시 i에서는 비트 bi-N(n'NM)에 대한 확실성 정보가 형성되며 이러한 확실성 정보는 단지 0-경로 또는 1-경로가 순시 i에서 존재하면 소정의 대체값으로 대체된다. 이것은 비트 bi-N에 대한 정확한 확실성 정보를 유출할 수 없는 경우에 있어서는 이퀄라이져가 적절한 대체값으로 연속 작동하는 것을 달성한다.
한 실시예에 있어서 선택된 두 경로의 확률값간의 비로 확실성 정보가 형성되어진다. 이로써 두 확률값간의 비는 산정치가 이 산정치의 보수치 보다 얼마나 가능성이 높은지를 나타낸다.
다른 실시예 있어서, 두 상태간의 변화 확률의 자승거리가 확률 파라메터의 거리로서 사용되며 상태 변화에서 발견된 거리는 지금까지 결정된 전체 거리에 가산되어 전체 확률 파라메터의 전체 거리를 형성한다. 그후, 확률 파라메터 대신에 각각의 확률 파라메터의 부(negative) 대수로부터 생성된 소위 거리(metrics)가 사용될 수 있다. 이것은 전체 확률을 계산하기 위해서 거리만이 부가되는 장점이 있는 반면에, 개별적인 확률 파라메터는 증배된다.
한 실시예에 있어서, 0-경로의 전체 거리는 1-경로의 전체 거리에서 감해지며, 차의 부호는 산정치를 나타내고 절대차 값은 이 산정치에 할당되어진 확실정 정보를 나타낸다. 플러스 부호는 1이 산정치로서 0보다 가능성이 높다는 것을 표시한다.
한 실시예에 있어서, 확실성 정보는 정해진 잡음 전력에 따른 값으로 보정된다. 이와같이 웨이티드(weighted) 확실성 정보에 의해 수신된 신호의 다른 처리에 대해서 오차 산정치에 대해 최적의 안전을 형성하는 수신된 신호의 원하던 그 데이타 성분을 사용할 수 있게 된다.
한 실시예에 있어서, 전송되어질 정보 신호는, 송신기 측에서는 컨벌루션(convolutional) 인코더에 의해 인코딩되어지며 수신기측에서는 이퀄라이져 다음에 디코더로서 컨벌루션 디코더가 배열되어 있으며, 이 컨벌루션 디코더는 디코딩할 때 산정된 비트뿐 아니라 이들 산정된 비트에 할당되어진 확실성 정보도 처리한다.
제1도는 전송될 정보 신호가 송신기(1)상에서 2진 신호 b의 형태로 방사되는 무선 전송 시스템을 도시한 것이다. 송신기(1)와 신호 수신기(2)에 의해 형성된 수신기 사이에서, 샘플-홀드 소자(21), A/D 변환기(22) 및 이퀄라이져(3), 전송 채널(11)은 화살표에 의해 표시된 무선 링크로서 배열된다. 상기 수신기(2)는 샘플-홀드 소자(21)뿐만 아니라 A/D 변환기(22)의 시스템에 따른다. A/D 변환기(22)의 디지탈 출력에서의 신호들은 이퀄라이져(3)에 공급된다. 상기 이퀄라이져(3)는 아래의 메모리 모듈로 설명된 메모리 수단(33), 신호 평가기(32), 제어 회로(34), 횡단 필터(31)뿐아니라 제어 및 산술 로직(35)을 포함하는 디지탈 신호 처리부를 구비한다. 상기 메모리 수단(33)은 레지스터(331,332,333)뿐아니라 메모리 통로 레지스터(334)를 구비한다. 상기 제어 및 산술 로직(35)은 추정치뿐만아니라 이 추정치에 대한 확실성 정보를 발생한다.
상기 전송된 신호는 무선 링크의 화살표 표시에 의해 제1도에 도시된 바와같이, 반사 및 중첩된 노이즈 및 다른 왜곡 신호들로 인해 다중 통로 전파의 결과로서 송신기(1)와 수신기(2)사이에 위치한 무선 링크상에서 왜곡된다. 결국, 불연속 순간 i에서 전송된 2진 신호 b의 비트 bi는 이전에 전송된 비트 bi-1, bi-2의 지연 신호부에 의해 중첩된다. 이 중첩은 신호 왜곡에 대응한다. 결국, 전송된 비트에 대해 수신된 신호는 로우 또는 하이 레벨로 더 이상 같지 않게 할당된다. 상기 전송 채널(11)은 기억 깊이 n을 가진다(여기서 n은 간섭 인접 비트들의 갯수이다). 상기 깊이 n은 또한 전송 채널의 채널 임펄스 응답의 지수로서 한정되며 수신된 신호의 비트 시간 마이나스 1이며, 반면 이 결과로부터 상당히 큰 정수가 주어진다. 이들 중첩의 결과로서 수신기(2)로부터 수신된 신호는 등가화없이 원래 전송된 비트에 할당되지 않는 아날로그 신호 변화를 가진다. 상기 수신기(2)로부터 수신된 신호는 등거리 순간에 샘플 홀드 소자(21)에 의해 먼저 샘플된다. 상기 얻어진 아날로그 샘플값은 A/D 변환기(22)에 의해 처리될 디지탈 샘플값으로 변환된다.
이미 전송된 비트의 영향은 수신기에 도달하는 신호부의 지연에 의존한다. 전송 채널의 특징에 의존하는 시간의 특정 주기후, 상기 영향은 더 이상 필수적이 아니며 등가화를 위해 고려될 필요가 없다. 즉, 지연은 이 주기 시간내에 전송된 다수의 비트로서 표현된다. 상기 이퀄라이져(3)에 대해서는 이 샘플값에 할당된 비트 bi과 이 비트에 선행되는 n개 비트 bi-1, bi-2, … bi-n에 의존하여 i 순간에 전송된 비트 bi에 할당된 각각의 샘플값 zi을 유지한다.
상기 A/D 변환기(22)의 출력의 신호 z의 등가화는 선형 한정 횡단 필터에 의해 무선 전송 시스템의 분산 전송 채널(11)을 대략 기술하는 채널 모델에 기초한다. 그러한 채널 모델에 대해 전송 채널의 전송 특성은 필터 계수 h0… hn에 의해 시뮬레이트된다. 상기 수신기 단에서는 횡단 필터(31)에 의한 전송 통로에서 발생하는 왜곡을 시뮬레이트하기 위해 이 특정 채널 모델을 가지고 구성되며, 상기 왜곡은 메모리를 포함하는 선형 조합에 의해 발생된다. 상기 전송 통로의 시뮬레이션은 n=3에 대하여, 필터 계수 h0… h3를 조절하므로서 유지된다. 상기 필터 계수 h0… h3는 전송 채널의 평가된 임펄스 응답의 샘플값에서 유도된다. 예를들어, 소위 트레이닝 순서가 사용되며, 송신기(1)와 수신기(2) 둘다에 공지된 비트 순서를 포함한다. 트레이닝 순서의 각 수신과 더불어 필터 계수 h0… h3는 필터(31)가 다수의 에러를 가지는 전송 채널을 통한 후 시뮬레이트되도록 조절된다. 이는 DE 40 01 592 A1에 공지되어 있다.
제1도의 실시예에서 상기 필터 계수를 형성하기 위한 회로 장치는 명확하게 도시되어 있지 않다. 상기 제1도에 도시된 이퀄라이져는 유럽특허출원 제EP 0294 116 A2에 기술된 바와같이 비터비 방법에 기초한다. 그러한 비터비 방법은 명칭 비터비 알고리즘으로, G David Forney 2세 등에 의해, 1973년 3월 IEEE 보고서 61권 3호에 공지되어 있다. 이 알고리즘에 따라 인코드된 데이타 순서로 디코딩된 데이타 성분에 대해 소프트 디시젼 디코딩은 디코드될 데이타 시퀀스에 대해 확실 정보를 요구한다. 상기 확실성 정보는 디코드된 데이타 성분이 전송된 데이타 성분에 무엇이 대응하는지를 표시하는 가능성 파라메터이다. 결국, 상태 다이어그램은 제2도 내지 제4도에 수행된 바와같은, 비터비 방법을 표시하기 위해 사용된다. 확률 파라메터 대신에 소위 거리가 사용되며, 반면 거리는 각각의 확률 파라메터의 네가티브 알고리즘으로부터 계산된다. 이는 예로, 거리가 전체 확률을 계산하기 위해 함께 부가되는 장점이 있으며, 반면 개별 확률 파라메터는 증배된다.
한 상태에서 다음 상태까지 전이 확률을 계산하기 위해, 비트 bi, … bi-n상태의 개별 2진값은 횡단 필터의 입력 파라메터로서 사용된다. 횡단 필터(31)의 출력값은 제1의 산정치로서 발생되며, 입력 신호에 포함된 교란 또는 노이즈 신호 등에 의해 발생된 교란을 무시하는 동안, 비트 시퀀스 bi, … bi-n이 입력 파라메터로서 사용될 때 구성되는 샘플값은 무선 링크상에서 전송되거나 수신된다. 실제 샘플값을 가진 횡단 필터(31)의 출력값 비교에 의해, 대부분 가능성 있게 전송된 비트 시퀀스를 알 수 있다.
한 상태에서 다음 상태까지의 큰 전이 확률은 상태 변화가 실제 간단한 교란 또는 신호 노이즈로 인해 대부분의 확률 변화로서 우연히 나타나지 않기 때문에 이 변화의 보정에 대해 충분한 보증을 제공하지 않는다. 상기 상태 변화의 보정 평가는 관련 순간에서 2n상태중 1을 유도하는 모든 상태 변화의 확률 평가에 의해 고려되는한 발생된 전체 신호 변화 수행에 의해 성취된다. 그러한 이퀄라이져를 실현하는 비용은 대략 2n의 수행에 비례하며, 즉, 전송 채널의 기억 깊이 n으로 지수적으로 상승한다.
바꿔말하면, 제1도에 도시된 이퀄라이져(3)는 2n'를 가진 상태 모델에 기초하며, 여기서 1n'n이다. 제1도에 도시된 실시예에서, n=3, n'=2이다. 이는 상태 2n=8의 전체 수를 가진 이퀄라이져에 따른 바와같이 상태 2n'=4의 수 감소를 초래한다. 상태 2n의 전체수를 가진 이퀄라이져에서의 차는 n'비트 bi, … bi-n이 상태 변화 si, si+n에 의한 방향으로 결정될 때만 상태 2n'의 감소수를 가진 이퀄라이져라는 사실에 기초한다. 메모리 경로로부터 방출되는 나머지 n-n'비트 bi-n-1, … bi-n은 메모리 모듈(33)의 메모리 경로 레지스터(334)에 기억된 상태를 유도한다. 그러므로, 상태의 전체 수와 함께 소프트 디시젼 이퀄라이져에 대해 사용된다. 이 레지스터(334)에 적어도 n의 이전 비트 bi-1,…bi-n,bi-n-1,…bi-n은 모든 2n'상태 si에 대해 비트 bi-1로부터 각 순간에 기억된다. 상기 비트 bi-1,…bi-n은 그들이 관련된 상태 si의 상태 비트와 동일하기 때문에 메모리 경로 레지스터(334)에 기억될 필요성이 없다.
제1도에 도시된 실시예의 거리를 형성하기 위해 횡단 필터(31)의 출력값는 신호 평가기(32)에서 디지탈 샘플값 zi로부터 감산되며 자승된다. 이 방법으로 자승 거리가 형성된다. 상기 수신된 샘플값이 입력 파라메터로서 사용된 비트 시퀀스에서 발생하는 확률은 이 자승 거리가 작은데 비해서 상당히 크다. n의 마지막 디지트의 선형 조합으로 인해, 최적 평가는 모든 n 비트가 수신될때까지 형성되지 않는다.
샘플값 zi에 할당된 산정치는 i+1 순간에서 한 상태 si로부터 상태 si+1로 상태 변화하는 시간에 할당된다.
상기 방법을 행하기 위하여, 전형적인 실시예에서 제1도에 도시된 메모리 모듈(33)은 거리 레지스터(331,332,333)뿐만아니라 메모리 통로 레지스터(334)를 구비한다. 각 레지스터는 2n'메모리 위치를 구비하며, 세 개의 비트 a1…a3는 이하에 서술된 바와같이 열을 어드레스하기 위하여 사용된다. 그리고나서, 레지스터의 각 메모리 위치는 단일 어드레스 a1…a3에 할당된다. 하나의 상태에 할당되는 전 거리는 제1레지스터(331)에 기억된다. 제2거리 레지스터(332)에서, 새로운 전 거리가 어드레스 a1…a3에 기억되며, 상기 거리는 0변화 즉 소위 0-경로에 의해 발생되며, 반면에 제3레지스터(333)에서 전 거리가 기억되며 1변화 즉 소위 1-경로에 의해 발생된다. 비트 bi-n'=0(=0-변화)를 갖는 순간 i에서 비트들 bi-1…bi-n'에 의해 결정되는 상태 si'로부터 순간 i+1에서 비트들 bi…bi-n'+1에 의해 결정되는 다음 상태 si+1로 상태 변화함에 따라서, 소위 0 경로가 결정되고 유사하게 소위 디지트 bi-n=1(1-변화)를 갖는 1-경로가 결정된다. 게다가, 적어도 n 선행 비트들이 모든 2n'즉 제1도에 도시된 전형적인 실시예의 상태들인 4에 대해 메모리 경로 레지스터(334)에 기억된다. 메모리 위치가 구동될 때, 제어 회로(34)는 관련 어드레스 a1…a3를 입력 파라메터로서 변환 필터(31)에 동시에 인가한다. 각각 형성된 어드레스에 대하여, 제1입력 파라메터는 제1 2진수로서 예를들어 0을 제어 회로에서 활용한다. 그에 따라서 얻어진 변환 필터(31)의 이 값 z 및 샘플값으로부터, 자승 거리(-z)2가 평가기(32)에 형성된다. 이 자승 거리와 적당한 어드레스에서 제1거리 레지스터(331)에 기억된 전 거리로부터, 새로운 전 거리가 형성되며, 그것이 적당한 어드레스에서 제2거리 레지스터(332)에 기억된다. 유사한 방식으로, 제2 2진수 예를들어 1이 제1입력 파라메터를 활용하고 이 방식으로 얻어진 전 거리가 제3거리 레지스터(333)에 기억된다. 일단 제어 회로(34)가 모든 어드레스 조합을 통과하고 제2 및 제3통로 레지스터(332,333)의 모든 내용이 다시 한 번 계산되면, 최소값은 제2 및 제3거리 레지스터(332,333)의 모든 새로운 전 거리로부터 선택된다. 이들 두 값은 서로부터 공제된다. 상기 차의 부호는 최종적으로 산정치를 표시하고 절대차 값은 비트 bi-n'에 대한 소망의 확실성 정보를 표시한다. 일단 산정치가 결정되면, 갱신이 발생하는데, 즉 제1 내지 제3통로 레지스터(331…333)의 위치 및 메모리 경로 레지스터(334)에 기억되는 거리의 위치를 다시 발생시킨다.
이 연산을 하기 위하여, 이퀄라이져 논리를 또한 표시하는 제어 및 산술 로직(35)이 전 제어 즉 전 거리 형성뿐만 아니라 비터비(Viterbi) 알고리즘의 수행을 제공한다. 이것은 예를들어 DE-A 39 11 999로부터 공지된 방식으로 수행된다. 시퀀스적으로 도달한 새로운 샘플값은 대기되고 그와 관례된 새로운 산정치 및 그와 관계된 확실성 정보 이미 서술된 방식으로 형성된다.
따라서, 다음 단계는 제1도에 도시된 전형적인 실시예에 따라서 실행된다.
여기서 L은 개개 상태 변화에 의해 특징지어진 통로의 전 거리를 표시한다.
제2도에 도시된 상태도는 2n노드의 열을 갖는 다이어그램이다. 각 노드는 n 비트로부터 발생되는 조합들중 하나의 조합을 표시한다. 각 열은 특정 샘플링 순간 i-3, i-2, i-1, i, i+1에 할당된다. 노드에 할당되는 개개 2진값 000…111은 상태로 표시된다. 상태는 순간 i에서 수신되는 n 최종 디지탈 샘플값이 전송되는 비트 시퀀스에 할당된다는 사실에 항상 대응한다. 새로운 샘플값이 수신될 때, 0비트 및 1비트 둘다는 그것에 할당된다. 가장 최근 샘플값이 2진값 0으로 할당될때, 비트 시퀀스 010은 비트 시퀀스 0010를 야기한다. 가장 늦은 샘플값은 새로운 샘플값이 수신되므로 등가성에 영향을 주지 않기 때문에, 이 새로운 2진값은 생략된다. 제2도에 도시된 상태도에서, 모든 가능한 변화가 화살표로 표시된다. 예를들어 노드 x는 순간 i에서 비트 시퀀스 010의 상태를 특정화시킨다. 0을 경유하여, 노드 y는 순간 i+1에서 상기 si+1=001이 할당되는 곳에 도달한다; 1-변화를 경유하여, 노드 z는 순간 i+1에서 상태 si=101가 할당되는 곳에 도달한다. 경로는 관련된 변화를 모드 스트링하므로서 형성된다. 이 경로는 재구성되는 비트 시퀀스 bi,…bi-n과 동일한 의미를 갖는다. DE-A 39 11 999로부터 나온 종래 상태 모델을 토대로한 제2도에 도시된 상태도는 상태 2n수를 토대로 하여 이퀄라이져 제조 비용을 높게 한다.
제3도는 제1도에 도시된 이퀄라이져에 대한 상태도를 도시한 것이며, 상기 상태도는 단지 2n'상태 즉 2n'=4를 갖는 상태 모델을 토대로한 것이다. 만일 제2도에 도시된 상태도가 제3도에 도시된 상태도와 비교되면, 2n상태를 갖는 상태 모델에 관계하는 제조 비용을 절감시킨다는 것을 명백하게 알 수 있다. 게다가, 제3도에 도시된 상태도(상태 격자)에서, 모든 가능한 통로가 특성화된다. 일반적으로, 소위 0-통로는 비트 bi-n'=0(=0-변화)를 갖는 순간 i에서 비트들 bi-n…bi-n'에 의해 결정되는 상태 si'로부터 순간 i+1에서 비트들 bi…bi-n'+1에 의해 결정되는 시간-연속 상태 si+1'로 상태 변화하므로서 결정되고 유사하게 소위 비트 bi-n'=1(=1-변화)를 갖는 1-경로가 결정된다. 제3도에 도시된 상태 격자에서, n'=2는 제1의 설명을 위해 이미 사용된 예에 따라서 사용된다. 따라서, 제3도에 도시된 상태 격자에서, 상태 변화 si', si+1'는 비트들 bi, bi-1, bi-2에 의해 특징되어진다. 상태 si+1'를 특징화하는 비트 bi-3은 위치 i-3에서 이 순간 i에서 메모리 경로 레지스터로부터 가져 올 수 있다.
제4도는 단지 경로가 순간 i-2로부터 순간 i-1로의 모든 변화가 0-변화 즉 항상 2진수 0가 비트 bi-2에 할당되는 것을 도시한다. 이것은 상태 변화 si', si+1'에 대한 0-경로와 대응한다. n=3, n'=2의 전형적 실시예 값에 대하여, 확률 파라메터는 2n'=4 상태 11, 10, 01, 00을 토대로 계산된다. 단지 n'+1=3비트 bi, bi-1, bi-2는 상태 변화 si', si+1'에 의해 결정되며, 반면에 나머지 n-n'=1의 비트 bi-3는 상태 si'로 이끌리는 메모리 경로로부터 야기한다. 이런 이유로, 상태 실수를 갖는 소위 소프트 결정 이퀄라이져와 대조적으로, 모든 2n상태에 대한 각 상태 i에서 비트 bi-1로부터 낱낱이 세어진 최소 n 비트의 길이를 초과하는 경로 bi-1,…bi-n',bi-n'-1,…,bi-n를 기억시키는 메모리 통로 레지스터가 명확하게 갱신된다. 비트 bi-1,…,bi-n는 관련된 상태 si비트와 실제 동일하기 때문에 이 목적을 위하여 또한 생략된다.
제5도는 상태 변화 si', si+1'에 대한 단지 모든 1-경로가 도시된 상태 격자를 도시한 것이다. 여기서 2진수 1는 각 비트 bi-2에 할당된다. 산정치 및 확실성 정보를 형성하기 위하여, 가장 최소의 전 거리가 0-변화로부터 발생한 상태의 모든 전 거리 및 1-변화로부터 발생하는 모든 전 거리로부터 결정되는데, 즉 최소 전 거리를 갖는 경로가 제4도 및 제5도에 도시된 상태 다이어그램으로부터 선택된다. 이들 경로는 최소 0 또는 최소 1-경로를 각각 형성시킨다. 각각 두 개 선택된 최소 전 거리는 이상적인 경우에 각각 선택된 경로가 산정치 bi-n'=0 또는 산정치 bi-n'=1에 할당될 수 있는 확률을 표시한다. 이들 확률값은 전 거리로부터 계산된다. 최종 단계에서, 각 상태 si+1를 활용하는 두 개의 전 확률 파라메터는 서로 비교되고 보다 작은 전 확률 파라메터는 새로운 확률 파라메터로서 각 상태 si+1에 할당된다. 역 거리에 의하여, 최소 대신에 최대를 형성하는 것이 가능하다.
제6도는 디지탈 전송 시스템의 전형적인 실시예를 도시한 것이다. 전송될 정보 신호 x는 무선 변환 인코더(5)에 인가된다. 변환 인코더(5)는 송신기(1)에 의하여 분산성 송신 채널상에 전송되는 2진 신호를 발생시킨다. 수신기 끝에서, 샘플 신호 z를 발생시키는 수신기(2)가 존재한다. 이 샘플 신호 z는 이퀄라이져(3)에 인가된다. 상기 이퀄라이져는 평가뿐만아니라 신뢰 정보를 발생시킨다. 산정치 및 확실정 정보는 디코더(6)에 인가되며, 이 디코더가 시퀀스 x를 디코딩하게 된다. 이 디코딩에는 Viterbi 프로세스에 따른 디코더 연산이 활용된다. Viterbi 디코딩에 있어서, 수신된 엔코드 신호 시퀀스는 인코더(5)가 발생시킨 임의의 유효 코드 시퀀스와 비교된다. Viterbi 디코더에 있어서 다수의 비트가 활용되는데, 여기서 이퀄라이징된 데이타 시퀀스는 코드 기억의 개별적인 코드 요소들과는 구별이 된다. 이와같은 방식으로 구해진 거리를 확실성 정보로 배율할 때, 산정치는 디코드될 데이타 시퀀스로부터 구해진다. 이와같은 방식으로 하여 원래 전송된 데이타 시퀀스가 디코딩된 후 실질적으로 구해질 가능성이 증대된다. 따라서, 디코더(6)는 디코딩 목적을 위해 신호 용장도를 활용할 뿐만아니라 또한 디코드될 데이타 시퀀스의 개별 비트들중 어느 비트가 더 신뢰성이 있는지 아니면 덜 신뢰성이 있는지에 관한 정보를 활용한다.

Claims (10)

  1. 아날로그 신호 처리부(2,21) 및 기억 깊이가 n인 전송 채널(11)과, A/D 변환기(22)와, 상태 변화(si,si+1)를 기억시키는 레지스터(331,332,333)를 갖는 메모리 수단(33)을 갖춘 디지탈 신호 처리부(31,32,33,34,35)를 포함하는 이퀄라이져(3)를 구비하는 수신기에 있어서, 상기 메모리 수단(33)의 상기 레지스터(331,332,333)가 모두 2n'(1n'n)개의 메모리 위치를 구비하고, 상기 메모리 수단(33)이 메모리 경로 레지스터(334)를 구비하며, 여기서 각각의 순시(i)에 적어도 n개의 선택 비트(bi-1,…bi-n',bi-n'-1,…bi-n,…)가 2n'상태에 대해 소정의 첫번째 선택 비트(bi-1)로 시작되면서 기억되는 것을 특징으로 하는 디지탈 전송 시스템용 수신기.
  2. 제1항에 있어서, 상기 이퀄라이져(3)가 상태 변화(si',si+1')의 특징을 이루며, 상기 메모리 수단(33)에 기억되어 있는 n'+1비트(bi,…bi-n') 및 메모리 경로 레지스터(334)의 n-n'비트에 따라 상태 변화에 대한 확률 파라메터를 형성하는 제어 및 산술 논리(35)를 포함하고, 상기 제어 및 산술 농도가 모든 2n'개의 가능한 0-경로 및 1-경로의 비트 시퀀스(bi,bi-1,…,bi-n'+1,bi-n')의 원리에 따라 최소 0-경로 및 최소 1-경로 각각과 적절한 전체 확률 파라메터를 형성함과 아울러 두 개로 고려된 전체 확률 파라메터중 적은 것에 할당되어진 2진값이 비트 bi-n에 대한 산정치인가의 여부를 결정하며 두 개로 고려된 전체 확률 파라메터에 따라 이러한 산정치에 대한 확실성 정보를 형성하는 것을 특징으로 하는 디지탈 전송 시스템용 수신기.
  3. 제1항 또는 2항에 있어서, 상기 메모리 경로 레지스터(334)가 M(Mn)선행 비트의 기억 깊이를 가지며, 순시 i에서 최소 0-경로의 전체 확률 파라메터가 최소 1-경로의 전체 확률 파라메터 보다 작으면 비트 bi-N'(n'NM)에 대한 최소 0-경로로부터 산정치(bi-N)를 택하고, 그렇지 않으면 최소 1-경로로부터 산정치를 택하며, 확실성 정보를 N-n' 시간 간격만큼 지연시킬 때 비트(bi-n')에 할당된 산정치의 신뢰성 정보에 산정치가 적절히 할당되는 것을 특징으로 하는 디지탈 전송 시스템용 수신기.
  4. 제1항 또는 2항에 있어서, 상기 메모리 경로 레지스터(334)가 M(Mn) 선택 비트의 기억깊이를 가지며, 순시 i에서는 비트(bi-N)(n'NM)에 대한 확실성 정보가 형성되며, 이러한 확실성 정보는 단지 0-경로(bi-N=0) 또는 1-경로(bi-N=1)가 순시 i에서 존재하면 소정의 대체값으로 대체되는 것을 특징으로 하는 디지탈 전송 시스템용 수신기.
  5. 제1항 또는 2항에 있어서, 상기 확실성 정보는 선택된 두 경로의 확률값간의 비로 형성되는 것을 특징으로 하는 디지탈 전송 시스템용 수신기.
  6. 제1항 또는 2항에 있어서, 두 상태간의 변화 확률의 자승 거리가 확률 파라메터의 거리(metric)로서 사용되며, 상태 변화에서 발견된 거리는 그 결정된 전체 거리에 가산되어 전체 확률 파라메터의 전체 거리를 형성하는 것을 특징으로 하는 디지탈 전송 시스템용 수신기.
  7. 제1항 또는 2항에 있어서, 0-경로의 전체 거리는 1-경로의 전체 거리에서 감해지며, 차의 부호는 산정치를 나타내고 절대차 값은 이 산정치에 할당되어진 확실성 정보를 나타내는 것을 특징으로 하는 디지탈 전송 시스템용 수신기.
  8. 제1항 또는 2항에 있어서, 상기 확실성 정보는 소정의 노이즈 전력에 따른 값으로 보정되는 것을 특징으로 하는 디지탈 전송 시스템용 수신기.
  9. 제1항 또는 2항에 있어서, 전송될 정보 신호(x)는 송신기 단에 있는 변환 인코더(5)에 의해 비트(b)로 인코드되며, 변환 디코더로서 동작하는 디코더(6)는 상기 시스템에 있는 이퀄라이져(3)의 뒤에 배치되고, 상기 디코더는 디코딩시 산정치 비트뿐만아니라 이 산정치 비트에 할당된 확실정 정보를 처리하는 것을 특징으로 하는 디지탈 전송 시스템용 수신기.
  10. 제1항 또는 2항에 청구된 바와같은 수신기를 구비하는 디지탈 전송 시스템.
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