JPH0432317A

JPH0432317A - 逐次復号装置

Info

Publication number: JPH0432317A
Application number: JP13883990A
Authority: JP
Inventors: Toshiya Todoroki; 俊哉轟
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-05-29
Filing date: 1990-05-29
Publication date: 1992-02-04
Anticipated expiration: 2012-06-18
Also published as: JP2621582B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、デジタルデータの伝送または蓄積過程でデー
タに生じた誤りを自動的に訂正する誤り訂正復号化装置
に関する。

〔概要〕

本発明は、ビットシリアル復号処理を行う逐次復号装置
において、この処理を２ビット単位に実行して状態保持回路の無駄
な動作を緩和することにより、符号シンボル当たりの処
理時間を短縮することができるようにしたこものである
。

〔従来の技術〕

データの伝送誤りを検出して訂正するために、データを
いくつかの情報シンボルに区切り、誤す訂正符号器（以
下、符号器という）で畳み込み符号化して情報シンボル
に冗長ビットを付加した符号シンボルにし、伝送された
符号シンボルを誤り訂正復号器（以下復号器という）で
ファンアルゴリズムを用いて逐次復号することが行われ
ている。

このような符号器は状態保持回路と関数発生回路とを備
えている。状態保持回路は例えば双方向のシフトレジス
タで構成され、内部状態を保持し、情報シンボルの入力
によって内部状態を変更する。

関数発生器は内部状態を入力して冗長ビットを発生する
。情報シンボルに冗長ビットが付加され符号シンボルに
なり、この符号シンボルが伝送される。

復号器が受取る受信信号列は、伝送誤りにより必ずしも
送られた符号シンボルのビット列とは一致しない。復号
器は対応する符号器と同一の機能を有する回路（以下、
符号器複製という）をもっており、例えば情報シンボル
の長さが３ビットならば、０００．００１、−．１１１
の８通りのすべての可能な情報シンボルのビット列を符
号器複製にそれぞれ入力したときの符号器複製の出力ビ
ット列を受信信号列とそれぞれ比較し、受信信号列に最
も近い符号シンボルを与える情報シンボルから送られた
情報シンボルを推定する。近さの尺度として、ファノ尤
度と呼ばれる尤度が用いられる。ファンアルゴリズムで
は、基本的にはファノ尤度の累積尤度が最も大きくなる
情報シンボル列を送られた情報シンボル列であると判定
していく。もっとも、受信信号列に誤りが多発すると、
まちがった情報シンボルを送られた情報シンボルである
と判定する可能性がある。いったん誤った判定をすると
、それ以後の復号器複製の内部状態が符号器の内部状態
とくいちがい、それ以後はファノ尤度の大きな情報シン
ボルを見付けようとしてもなかなか見付けられなくなる
ので、過去に誤った判定をしたことが検出できる。誤っ
た判定をしたことを検出すると、符号器複製の内部状態
を過去の状態に戻した後に、過去に選んだ情報シンボル
の次にファノ尤度の大きな情報シンボルを送られた情報
シンボルであると判定して復号化をやり直す。ファノ尤
度が次に大きな情報シンボルを見付けようとしてもすで
に探索済みで見付けることができなければ、もう１つ過
去の状態に戻って同様な操作を行う。このように試行錯
誤を繰り返して復号化を行い、いったん出力した復号結
果を後で変更する可能性があるので、復号器は入力した
受信信号列のバッファおよび復号結果のバッファを必要
とする。

以上説明したファンアルゴリズムは米国人ファ／　（Ｒ
，Ｍ、Ｆａｎｏ）が考案したもので、ＩＥＥＥｒ情報理
論についての報告Ｊ　　（Ｔｒａｎｓａｃｔｉｏｎｓ　
ｏｎ　Ｉｎｆｏ−ｒｍａｔｉｏｎ　Ｔｈｅｏｒｙ）　　
、Ｉ　Ｔ　−９（１９６３）（米）Ｐ、　６４−７４に
記載されている。また、このような符号器および復号器
は例えば米国人ジュージ・デビット・フォーニイ・ジｘ
ニア（Ｇｅｏｒｇｅ　Ｄａ、ｖｉｄ　Ｆｏｒｎｅｙ、Ｊ
ｒ）の論文ＩＥＥＥ　ｒ通信技術についての報告Ｊ　　
（Ｔｒａｎｓａｃｔｘｏｎｓ　ｏｎ　Ｃｏｍｍｕｎｉｃ
ａｔｉｏｎｓ　Ｔｅｃｈｎｏｌｏｇｙ）、Ｃ０Ｍ１９　
（１９７１）　（米）Ｐ８２１−Ｐ８３５に記載されて
いる回路で実現できる。

ところで、情報シンボルの長さかにビットであるとする
と、可能な情報シンボルは２に通りある。

従来の復号器は、１回の復号操作のために２に通りの情
報シンボルに対して尤度を計算し、それらの尤度を比較
するのに２に一１回の比較演算をする必要があるので、
情報シンボルの長さが長くなると高速な復号化ができな
くなる欠点がある。この欠点を解決するために、出願番
号６１−２２５４０３のビットシリアル復号器が提案さ
れている。このビットシリアル復号器の原理は、情報シ
ンボルの各（情報）ビットを長さ１ビットの情報シンボ
ルに対する符号シンボルと見なし、冗長ビットを長さ０
ビットの情報シンボルに対する符号シンボルと見なして
受信信号列をビットごとに逐次復号化することにある。

長さ１ビットの情報シンボルは「０」、「１」の２通り
であるから、１回の復号操作のために２通りの情報シン
ボルに対して尤度を計算し、それらの尤度を比較するの
に１回の比較演算をすればよい。これに対して従来の復
号器は情報ビット１ビットあたり（２に−１）／に回の
比較演算を必要とする。したがって、情報シンボルのビ
ット長が２以上であればビットシリアル復号器の復号化
は従来の復号器の復号化より高速になる。

第２図はこのようなビットシリアル復号器の基本構成を
示すブロック図である。ただし、情報シンボルの長さを
ｎ−１ビットとし、符号シンボルの長さをｎビットとし
、ｎは偶数としている。情報シンボルを修正する手数を
少なくする意味で組織符号を用いている。

状態保持回路１０２は例えば双方向シフトレジスタであ
り、情報ビットのほか冗長ビットをもダミービットとし
て保持する。関数発生器１０３は対応する符号器の関数
発生器と同じものである。カウンタ１０５は、モジユロ
ｎのｎ進カウンタであり、状態保持回路１０２の内容が
それぞれ左右にシフトされるごとに「１」だけ増減され
る。識別器１０６はカウンタ１０５があらかじめ決めら
れた値をとると「１」を、それ以外のときは「０」を出
力する。

セレクタ１１０は識別器１０６の出力が「０」のときは
状態保持回路１０２の左端に保持されたビットを選択し
、識別器１０６の出力が「１」のときは関数発生器１０
３の出力するビットを選択する。逐次復号制御回路１１
５はセレクタ１１０の出力とレジスタ１１２に保持され
た受信信号とを比較したファンアルゴリズムを実行し、
状態保持回路１０２の内容を左右にシフトしたり、状態
保持回路１０２の左端に反転器１０９の出力を保持した
りする。逐次復号制御回路１１５の構造は、入力される
ビット数が従来の復号器におけるより小さいという点を
除けば従来の復号器におけるものの構造と同じである。

受信信号列は入力端子１０１から１ビットずつ入力され
ていったんバッファ１１１に蓄えられ、逐次復号制御回
路１１５が必要とするときにレジスタ１１２と状態保持
回路１０２の左端とに保持される。逐次復号制御回路１
１５は、過去の推定が正しいと判断しているときは、状
態保持回路１０２の内容を右にシフトし、はみだしたビ
ットをバッファ１１４に出力し、レジスタ１１２の内容
をバッファ１１３に出力し、バッファ１１１から受信信
号を取り出してレジスタ１１２と状態保持回路１０２の
左端とに保持する。

一方、逐次復号制御回路１１５は過去の推定がまちがっ
ていると判断すると、状態保持回路１０２を左にシフト
し、バッファ１１４から過去にバッファ１１４に入力し
たビットを取り出して状態保持回路１０２の右端に保持
することにより内部状態を過去の状態に戻し、レジスタ
１１２の内容をバッファ１１１に戻し、バッファ１１３
から過去にバッファ１１３に入力したビットを取り出し
てレジスタ１１２に保持する。

過去に状態保持回路１０２に入力されたビットが送られ
た情報ビットでないと判断して逐次復号制御回路１１５
がビットの修正を行うときは、状態保持回路１０２の左
端に保持されたビットの値を反転器１０９で反転して再
び状態保持回路１０２の左端に保持し直す。しかし、す
でに修正を行った場合と識別器１０６の出力が「１」の
場合には、修正はできない。修正ができない場合に、逐
次復号制御回路１１５はさらに過去の判定を修正する。

状態保持回路１０２の左端に保持されているビットが過
去に修正されていなければ、このビットはレジスタ１１
２の内容に一致し、修正されていなければ一致しないか
ら、排他的論理和回路１０７の出力が「０」であるか「
１」であるかによって修正の有無が判断できるので、排
他的論理和回路１０７の出力と識別器１０６の出力との
論理和である論理和回路１０８の出力によって、逐次復
号制御回路１１５はビットの修正ができるか否かを判別
することができる。

以上の操作を行ってバッファ１１４に情報ビットの推定
値を蓄え、最終的に出力端子１０４から出力する。

〔発明が解決しようとする課題〕

しかし、このようなビットシリアル復号器では、情報シ
ンボルの全体としての尤度の計算や比較をすることなく
尤度の大きな情報を選び出すことができるかわりに、双
方向シフトレジスタを用いた状態保持回路１０２の動作
にむだな動きが生ずる。

これは、符号化率（ｎｉ）／ｎの組織符号を用いている
ために、識別器１０６の出力が「１」となる、すなわち
冗長ビットの位置に対する処理が行われるまで逐次復号
制御回路１１５は正しい操作を行っているかどうかを判
断できないからである。

すなわち、情報シンボル中のある情報ビットを修正する
と、逐次復号制御回路１．１５は強引に状態保持回路１
０２の双方向シフトレジスタを冗長ビットに対応する位
置まで進め、逐次復号制御回路１１５の判断を仰がなく
てはならない。また、逐次復号制御回路１１５が修正誤
りと判定すると、過去に戻るように双方向シフトレジス
タを後退させなければならない。本発明、このような双
方向シフトレジスタのむだな動きをなくし、符号シンボ
ル当りの処理時間を短くし、誤り訂正能力の高い逐次復
号装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、畳み込み符号化された情報シンボルに冗長ビ
ットが付加された符号シンボルのビット列が到来する入
力端子と、この入力端子を経由するビット列に対してビ
ットシリアル復号処理を行う復号手段とを備えた逐次復
号装置において、上記入力端子は、符号シンボルを分割
して生成された冗長ビットを含む第一のビット群と第二
のビット群とがそれぞれ到来する第一入力端子および第
二入力端子で構成され、上記復号手段は、上記第一入力
端子および上記第二入力端子に接続され、２ビット単位
でビットシリアル復号処理を実行する構成であることを
特徴とする。

ここで、上記復号手段は、上記第一のビット群および上
記第二のビット群の１ビットをそれぞれ入力して所定期
間保持する状態保持回路と、上記状態保持回路が保持す
る内容から冗長ビットを抽出する関数発生器と、ビット
シリアル復号処理中のビットに対応する符号シンボル中
の部分を算出するカウンタと、情報シンボル中の冗長ビ
ットを識別する識別器と、上記第一のビット群と上記第
二のビット群との組合せで決まる情報ビットの組または
冗長ビットと情報ビットとの組のいずれであるかを上記
識別器の出力に基づき調べ該当する２ビットの尤度を逐
次求めて最大尤度の情報シンボルを選択する逐次復号制
御回路と、上記逐次復号制御回路への上記第一のビット
群の最終入力を選択するセレクタとを備えた構成でも良
い。

〔作用〕

本発明の回路では、ビット単位の処理をやめて２ビット
ずつの処理を行っている。すなわち、情報シンボルを誤
り訂正符号器で畳み込み符号化し、情報シンボルに冗長
ビットを付加した符号シンボルをあらかじめ定められた
組合わせで冗長ビットを含むビット群とそうでないビッ
ト群に２分したものを逐次復号装置の入力し、情報ビッ
トと情報ビットの２ビットの組または情報ビットと冗長
ビットの２ビットの組の尤度を識別器の出力に応じて逐
次復号制御回路で求め、送信情報シンボルのそれぞれの
ビットを推定することによって尤度の大きい情報シンボ
ルを選び出していく。このようにすることにより、双方
向シフトレジスタの無駄な動きが緩和され、符号シンボ
ル当りの処理時間が短くなり、誤り訂正能力が向上でき
る。

〔実施例〕

以下、本発明の一実施例について図面を参照して説明す
る。第１図は、本発明の基本構成を示すブロック図であ
る。ただし、情報シンボルの長さを（ｎ−１）ビットと
し、符号シンボルの長さをｎビットとし、ｎは偶数とし
ている。また、情報シンボルを修正する手数を少なくす
る意味で組織符号を用いている。

この実施例は、第１図に示すように、畳み込み符号化さ
れた情報シンボルに冗長ビットが付加された符号シンボ
ルのビット列が到来する入力端子と、この入力端子を経
由するビット列に対してビットシリアル復号処理を行う
復号手段とを備え、さらに、本発明の特徴とする手段と
して、上記入力端子は、符号シンボルを分割して生成さ
れた冗長ビットを含む第一のビット群と第二のビット群
とがそれぞれ到来する入力端子１および入力端子５で構
成され、上記復号手段は、入力端子１および入力端子５
に接続され、２ビット単位でビットシリアル復号処理を
実行する構成であり、上記第一のビット群および上記第
二のビット群の１ビットをそれぞれ入力して所定期間保
持する状態保持回路１０および１１と、状態保持回路１
０および１１が保持する内容から冗長ビットを抽出する
関数発生器９と、ビットシリアル復号処理中のビットに
対応する符号シンボル中の部分を算出するカウンタ１５
と、情報シンボル中の冗長ビットを識別する識別器１６
と、上記第一のビット群と上記第二のビット群との組合
せで決まる情報ビットの組または冗長ビットと情報ビッ
トとの組のいずれであるかを識別器１６の出力に基づき
調べ該当する２ビットの尤度を逐次求めて最大尤度の情
報シンボルを選択する逐次復号制御回路１４と、逐次復
号制御回路１４への上記第一のビット群の最終入力を選
択するセＬ−クタ１７とを備える。

次に、この実施例の動作を説明する。

情報保持回路１０および１１は例えば双方向シフト１／
ジスタであり、状態保持回路１１は情報ビットのみを保
持し、状態保持回路１０は情報ビットのばか冗長ビット
をもダミービットとして保持する。関数発生器９は対応
する符号器の関数発生器と同じものである。カウンタ１
５はモジコロｎ　／　２のｎ／２進カウンタであり、状
態保持回路１０および１１の内容がそれぞれ左右にシフ
トされるごとに「１」だけ増減される。識別器１６はカ
ウンタ１５があらかじめ決められた値をとると「１」、
その以外のときは「０」を出力する。セレクタ１７は、
識別器１６の出力が「０」のときは状態保持回路１０の
左端に保持されたビットを選択し、識別器１６の出力が
「１」のときは関数発生器９の出力するビットを選択す
る。逐次復号制御回路１４は、セレクタ１７の出力とレ
ジスタ３に保持された受信信号とを、また、状態保持回
路１１の右端に保持されたビットとレジスタ７に保持さ
れた受信信号とをそれぞれ比較してファノアルゴリズム
を実行し、状態保持回路１０および１１の内容を左右に
シフトしたり、状態保持回路１０の左端に排他的論理和
回路１８の出力や状態保持回路１１の右端に反転器２３
の出力を保持したりする。逐次復号制御回路１４の構造
は従来の復号器におけるものと同じ構造である。

受信系列はあらかじめ定められた組合わせで２分されて
いるので、入力端子１からは冗長ビットを含むビット群
が１ビットずつ入力され、入力端子５からは情報ビット
のみのビット群が１ビットずつ入力され、それぞれがい
ったんバッファ２および６に蓄えられ、逐次復号制御回
路１４が必要とするときに、レジスタ３と状態保持回路
１０の左端とに、またレジスタ７と状態保持回路１１の
右端とにそれぞれ保持される。逐次復号制御回路１４は
、過去の推定が正しいど判断しているときには、状態保
持回路１０の内容を右にシフトし、また、状態保持回路
１１の内容を左にシフトし、それぞれはみ出したビット
をバッファ１２に出力し、レジスタ３の内容をバッファ
４に出力し、バッファ２から受信信号を取り出してレジ
スタ３と状態保持回路１０の右端とに保持し、レジスタ
７の内容をバッファ８に出力し、バッファ６から受信信
号を取り出してレジスタ７と状態保持回路１１の左端に
保持する。

一方、逐次復号制御回路１４は過去の推定がまちがって
いると判断すると、状態保持回路１０を左にシフトし、
バッファ１２から過去にバッファ１２に入力したビット
を取り出して状態保持回路１０および１１の右端と左端
とにそれぞれ保持することにより内部状態を過去の状態
に戻し、レジスタ３の内容をバッファ２に戻し、また、
レジスタ７の内容をバッファ６に戻し、バッファ４から
過去にバッフＴ４から入力したビットを取り出してレジ
スタ３に保持し、またバッファ８から過去にバッファ８
から入力したビットを取り出してレジスタ７に保持する
。過去に状態保持回路１０および１１に入力されたビッ
トが送られた情報ビットでないと判断して逐次復号制御
回路１４がビットの修正を行うときは、状態保持回路１
１の右端に保持されたビットの値を反転器２３で反転し
て再び状態保持回路１１の右端に保持し直す。このとき
に、状態保持回路１０の左端の出力は反転器２１で反転
され、反転器２２の出力と排他的論理和回路１８で排他
的論理和が施されるが値は変化しない。しかし、状態保
持回路１１の右端のビットがすでに修正を行った場合に
は、状態保持回路１１の右端の出力は反転器２１で反転
して元の値に戻され、状態保持回路１０の左端の出力を
排他的論理和回路１８ないし１９と反転器２１および２
２を使って反転して再び状態保持回路１０の右端に保持
し直す。さらに、この状態もすでに修正を行った場合に
は、状態保持回路１０の左端の出力は排他的論理和回路
１８ないし１９と反転器２１および２２とにより同じ値
を取り、再び状態保持回路１０の左端に保持し直される
。また、状態保持回路１１の右端の出力は反転器２３に
より反転され、再び状態保持回路１１の右端に保持し直
される。このような動作は状態保持回路１０の左端の出
力と情報保持回路の右端の出力が共に情報ビットの場合
であるが、状態保持回路１０の左端の出力が冗長ビット
で、状態保持回路１１の右端の出力が情報ビットである
場合には、状態保持回路１１の右端の出力しか修正でき
ない。

状態保持回路１０および１１の左端および右端に保持さ
れているビットが過去に修正されていなければ、これら
のビットはレジスタ３および７の内容とそれぞれ一致し
、修正されていなければ一致しないから、排他的論理和
回路１９および２０の出力が「０」であるか「１」であ
るかによって修正の有無が判断てきる。排他的論理和回
路１９および２０の出力の論理積である論理積回路２６
の出力と冗長ビットを示す識別器１６の出力と排他的論
理和回路２０の出力との論理積である論理積回路２５の
出力との論理和である論理和回路２４の出力によって、
逐次復号制御回路１４は２つのビットの修正ができるか
否かを判別できる。修正できない場合は逐次復号制御回
路１４はさらに過去の判定を修正する。このような操作
を行ってバッファ１２に情報ビットの推定値を蓄え、最
終的に出力端子１３から出力する。

〔発明の効果〕

本発明は、以上説明したように、２ビットずつ処理する
機能をもつことにより、従来技術であるビットシリアル
誤り訂正復号器で生じた双方向シフトレジスタの無駄な
動きが緩和できるので、符号シンボル当りの処理時間が
短縮でき、誤り訂正能力を向上させることができる効果
がある。また、ビットシリアル誤り訂正復号器での符号
シンボル当りの処理時間を同じに保てば、本発明で用い
たバッファのメモリ容量を少なくすることができるので
、回路の小型化とコスト削減とが図れる効果がある。

【図面の簡単な説明】

第１図は本発明実施例の構成を示すブロック構成図。第２図は従来例の構成を示すブロック構成図。１．５・・・入力端子、２．４．６．８．１２・・・バ
ッファ、３．７・・・レジスタ、９・・・関数発生器、
１０．１１・・・状態保持回路、１３・・・出力端子、
１４・・・逐次復号制御回路、１５・・・カウンタ、１
６・・・識別器、１７・・・セレクタ、１８．１９．２
０・・・排他的論理和回路、２１．２２．２３・・・反
転器、２４・・・論理和回路、２５．２６・・・論理積
回路。

Claims

【特許請求の範囲】１、畳み込み符号化された情報シンボルに冗長ビットが
付加された符号シンボルのビット列が到来する入力端子
と、この入力端子を経由するビット列に対してビットシ
リアル復号処理を行う復号手段とを備えた逐次復号装置
において、上記入力端子は、符号シンボルを分割して生成された冗
長ビットを含む第一のビット群と第二のビット群とがそ
れぞれ到来する第一入力端子および第二入力端子で構成
され、上記復号手段は、上記第一入力端子および上記第二入力
端子に接続され、２ビット単位でビットシリアル復号処
理を実行する構成であることを特徴とする逐次復号装置。２、上記復号手段は、上記第一のビット群および上記第
二のビット群の１ビットをそれぞれ入力して所定期間保
持する状態保持回路と、上記状態保持回路が保持する内
容から冗長ビットを抽出する関数発生器と、ビットシリ
アル復号処理中のビットに対応する符号シンボル中の部
分を算出するカウンタと、情報シンボル中の冗長ビット
を識別する識別器と、上記第一のビット群と上記第二の
ビット群との組合せで決まる情報ビットの組または冗長
ビットと情報ビットとの組のいずれであるかを上記識別
器の出力に基づき調べ該当する２ビットの尤度を逐次求
めて最大尤度の情報シンボルを選択する逐次復号制御回
路と、上記逐次復号制御回路への上記第一のビット群の
最終入力を選択するセレクタとを備えた請求項１記載の
逐次復号装置。