JPH0653843A - 逐次復号装置 - Google Patents
逐次復号装置Info
- Publication number
- JPH0653843A JPH0653843A JP20463092A JP20463092A JPH0653843A JP H0653843 A JPH0653843 A JP H0653843A JP 20463092 A JP20463092 A JP 20463092A JP 20463092 A JP20463092 A JP 20463092A JP H0653843 A JPH0653843 A JP H0653843A
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- JP
- Japan
- Prior art keywords
- bits
- bit
- bidirectional shift
- code symbol
- shift registers
- Prior art date
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】符号シンボル当りの処理時間を短縮する。
【構成】シリアル・パラレル変換器１は、入力する符号
シンボルＳｉを第１のビット群Ｓ１および第２のビット
群Ｓ２に分割する。枝選択器１８は、双方向シフトレジ
スタ１０，１１からの連続した各２ビットおよび、これ
らビットに対応するレジスタ３，７からの各２ビットの
計８ビットを受け、次に尤度を計算する２組のビット、
すなわち、制御回路が正しいと判定した場合と誤りと判
定した場合の２組のビットを、所定のテーブルを参照し
て１時刻前に選択する。累積尤度計算器１９，２０は、
枝選択器１８が選択した１時刻前の２組のビットについ
て、推定した符号シンボル列の累積尤度をそれぞれ計算
する。比較器２２は、セレクタ２１が選択した累積尤度
と現在のしきい値とを比較して比較結果を制御回路１４
へ送出する。
シンボルＳｉを第１のビット群Ｓ１および第２のビット
群Ｓ２に分割する。枝選択器１８は、双方向シフトレジ
スタ１０，１１からの連続した各２ビットおよび、これ
らビットに対応するレジスタ３，７からの各２ビットの
計８ビットを受け、次に尤度を計算する２組のビット、
すなわち、制御回路が正しいと判定した場合と誤りと判
定した場合の２組のビットを、所定のテーブルを参照し
て１時刻前に選択する。累積尤度計算器１９，２０は、
枝選択器１８が選択した１時刻前の２組のビットについ
て、推定した符号シンボル列の累積尤度をそれぞれ計算
する。比較器２２は、セレクタ２１が選択した累積尤度
と現在のしきい値とを比較して比較結果を制御回路１４
へ送出する。
Description
【０００１】
【産業上の利用分野】本発明は逐次復号装置に関し、特
にディジタルデータの伝送誤りをファノアルゴリズムを
用いて逐次訂正して復号する逐次復号装置に関する。
にディジタルデータの伝送誤りをファノアルゴリズムを
用いて逐次訂正して復号する逐次復号装置に関する。
【０００２】
【従来の技術】ディジタルデータの伝送誤りを訂正する
ために、送信側で情報シンボルに対して畳込み符号化し
て符号シンボルとして送出し、受信側では、この符号シ
ンボルを受信し、逐次復号装置によりファノアルゴリズ
ムを用いて逐次訂正して復号することが行われている。
ために、送信側で情報シンボルに対して畳込み符号化し
て符号シンボルとして送出し、受信側では、この符号シ
ンボルを受信し、逐次復号装置によりファノアルゴリズ
ムを用いて逐次訂正して復号することが行われている。
【０００３】このような逐次復号装置は、送信側で使用
される符号器と同一の符号器（符号器複製と称する）を
有しており、情報シンボルの全てのビット列を符号器複
製に入力して符号シンボルを再生し、この再生符号シン
ボルと受信した符号シンボルとを比較し、最も近い符号
シンボルを与える情報シンボルを正しい情報シンボルと
して推定する。
される符号器と同一の符号器（符号器複製と称する）を
有しており、情報シンボルの全てのビット列を符号器複
製に入力して符号シンボルを再生し、この再生符号シン
ボルと受信した符号シンボルとを比較し、最も近い符号
シンボルを与える情報シンボルを正しい情報シンボルと
して推定する。
【０００４】また、ファノメトリックと呼ばれる尤度を
算出し、現在推定している情報シンボル列までの累積尤
度が、その時点のしきい値より大きければ、正しい復号
が実行されているとして復号を継続し、もし、その時点
のしきい値より小さければ、過去において誤ったと判断
して、符号器複製の内部状態を過去の状態に戻した後、
累積尤度がしきい値より大きな情報シンボルを試行錯誤
的に推定していく。
算出し、現在推定している情報シンボル列までの累積尤
度が、その時点のしきい値より大きければ、正しい復号
が実行されているとして復号を継続し、もし、その時点
のしきい値より小さければ、過去において誤ったと判断
して、符号器複製の内部状態を過去の状態に戻した後、
累積尤度がしきい値より大きな情報シンボルを試行錯誤
的に推定していく。
【０００５】このような計算アルゴリズムはファノアル
ゴリズムと呼ばれ、米国人ファノ（Ｒ．Ｍ．Ｆａｎｏ）
氏が考案したものであり、ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒ
ｙ，ＩＴ−９，１９６３年に記載されている。
ゴリズムと呼ばれ、米国人ファノ（Ｒ．Ｍ．Ｆａｎｏ）
氏が考案したものであり、ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒ
ｙ，ＩＴ−９，１９６３年に記載されている。
【０００６】図２は、従来の逐次復号装置の一例を示す
ブロック図であり、情報シンボルが長くなっても高速処
理が可能となるように、ビットシリアル復号を行ってい
る。このビットシリアル復号の原理は、情報シンボルの
各ビットを長さ１ビットの情報シンボルに対する符号シ
ンボルと見做し、受信信号列をビット毎に逐次復号化す
ることにある。従って、長さ１ビットの情報シンボル
は、０，１の２通りであるから、１回の復号操作のため
に２通りの尤度を計算して１回の比較演算をすればよい
ので、高速化できる。
ブロック図であり、情報シンボルが長くなっても高速処
理が可能となるように、ビットシリアル復号を行ってい
る。このビットシリアル復号の原理は、情報シンボルの
各ビットを長さ１ビットの情報シンボルに対する符号シ
ンボルと見做し、受信信号列をビット毎に逐次復号化す
ることにある。従って、長さ１ビットの情報シンボル
は、０，１の２通りであるから、１回の復号操作のため
に２通りの尤度を計算して１回の比較演算をすればよい
ので、高速化できる。
【０００７】ここで、情報シンボルの長さはｎ−１（ｎ
は２以上の整数）ビット、冗長ビットは１ビットとし、
符号シンボルの長さはｎビットとしている。また、修正
処理を容易にするために、符号シンボルの中の冗長ビッ
トの位置が予め設定されている組織符号を用いている。
は２以上の整数）ビット、冗長ビットは１ビットとし、
符号シンボルの長さはｎビットとしている。また、修正
処理を容易にするために、符号シンボルの中の冗長ビッ
トの位置が予め設定されている組織符号を用いている。
【０００８】さて、入力端子１０１に１ビットずつ入力
する符号シンボルは、一旦バッファ１１１に蓄えられ、
制御回路１１５の制御によって双方向シフトレジスタ１
０２の左端およびレジスタ１１２に保持される。
する符号シンボルは、一旦バッファ１１１に蓄えられ、
制御回路１１５の制御によって双方向シフトレジスタ１
０２の左端およびレジスタ１１２に保持される。
【０００９】制御回路１１５は、尤度計算機能およびし
きい値との比較機能を有しており、過去の推定が正しい
と判断したとき、双方向シフトレジスタ１０２の内容を
右にシフトし、はみ出したビットをバッファ１１４に入
力すると共に、レジスタ１１２の内容をバッファ１１３
へ入力する。また、過去の推定が間違っていると判断し
たとき、双方向シフトレジスタ１０２の内容を左にシフ
トし、バッファ１１４から過去のビットを取り出して双
方向シフトレジスタ１０２の右端に保持させ、双方向シ
フトレジスタ１０２の内容を過去の状態に戻すと共に、
レジスタ１１２の内容をバッファ１１１に戻し、更に、
バッファ１１３から過去のビット列を取り出してレジス
タ１１２に保持させてビット修正を行う。
きい値との比較機能を有しており、過去の推定が正しい
と判断したとき、双方向シフトレジスタ１０２の内容を
右にシフトし、はみ出したビットをバッファ１１４に入
力すると共に、レジスタ１１２の内容をバッファ１１３
へ入力する。また、過去の推定が間違っていると判断し
たとき、双方向シフトレジスタ１０２の内容を左にシフ
トし、バッファ１１４から過去のビットを取り出して双
方向シフトレジスタ１０２の右端に保持させ、双方向シ
フトレジスタ１０２の内容を過去の状態に戻すと共に、
レジスタ１１２の内容をバッファ１１１に戻し、更に、
バッファ１１３から過去のビット列を取り出してレジス
タ１１２に保持させてビット修正を行う。
【００１０】次にビット修正の処理動作について説明す
る。
る。
【００１１】制御回路１１５は、まず、双方向シフトレ
ジスタ１０２の左端のビットをレジスタ１１２を介して
反転回路１０９に入力し、反転させて再び左端に保持さ
せる。このビットが過去に修正されていない場合はレジ
スタ１１２の内容と一致するので、排他的論理和回路１
０７の出力は「０」となる。従って、排他的論理和回路
１０７の出力が「０」か「１」かによって、過去に修正
されたビットであるか否かを判断できる。
ジスタ１０２の左端のビットをレジスタ１１２を介して
反転回路１０９に入力し、反転させて再び左端に保持さ
せる。このビットが過去に修正されていない場合はレジ
スタ１１２の内容と一致するので、排他的論理和回路１
０７の出力は「０」となる。従って、排他的論理和回路
１０７の出力が「０」か「１」かによって、過去に修正
されたビットであるか否かを判断できる。
【００１２】ところで、関数発生器１０３は、送信側の
符号器で使用される関数発生器と同じものであり、双方
向シフトレジスタ１０２が保持する情報ビットから冗長
ビットを生成する。カウンタ１０５は、モジュロｎのｎ
進カウンタであり、双方向シフトレジスタ１０２の内容
が左右にシフトする毎に１だけ増減して、尤度計算中の
符号シンボルのビット位置を算出する。識別器１０６
は、カウンタ１０５のカウント値が所定値、すなわち冗
長ビット位置を示したときに「１」、それ以外では
「０」を出力する。セレクタ１１０は、識別器１０６の
出力が「１」のとき関数発生器１０３からの冗長ビット
を選択し、「０」のときは双方向シフトレジスタ１０２
の左端の情報ビットを選択する。
符号器で使用される関数発生器と同じものであり、双方
向シフトレジスタ１０２が保持する情報ビットから冗長
ビットを生成する。カウンタ１０５は、モジュロｎのｎ
進カウンタであり、双方向シフトレジスタ１０２の内容
が左右にシフトする毎に１だけ増減して、尤度計算中の
符号シンボルのビット位置を算出する。識別器１０６
は、カウンタ１０５のカウント値が所定値、すなわち冗
長ビット位置を示したときに「１」、それ以外では
「０」を出力する。セレクタ１１０は、識別器１０６の
出力が「１」のとき関数発生器１０３からの冗長ビット
を選択し、「０」のときは双方向シフトレジスタ１０２
の左端の情報ビットを選択する。
【００１３】制御回路１１５は、排他的論理和回路１０
７の出力と識別器１０６の出力との論理和である論理和
回路１０８の出力によって、ビット修正ができるか否か
を判断でき、このような操作を行うことにより、修正し
た情報ビットをバッファ１１４に蓄積して出力端子１０
４から出力させる。
７の出力と識別器１０６の出力との論理和である論理和
回路１０８の出力によって、ビット修正ができるか否か
を判断でき、このような操作を行うことにより、修正し
た情報ビットをバッファ１１４に蓄積して出力端子１０
４から出力させる。
【００１４】
【発明が解決しようとする課題】上述した従来の逐次復
号装置では、符号化率（ｎ−１）／ｎの組織符号を用い
ており、制御回路は、冗長ビットの位置になるまで正し
い修正処理が行われているか否かを判断できないので、
双方向シフトレジスタに無駄な動作が生じる。すなわ
ち、情報シンボルのあるビットを修正したとき、双方向
シフトレジスタを冗長ビットに対応する位置まで強引に
進めて判断し、もし、修正誤りと判断したときは、双方
向シフトレジスタを過去に戻るように後退させなければ
ならない。従って、符号シンボル当りの処理時間が長く
なる。また、制御回路は、累積尤度を計算し、しきい値
と比較して判断する一連の処理を行うので、制御回路の
動作速度がネックになるという問題点を有している。
号装置では、符号化率（ｎ−１）／ｎの組織符号を用い
ており、制御回路は、冗長ビットの位置になるまで正し
い修正処理が行われているか否かを判断できないので、
双方向シフトレジスタに無駄な動作が生じる。すなわ
ち、情報シンボルのあるビットを修正したとき、双方向
シフトレジスタを冗長ビットに対応する位置まで強引に
進めて判断し、もし、修正誤りと判断したときは、双方
向シフトレジスタを過去に戻るように後退させなければ
ならない。従って、符号シンボル当りの処理時間が長く
なる。また、制御回路は、累積尤度を計算し、しきい値
と比較して判断する一連の処理を行うので、制御回路の
動作速度がネックになるという問題点を有している。
【００１５】本発明の目的は、符号シンボル当りの処理
時間を短縮でき、誤り訂正能力を向上できる逐次復号装
置を提供することにある。
時間を短縮でき、誤り訂正能力を向上できる逐次復号装
置を提供することにある。
【００１６】
【課題を解決するための手段】本発明の逐次復号装置
は、情報シンボルが畳み込み符号化されたｎビット（ｎ
は偶数）の符号シンボルを受信し、ファノアルゴリズム
を用いて逐次訂正して復号する逐次復号装置であって、
受信した前記符号シンボルをシリアル・パラレル変換し
て第１および第２のビット群に分割する手段と、前記第
１および第２のビット群を１ビットずつ入力してそれぞ
れ保持する２つの双方向シフトレジスタと、前記２つの
双方向シフトレジスタに保持されている情報シンボルの
冗長ビットを生成する手段と、前記第１および第２のビ
ット群からの符号シンボルを一旦それぞれ保持する２つ
の記録手段と、前記２つの双方向シフトレジスタにそれ
ぞれ入力した連続する各２ビット、並びに前記各２ビッ
トに対応する前記２つの記録手段に保持された各２ビッ
トをそれぞれ受け、正しいと判定される場合と誤りと判
定される場合の２組のビットを尤度計算の１時刻前に選
択する手段と、前記２組のビットの累積尤度をそれぞれ
計算する２つの計算手段と、前記２つの計算手段の計算
結果をしきい値と比較する比較手段と、前記比較手段の
比較結果により前記２つの双方向シフトレジスタおよび
前記２つの記録手段を制御してビット修正を行う制御手
段とを備えて構成されている。
は、情報シンボルが畳み込み符号化されたｎビット（ｎ
は偶数）の符号シンボルを受信し、ファノアルゴリズム
を用いて逐次訂正して復号する逐次復号装置であって、
受信した前記符号シンボルをシリアル・パラレル変換し
て第１および第２のビット群に分割する手段と、前記第
１および第２のビット群を１ビットずつ入力してそれぞ
れ保持する２つの双方向シフトレジスタと、前記２つの
双方向シフトレジスタに保持されている情報シンボルの
冗長ビットを生成する手段と、前記第１および第２のビ
ット群からの符号シンボルを一旦それぞれ保持する２つ
の記録手段と、前記２つの双方向シフトレジスタにそれ
ぞれ入力した連続する各２ビット、並びに前記各２ビッ
トに対応する前記２つの記録手段に保持された各２ビッ
トをそれぞれ受け、正しいと判定される場合と誤りと判
定される場合の２組のビットを尤度計算の１時刻前に選
択する手段と、前記２組のビットの累積尤度をそれぞれ
計算する２つの計算手段と、前記２つの計算手段の計算
結果をしきい値と比較する比較手段と、前記比較手段の
比較結果により前記２つの双方向シフトレジスタおよび
前記２つの記録手段を制御してビット修正を行う制御手
段とを備えて構成されている。
【００１７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１８】図１は本発明の一実施例を示すブロック図
である。ここで、情報シンボルの長さをｎ−１（ｎは偶
数）ビットとし、冗長ビットを１ビットとし、符号シン
ボルの長さをｎビットとしている。また、符号シンボル
の中の冗長ビットの位置が予め設定されている組織符号
を用いている。
である。ここで、情報シンボルの長さをｎ−１（ｎは偶
数）ビットとし、冗長ビットを１ビットとし、符号シン
ボルの長さをｎビットとしている。また、符号シンボル
の中の冗長ビットの位置が予め設定されている組織符号
を用いている。
【００１９】１ビットずつ入力する符号シンボルＳｉ
は、シリアル・パラレル変換器１によって交互に選択さ
れ、第１のビット群Ｓ１および第２のビット群Ｓ２に分
割される。この場合、符号シンボルＳｉは偶数ビットで
あるので、第１のビット群Ｓ１には冗長ビットが含まれ
るが、第２のビット群Ｓ２は情報ビットのみとなる。
は、シリアル・パラレル変換器１によって交互に選択さ
れ、第１のビット群Ｓ１および第２のビット群Ｓ２に分
割される。この場合、符号シンボルＳｉは偶数ビットで
あるので、第１のビット群Ｓ１には冗長ビットが含まれ
るが、第２のビット群Ｓ２は情報ビットのみとなる。
【００２０】第１および第２のビット群Ｓ１，Ｓ２は、
それぞれバッファ２，６に一旦蓄えられた後、制御回路
１４の制御によって、双方向シフトレジスタ１０の左端
およびレジスタ３、並びに双方向シフトレジスタ１１の
右端およびレジスタ７にそれぞれ保持される。このよう
に２つのビット群に分割することにより、２ビット単位
での処理が可能になる。
それぞれバッファ２，６に一旦蓄えられた後、制御回路
１４の制御によって、双方向シフトレジスタ１０の左端
およびレジスタ３、並びに双方向シフトレジスタ１１の
右端およびレジスタ７にそれぞれ保持される。このよう
に２つのビット群に分割することにより、２ビット単位
での処理が可能になる。
【００２１】ところで、関数発生器９は、送信側の符号
器で使用される関数発生器と同じものであり、双方向シ
フトレジスタ１０および１１が保持する情報ビットから
冗長ビットを生成する。カウンタ１５は、ｎ／２進カウ
ンタであり、双方向シフトレジスタ１０，１１の内容が
左右にシフトする毎に１だけ増減して、尤度計算中の符
号シンボルのビット位置を算出する。識別器１６は、カ
ウンタ１５のカウント値が所定値、すなわち冗長ビット
位置を示したときに「１」、それ以外では「０」を出力
する。セレクタ１７は、識別器１６の出力が「１」のと
き関数発生器９からの冗長ビットを選択し、「０」のと
きは双方向シフトレジスタ１０の左端の情報ビットを選
択する。
器で使用される関数発生器と同じものであり、双方向シ
フトレジスタ１０および１１が保持する情報ビットから
冗長ビットを生成する。カウンタ１５は、ｎ／２進カウ
ンタであり、双方向シフトレジスタ１０，１１の内容が
左右にシフトする毎に１だけ増減して、尤度計算中の符
号シンボルのビット位置を算出する。識別器１６は、カ
ウンタ１５のカウント値が所定値、すなわち冗長ビット
位置を示したときに「１」、それ以外では「０」を出力
する。セレクタ１７は、識別器１６の出力が「１」のと
き関数発生器９からの冗長ビットを選択し、「０」のと
きは双方向シフトレジスタ１０の左端の情報ビットを選
択する。
【００２２】また、枝選択器１８は、双方向シフトレジ
スタ１０，１１からの連続した各２ビットおよび、これ
らビットに対応するレジスタ３，７からの各２ビットの
計８ビットを受け、次に尤度を計算する２組のビット、
すなわち、制御回路が正しいと判定した場合と誤りと判
定した場合の２組のビットを、所定のテーブルを参照し
て１時刻前に選択する。累積尤度計算器１９，２０は、
枝選択器１８が選択した１時刻前の２組のビットについ
て、推定した符号シンボル列の累積尤度をそれぞれ計算
する。セレクタ２１は、制御回路１４によって制御され
て、累積尤度計算器１９，２０の計算結果の内、処理時
刻になったときに該当するものを選択する。比較器２２
は、セレクタ２１が選択した累積尤度と現在のしきい値
とを比較して比較結果を制御回路１４へ送出する。
スタ１０，１１からの連続した各２ビットおよび、これ
らビットに対応するレジスタ３，７からの各２ビットの
計８ビットを受け、次に尤度を計算する２組のビット、
すなわち、制御回路が正しいと判定した場合と誤りと判
定した場合の２組のビットを、所定のテーブルを参照し
て１時刻前に選択する。累積尤度計算器１９，２０は、
枝選択器１８が選択した１時刻前の２組のビットについ
て、推定した符号シンボル列の累積尤度をそれぞれ計算
する。セレクタ２１は、制御回路１４によって制御され
て、累積尤度計算器１９，２０の計算結果の内、処理時
刻になったときに該当するものを選択する。比較器２２
は、セレクタ２１が選択した累積尤度と現在のしきい値
とを比較して比較結果を制御回路１４へ送出する。
【００２３】次にビット修正の動作を説明する。
【００２４】制御回路１４は、比較器２２の比較結果を
受けて過去の推定が正しいと判断したときは、バッファ
２，６の内容をそれぞれ取り出してレジスタ３，７の右
端にそれぞれ保持させると共に、レジスタ３，７の右端
の内容をバッファ４，８にそれぞれ保持させる。また、
双方向シフトレジスタ１０および１１の内容を、それぞ
れ右および左にシフトし、はみ出したビットをそれぞれ
バッファ１２に入力する。
受けて過去の推定が正しいと判断したときは、バッファ
２，６の内容をそれぞれ取り出してレジスタ３，７の右
端にそれぞれ保持させると共に、レジスタ３，７の右端
の内容をバッファ４，８にそれぞれ保持させる。また、
双方向シフトレジスタ１０および１１の内容を、それぞ
れ右および左にシフトし、はみ出したビットをそれぞれ
バッファ１２に入力する。
【００２５】過去の推定が間違っていると判断したと
き、双方向シフトレジスタ１０および１１の内容を、そ
れぞれ左および右にシフトし、バッファ１２から過去の
ビットを取り出して双方向シフトレジスタ１０および１
１の右端および左端にそれぞれ保持させると共に、レジ
スタ３，７の左端の内容をバッファ２，６にそれぞれ戻
し、更に、バッファ４，８から過去のビットを取り出し
てレジスタ３，７の右端に保持させて、過去の状態に戻
す。
き、双方向シフトレジスタ１０および１１の内容を、そ
れぞれ左および右にシフトし、バッファ１２から過去の
ビットを取り出して双方向シフトレジスタ１０および１
１の右端および左端にそれぞれ保持させると共に、レジ
スタ３，７の左端の内容をバッファ２，６にそれぞれ戻
し、更に、バッファ４，８から過去のビットを取り出し
てレジスタ３，７の右端に保持させて、過去の状態に戻
す。
【００２６】また、制御回路１４は、双方向シフトレジ
スタ１０，１１に保持された情報ビットが正しい値でな
いと判断したとき、セレクタ２１が選択した累積尤度に
対応するビットに等しくなるように、双方向シフトレジ
スタ１０および１１の斜線部分のビットを修正する。
スタ１０，１１に保持された情報ビットが正しい値でな
いと判断したとき、セレクタ２１が選択した累積尤度に
対応するビットに等しくなるように、双方向シフトレジ
スタ１０および１１の斜線部分のビットを修正する。
【００２７】この場合、制御回路１４は、修正するビッ
トが冗長ビットであるか否かを調べ、また、双方向シフ
トレジスタ１０の左端２つの内容および双方向シフトレ
ジスタ１１の右端２つの内容と、レジスタ３および７の
対応する内容とを比較し、修正可能か否かを判断する。
トが冗長ビットであるか否かを調べ、また、双方向シフ
トレジスタ１０の左端２つの内容および双方向シフトレ
ジスタ１１の右端２つの内容と、レジスタ３および７の
対応する内容とを比較し、修正可能か否かを判断する。
【００２８】もし、修正するビットが冗長ビットであ
り、また、双方向シフトレジスタの内容と一致しない場
合は、修正不能と判断して過去の判定を修正する。この
ような操作を行うことにより、修正した情報ビットをバ
ッファ１２に蓄積し、出力端子１３から出力させる。
り、また、双方向シフトレジスタの内容と一致しない場
合は、修正不能と判断して過去の判定を修正する。この
ような操作を行うことにより、修正した情報ビットをバ
ッファ１２に蓄積し、出力端子１３から出力させる。
【００２９】
【発明の効果】以上説明したように本発明によれば、符
号シンボルの長さがｎ（ｎは偶数）ビットの組織符号を
用い、入力する符号シンボルをシリアル・パラレル変換
して、第１および第２のビット群に分割し、２ビット単
位で処理すると共に、２つの累積尤度計算器を設けて、
正しいと判定した場合と誤りと判定した場合の２組のビ
ットについて１時刻内で処理することにより、双方向シ
フトレジスタの無駄な動作を緩和して内部処理速度を高
めることができるので、符号シンボル当りの処理時間を
短縮でき、誤り訂正能力を向上できる。また、誤り訂正
能力を従来と同じとすれば、従来よりもメモリ容量を少
なくできるので、回路規模を小型化でき、コスト低減で
きる。
号シンボルの長さがｎ（ｎは偶数）ビットの組織符号を
用い、入力する符号シンボルをシリアル・パラレル変換
して、第１および第２のビット群に分割し、２ビット単
位で処理すると共に、２つの累積尤度計算器を設けて、
正しいと判定した場合と誤りと判定した場合の２組のビ
ットについて１時刻内で処理することにより、双方向シ
フトレジスタの無駄な動作を緩和して内部処理速度を高
めることができるので、符号シンボル当りの処理時間を
短縮でき、誤り訂正能力を向上できる。また、誤り訂正
能力を従来と同じとすれば、従来よりもメモリ容量を少
なくできるので、回路規模を小型化でき、コスト低減で
きる。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来の逐次復号装置の一例を示すブロック図で
ある。
ある。
１ シリアル・パラレル変換器 ２，４，６，８，１２ バッファ ３，７ レジスタ ９ 関数発生器 １０，１１ 双方向シフトレジスタ １４ 制御回路 １５ カウンタ １６ 識別器 １７，２１ セレクタ １８ 枝選択器 １９，２０ 累積尤度計算器 ２２ 比較器 Ｓｉ 符号シンボル Ｓ１，Ｓ２ ビット群
Claims (1)
- 【請求項１】 情報シンボルが畳み込み符号化されたｎ
ビット（ｎは偶数）の符号シンボルを受信し、ファノア
ルゴリズムを用いて逐次訂正して復号する逐次復号装置
であって、 受信した前記符号シンボルをシリアル・パラレル変換し
て第１および第２のビット群に分割する手段と、 前記第１および第２のビット群を１ビットずつ入力して
それぞれ保持する２つの双方向シフトレジスタと、 前記２つの双方向シフトレジスタに保持されている情報
シンボルの冗長ビットを生成する手段と、 前記第１および第２のビット群からの符号シンボルを一
旦それぞれ保持する２つの記録手段と、 前記２つの双方向シフトレジスタにそれぞれ入力した連
続する各２ビット、並びに前記各２ビットに対応する前
記２つの記録手段に保持された各２ビットをそれぞれ受
け、正しいと判定される場合と誤りと判定される場合の
２組のビットを尤度計算の１時刻前に選択する手段と、 前記２組のビットの累積尤度をそれぞれ計算する２つの
計算手段と、 前記２つの計算手段の計算結果をしきい値と比較する比
較手段と、 前記比較手段の比較結果により前記２つの双方向シフト
レジスタおよび前記２つの記録手段を制御してビット修
正を行う制御手段とを備えることを特徴とする逐次復号
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20463092A JPH0653843A (ja) | 1992-07-31 | 1992-07-31 | 逐次復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20463092A JPH0653843A (ja) | 1992-07-31 | 1992-07-31 | 逐次復号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653843A true JPH0653843A (ja) | 1994-02-25 |
Family
ID=16493659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20463092A Withdrawn JPH0653843A (ja) | 1992-07-31 | 1992-07-31 | 逐次復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996008875A1 (en) * | 1994-09-16 | 1996-03-21 | Cirrus Logic, Inc. | Multipurpose error correction calculation circuit |
-
1992
- 1992-07-31 JP JP20463092A patent/JPH0653843A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996008875A1 (en) * | 1994-09-16 | 1996-03-21 | Cirrus Logic, Inc. | Multipurpose error correction calculation circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |