CN1044757C - 用于检测维特比译码器中同步的方法和电路 - Google Patents

用于检测维特比译码器中同步的方法和电路 Download PDF

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Abstract

用于校验由维特比译码器在维特比译码处理中确定的最大路径度量状态已经转换定的之前的状态，使用最大路径尺度状态，并确定转换之间分支值的分支值输出电路。一个用于确定分支值和软判断接收数据之间在每个间隔中的相关性并输出表示每个间隔中相关性的相关值的相关器。一个根据每个间隔中的分支值确定接收的数据是否处在同步或非同步状态的同步/非同步判定电路。

Description

用于检测维特比译码器中同步的方法和电路
本发明涉及用于卫星通信系统的维特比译码器，特别是用于检测维特比译码器中同步和异步的方法和电路。
众所周知，卷积编码器是以码的信息率R和约速长度K为特征的。当将一个K信息比特的信息串编码成一个n码比特的码串时，码的信息率R为k/n。例如，如果一个信息串的一个信息比特是用一个码串的两个码比特表示的话，则该信息率R为1/2。码的信息率R也称做编码率。约束长度K是指确定区段的信息比特所影响的范围，并用K=(m+1)n表示，其中m是一个编码发生器多项式的幂m,n是部分码组的长度。
卷积码是一种将信息在以字块编码的码，并且前面的诸诸字块的信息影响一个当前字块。被编码的字块称作码组。
卷积编码器可以有多个内部状态。具体地说如果卷积编码器中带有的延迟元件的数量是d，由于每个延迟元件可为逻辑“1”或“0”，因此该卷积编码器可以有2d个内部状态。当每个提供K信息比特的信息串时，卷积编码器从一个内部态转换成另一种态。卷积编码器内部状态变化的方式是用该技术中熟知的格子转换图表示的。格子转换图表示相对于时间横轴的内部状态变化和输出。传送信息时，即当信息码成编码串时，卷积编码的内部状态从初始状态变换成最终状态。
本发明涉及一种该译码器通过一条传输通路接收由卷积编码器从信息串编码的编码数据，并用维特比算法将接收到的编码数据译码。
正如该技术中所熟知的，在卫星通信中对信息传送采用差错纠正码要求接收机在发射机正确识别码组的划分的同时将接收到的数据译码。在发射机的码组划分与接收机的码组划分处于不相同的状态即称作为非同步状态。在非同步状态下接收机不能正确地将接收到的数据译码。因此需要用纠错译码器检测非同步状态并控制提供给译码器的所接收的数据的相位以使译码器在任何时候能够将接收的数据以正确的码组译码。为满足这一要求，应该将可明显区分同步与非同步状态的同步信息从译码器中提出取来。
为了将一序列在发射机中由卷积编码器以1/2的编码率编码的数据(接收的数据)译码，一般采用一个用维特比算法将接收的数据译码的维特比译码器。已经提出了多种同步检测方法用来对接收的数据在正确的码组中进行维特比译码(例如，见日本专利公开Nos62-193323、63-232659、1-296716、2-237334和3-13025)。
下面参考提交的附图的图1说明在维特比译码器中检测同步的传统方法。例如图1所示是一个在Yutaka Yasuda等发表的题目为“维特比译码中码同步方法的分析”中所公开的电路装置，见电子通信协会技术研究报告(CS82-43),17-24页。
将软判断的接收数据提供给输入端110。通常，所接收的通过模拟传输传送的信号带有噪声。例如，由于噪声，经传输后一个逻辑电平“0”可能变为电平0.2或一个逻辑电平“1”可能变成电平“0.7”。软判断的接收的数据是并不立即还原成逻辑电平“0”或逻辑电平“1”，而是作为模拟数据来处理。硬判断的接收数据是从软判断的收到的数据恢复成逻辑电平“0”或逻辑电平“1”的数据。送到输入端110的软判断的接收的数据传送到串一并联转换器118，该转换器向相位转换器111提供数据a.b。在从同步/非同步判断电路116送入一个相位控制信息之前相位转换器111将数据a.b保持在原相位。
响应同步/非同步判定电路116的相位控制信号，相位转换器111产生相位变换的软判断的接收数据c.d和硬判断的接收数据。相位转换器111将相位变换的软判断接收数据送入维特比译码器112，并将硬判断接收数据送入延迟电路115。维特比译码器112采用已知的维特比算法将送入的相位变换的软判断接收数据c.d译码。译码后的数据从输出端输出，另一路送入卷积编码器113。卷积编码器113将经译码的数据编码成卷积码或卷积码数据送入相关器114。另外，相关器114被送入经延迟电路115延迟的硬判断接收数据。延时电路115用来使硬判断接收数据与卷积码数据在时间上相同步。相关器114检则第一线个间隔中卷积码数据的延迟的硬判断接收数据之间的相关性，并输出一个表示每个时间间隔中所检测的相关性的相关值。
在非同步状态下所产生的相关值会有变小的趋势，每个时间间隔中的相关值送入同步/非同步判定电路116。同步/非同判定电路116将送入的每个间隔的相关值与一预定门限值比较，并根据比较的结果判定所接收的数据是否是同步状态。如果接收的数据处于非同步状态，同步/非同步判定电路116向相位转换器提供相位控制信号。相位转换器根据相位控制信号改变软判断接收数据的相位。
如附图中的图2所示，如果送入相位转换器111的数据(a,b)是(a,b)=Qtm,Pt+1，则确定接收的数据为非同步状态，相位转换器111转变数据的相位以使数据(c,d)变为(c,d)=(Pt,Qt)。重复这一过程直到同步/非同步判定电路111判定接收的数据处于同步状态。
然而，这种传统的检测维特比译码中同步的方法要求一个因由维特比译码器产生的译码延迟和由卷积编码器提取同步信息产生的偏码延迟带来的附加时间周期。该译码和编码处理需延迟电路和卷积编码器。
因此，本发明的目的是提供一种维特比译码器中检测同步和非同步的方法，如果检测到的接收数据处于非同步状态，该方法能使接收的数据实现同步状态。
按照本发明，提供一种在维特比译码器中检测同步的方法以将接收的卷积编码的数据使用维特比算法译码，其中包括如下步骤：校验由维特比译码器在维特比译码处理中确定的最大路径度状态量转换前的状态；使用所述的最大路径量状态，确定转换之间的分支值，确定所述的分支值和接收的数据之间在每个时间间隔中的相关性关输出表示每个间隔中所述相关性的相关值，根据每个间隔中所述的相关值确定接收的数据是否在同步或非同步状态，如果确定接收的数据处于非同步状态则改变接收的数据的相位。
根据本发明，还提供一种在维特比译码器中检测同步的电路以将接收的卷积编码的数据使用维特比算法译码，其中包括：用于校验由维特比译码器在维特比译码处理中确定的最大路径度量状态已经转换完的之前的状态，使用所述最大路径度量状态，并确定转换之间分支值的分支值输出电路。一个用于确定所述的分支值的接收的数据之间在每个时间间隔中的相关性并输出表示每个间隔中所述相关性的相关值的相关器；一个根据所述的每个间隔中的分支值确定接收的数据是否个在同步或非同步状态的同步/非同步判定电路；以及一个如果接收的数据由所述的同步/非同步判定电路确定为非同步状态，用于改变接收数据相位的相位转换器。
在上面的方法和电路中，接收的数据可以包括软判断接收数据本发明的上述及其它目的、性能和优点将从下面参照用来说明作为本发明的最佳实施例的附图的介绍中可获得更明确的认识。图1是用于实现在维特比译码器中检测同步的传统方法的电路装置的框图；
图2是表示不同组合的数据当它们从串行数据转换为并行数据时的图形；
图3(a)至3(c)是在发射机中使用的带有按照本发明的维特比译码器的卷积编码器，以及卷积编码器的运行方式图；
图4是用于检测按照本发明的维特比译码器中同步的电路框图；以及
图5是说明图4所示电路的分支值输出电路的格子转换图。
如图3(a)所示，为了获得一个可以用维特比译码器译码的输出信号而在发射机中采用的本发明的卷积编码器有一个输入端18，第一和第二寄存器19、20，以及第一和第二加法器21、22。
当信息比特SK+2送到输入端18时，第一和第二寄存器19,20保持相应的信息比特Sk+1,SK。这时，第一和第二加法器21、22分别完成下面的等式(1)、(2)。
Pt=SK+2+SK+1+SK(模2)    (1)
Qt=SK+2+SK(模2)         (2)
第一和第二加法器21、22分别输出第一和第二总和Pt,Qt,其中t表示时间。第一和第二总和Pt,Qt的集合(Pt,Qt)表示在时间t传送的码组。与后面的信息被送到输入端18同时，的第一和第二加法器21、22的内容如图3(b)中所示而改变，即第一和第二加法器21、22分别保持信息比特SK+2、SK+1。
图3(c)说明输出什么样的码组(Pt、Qt)和如何改变第一和第二寄存器19、20的内容取决于由第一和第二寄存器19、20保持的值和送到输入端18的信息比特。假设第一和第二寄存器19、20分别保持数值(0,0)状态作为状态。第一和第二寄存器19、20分别保持数值(1,0)状态作为状态1，第一和第二寄存器19、20分别保持数值(0,1)状态作为状态2，以及第一和第二寄存器19、20分别保持数值(1,1)状态作为状态3。
图4是用于检测根据本发明的维特比译码器中同步的电路框图。图4中，从输入端10送入的软判断接收数据经一个串并联转换器18和一个相位转换器11依次作为集合(Pt,Qt)(同步状态)或集合(Qt,Pt)(非同步状态)送到维特比译码器12，每个码组作为一个单元(c,b)。
维特比译码器12包括一个路径度量计算电路、一个状态0加法、比较和选择(ACS)电路2、一个状态1ACS电路3、一个状态2ACS电路4，一个状态3ACS电路5，残存路径存储器6，一个路径度量存储器7，以及一个最大路径度量状态检测电路8。
路径度量计算电路根据每个译码步骤的输入数据计算相对于图3(c)所示的分支(c,d)的分支度量。路径度量存储器7存储前一个译码步骤中相对于图3(c)所示的信息比特集合(SK+1,SK+2)的状态0,1,2,3的残存路径的路径度量信息。状态0ACS电路2、状态1ACS电路3、状态2ACS电路4和状态3ACS电路5根据由路径尺度计算电路1计算的分支度量和路径度量存储器7存储的路径度量信息选择状态0,1,2,3的新残存路径。
选出的残存路径度量和对应的路径的编码器输入数据串的内容(图3(c)中所示的信息比特SK+2)存储在残存路径存储器6中。这时，具有最长的通过时间的输入数据比特通过残路径作为译码数据从输出端17输出，其中残存路径对应于由最大路径度量状态检测电路8所确定的状态。
作为下面的详细说明，根据本发明，同步信息是从最大路径度量状态检测电路8的输出信号中分离出，该输出信号是在维特比译码过程中重复上面过程产生。
图5是作为实施例的格子转换图。图5中的粗线表示在同步状态的t。时刻在残存路径存储器6中具有最大路径度量的残存路径。图5中，状态2在t。时刻有最大路径度量并能被最大路径度量状态检测电路8确定。
分支值输出电路9决定带有最大路径度量的确定状态是从哪里转送的，并在转送之间输出分支值(Pt,Qt)。从图5中可以看出，在t。时刻具有在最大路径度量的状态2是从状态3转送的。因此分支值输出电路9输出(0,1)作为分支值(Pt,Qt)。从值输出电路9得到的一串关不是一个完全的编码串，而是接近于完全的编码串的码串。在非同步状态下的一串是随机的。
从分支值输出电路9输出的分支值送到相关器14。相关器14在每个间隔中检测分支值和硬判断接收数据之间的相关性，并输出表示每个间隔中检测的相关性的相关值。将每个间隔中产生的相关值送入同步/非同步判定电路16。同步/非同步判定电路176将每个间隔中送入的相关值与一个预定门限值相比较并根据比较的结果确定接收的数据是否处于同步状态或非同步状态。如果接收的数据为非同步状态，同步/非同步判定电路16向相位转换器11送入一个相位控制信号。响对应该相位控制信号，相位转换器11改变软判断接收数据的相位。
在图2中，如果送到相位转换器11的数据(a,b)是(a,b)=(Pt,Qt+1)，则确定接收的数据处于非同步状态，并由相位转换器11改变数据的相位以使数据(c,d)=(Pt,Qt)。重复该过程直到同步/非同步判定电路16确定接收的数据处于同步状态。
如上所述，由于在维特比译码过程中带有最大路径度量的检测状态是用于分离同步状态的，不需要在维特比译码中的延迟和再编码中的延迟所造成的时间周期，使其能够快速检测同步或非同步状态。因为不再需要传统的同步检测电路中所需的延迟电路或卷积编码器，因此用于在维特比译码器中检测同步和非同步的电路可以减小尺寸。
虽然已经给出并详细说明了本发明的一个确定的优选实例，可以理解在不脱离本发明权利要求范围内可以对本发明进行各种变化和改进。

Claims (4)

1．一种检测用于将接收的、卷积编码的数据用维特比算法解码的维特比译码器中同步的方法，包括步骤：
校验由维特比译码器在维特比译码处理中确定的最大路径度量状态已经转换完的之前的状态，使有所述的最大路径度量状态和确定转换之间的分支值；
确定所述的分支值和接收的数据之间在每个时间间隔中的相关性并输出表示每个时间间隔中所述相关性的相关值；
根据每个间隔中所述的相关值确定接收的数据是否处于同步或非同步状态；
如果确定接收的数据处于非同步状态则改变接收的数据的相位。
2．根据权利要求1所述的方法，其特征在于接收的数据包括软判断接收数据。
3．一种在维特比译码器中检测同步的电路，该译码器用于将接收的卷积编码的数据用维特算法译码，包括：
用于校验由维特比译码器在维特比译码处理中确定最大路径度量状态已经转换完的之前的状态，使用所述最大路径度量状态，并确定转换之前分支值的分支值输出电路；
一个用于确定所述的分支值和接收的数据之间在每个时间间隔中的相关性并输出表示每个时间间隔中所述相关性的相关值的相关器；
一个根据所述的每个时间间隔中的分支值确定接收的数据是否处在同步或非同步状态的同步/非同步判定电路；以及
一个如果接收的数据由所述的同步/非同步判定电路确定为非同步状态，用于改为接收数据相位的相位转换器。
4．一个根据权利要求3所述的电路，其特征在于接收数据包括软判断接收数据。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3241210B2 (ja) * 1994-06-23 2001-12-25 沖電気工業株式会社 ビタビ復号方法及びビタビ復号回路
DE69601343T2 (de) * 1995-10-25 1999-07-15 Nec Corp., Tokio/Tokyo Maximalwahrscheinlichkeitsdekodierung mit weichen Entscheidungen
JP3336836B2 (ja) * 1995-11-28 2002-10-21 三菱電機株式会社 同期判定回路、復調器及び通信システム
DE19610163B4 (de) * 1996-03-15 2004-04-08 Südwestrundfunk -Anstalt des öffentlichen Rechts- Verfahren zum Synchronisieren eines Faltungsdecoders
KR100223735B1 (ko) * 1996-06-29 1999-10-15 김영환 비터비 복호 신호의 동기/비동기 판단 방법 및 장치
FI102335B (fi) 1997-02-28 1998-11-13 Nokia Telecommunications Oy Vastaanottomenetelmä ja vastaanotin
DE19882726T1 (de) * 1997-10-08 2000-09-07 Seagate Technology Verfahren und Vorrichtung zum Erfassen von Daten beim Magnetaufzeichnen unter Verwendung von Entscheidungsrückkopplung
JP3316744B2 (ja) 1997-10-30 2002-08-19 三菱電機株式会社 Ａｆｃ回路、それを備えた受信機、及び自動周波数制御通信システム
JP3700818B2 (ja) * 1999-01-21 2005-09-28 Ｎｅｃエンジニアリング株式会社 誤り訂正回路
JP3340403B2 (ja) * 1999-06-29 2002-11-05 松下電器産業株式会社 符号化率検出方法及び符号化率検出装置
CN104639180B (zh) * 2013-11-11 2018-01-02 北京邮电大学 一种译码方法及装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4527279A (en) * 1982-07-12 1985-07-02 Kokusai Denshin Denwa Co. Synchronization circuit for a Viterbi decoder
GB8327084D0 (en) * 1983-10-11 1983-11-09 Gordon J Error correction decoder apparatus
JPS62193323A (ja) * 1986-02-19 1987-08-25 Sony Corp ヴイタビ復号装置
US4802174A (en) * 1986-02-19 1989-01-31 Sony Corporation Viterbi decoder with detection of synchronous or asynchronous states
US4837766A (en) * 1986-03-24 1989-06-06 Nec Corporation Frame step-out detecting system
JPS6490621A (en) * 1987-09-30 1989-04-07 Nec Corp Decoder
US5208816A (en) * 1989-08-18 1993-05-04 At&T Bell Laboratories Generalized viterbi decoding algorithms
US5050191A (en) * 1989-10-24 1991-09-17 Hughes Aircraft Company Synchronization detector using path metric and branch metric values of a Viterbi decoder
JP2876497B2 (ja) * 1991-08-23 1999-03-31 松下電器産業株式会社 誤り訂正符復号化方法およびその装置

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Publication number Publication date
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JP2522142B2 (ja) 1996-08-07
CN1093844A (zh) 1994-10-19
JPH06276107A (ja) 1994-09-30
DE69324554D1 (de) 1999-05-27
US5809044A (en) 1998-09-15
EP0603824A3 (en) 1995-11-15

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