CN210183341U - 用于不同传输速率的双相标志编码的译码电路 - Google Patents

Abstract

本实用新型提供了一种用于不同传输速率的双相标志编码的译码方法及译码电路，译码方法包括：产生用于译码的时钟信号；产生转换边缘脉冲信号，并将其作为计数缓存器的开始或停止计数信号；判断子音框的起始位置，产生2倍采样频率的脉冲序列信号；产生数字音频接口的数据传输回复时钟信号；采用BMC串行数据接收译码电路和数据传输回复时钟信号对AES/EBU或S/PDIF传输接口音频数据进行译码。本实用新型能够对不同传输速率的前导码进行自动译码，然后产生一个脉冲序列给回复时钟的锁相回路电路使用，并生成一个对应不同采样频率的译码时钟，用于依序译码接收的数字音频数据。

Description

用于不同传输速率的双相标志编码的译码电路

技术领域

本实用新型属于音频数据传输技术领域，具体涉及一种用于不同传输速率的双相标志编码的译码电路。

背景技术

目前，在数字音频的串行传输接口中，对于音频处理系统间长距离的传输接口，可以使用AES/EBU(Audio Engineering Society/European Broadcast Union，音响工程协会/欧洲广播联盟)数字音频接口(简称为AES3接口)、S/PDIF(Sony/Philips DigitalInterface Format，SONY/PHILIPS数字音频接口)数字传输接口等进行外接(传)音频数据的长距离传输。

AES/EBU所制定的数字音频接口(AES3接口)提供装置之间数字音频数据的交换。该接口清楚定义了两个声道音频信号的数据采样，其采样频率包括32kHz、44.1kHz、48kHz和96kHz等；而且定义了音频信号在双绞线上是如何的传输的，其传输长度限制在100～300公尺之间。S/PDIF数字传输接口是由Sony/Philips商业公司定义的数字传输接口，可以使用光纤或同轴电缆将音频信号输出至译码器上，以使该传输接口保持高保真度的输出结果。

由于采用AES/EBU或S/PDIF等接口，在不同的传输介质上(双绞线、光纤或同轴电缆)对音频信号进行远距串行传输时，这些接口并没有额外将音频时钟信号传送到接收端，是属于异步串行数据的传输方式，因此在音频数据接收端必须进行传输时钟的回复才能正确地接收(译码)传输的音频数据。

对于AES/EBU或S/PDIF等接口的音频数据传输方式，所使用的双相标志编码(Bi-phase Mark Code，BMC)是具有前导码的方式，以利于用户的接口电路进行前导码译码后取得回复时钟来进行音频数据的译码；其译码的动作仍是需要进行前导码的译码、回复时钟的锁相回路电路及音频数据译码电路等，以译码出串行传输的数据。此外，在现行AES/EBU或S/PDIF等串行接口的回复时钟电路，是在已知传输速率后要设定处理电路内部的处理参数，以利后续电路能够正确的译码；因此如果串行接口的传输速率有改变，则接收端的处理电路就需要重新设定相关参数，才能使译码电路正常运作。

发明内容

为至少在一定程度上克服相关技术中存在的问题，本实用新型提供了一种用于不同传输速率的双相标志编码的译码电路。

根据本实用新型实施例，本实用新型提供了一种用于不同传输速率的双相标志编码的译码电路，其包括：计数时钟产生电路、前导码译码电路、锁相回路电路和BMC串行数据接收译码电路；

外部参考频率输入所述计数时钟产生电路中，所述计数时钟产生电路生成一个16倍输入参考频率的高频时钟；所述高频时钟提供给前导码译码电路；

BMC串行数据输入所述前导码译码电路和所述BMC串行数据接收译码电路中；所述前导码译码电路根据BMC串行数据和高频时钟生成一个脉冲序列信号，所述脉冲序列信号输出至所述锁相回路电路；

所述锁相回路电路产生一个传输数据的回复时钟并输出至所述BMC串行数据接收译码电路中；所述BMC串行数据接收译码电路根据BMC串行数据和译码时钟译码得到对应不同采样频率的音频译码数据。

上述用于不同传输速率的双相标志编码的译码电路中，所述步骤采用计数时钟产生电路产生用于译码的时钟信号时，所述计数时钟产生电路的输入为需要译码的双相标志编码的最高传输速率，其输出的用于译码的时钟信号的频率为双相标志编码的最高传输速率的16倍倍频信号。

上述用于不同传输速率的双相标志编码的译码电路中，所述前导码译码电路中设置有+/-4个计数时钟的误差。

上述用于不同传输速率的双相标志编码的译码电路中，所述前导码译码电路采用有限状态机实现，有限状态机的工作过程为：

在重置信号rst_n动作时，对计数缓存器进行初始化，并将状态控制变量State设定为State＝0；

当检测到串行信号的第1个转换边缘时，产生一个转换边缘的脉冲信号1^stactive_edge＝“H”，状态控制变量设定回到State＝1，并将第一计数缓存器归零；

启动第一计数缓存器的计数；

如果在下一个转换边缘发生前，第一计数缓存器的时钟计数数目已大于或等于110时，则状态控制变量回到State＝0；

当在下一个转换边缘2^ndactive_edge＝“H”发生时，停止第一计数缓存器的计数，并将状态控制变量设定为State＝2，对第二计数缓存器进行初始化；

启动第二计数缓存器的计数；

如果在下一个转换边缘发生前，第二计数缓存器的时钟计数数目已大于或等于110时，则状态控制变量回到State＝0；

当在下一个转换边缘3^rdactive_edge＝“H”发生时，停止第二计数缓存器的计数，并将状态控制变量设定为State＝3，对第三计数缓存器进行初始化；

启动第三计数缓存器的计数；

如果在下一个转换边缘发生前，第三计数缓存器的时钟计数数目已大于或等于110时，则状态控制变量回到State＝0；

当在下一个转换边缘4^thactive_edge＝“H”发生时，停止第三计数缓存器的计数，并将状态控制变量设定为State＝4，对第四计数缓存器进行初始化；

启动第四计数缓存器的计数；

如果在下一个转换边缘发生前，第四计数缓存器的时钟计数数目已大于或等于110时，则状态控制变量回到State＝0。

进一步地，在有限状态机每次第一至第四计数缓存器完成有效计数，且在转换边缘active_edge＝“H”发生时，有限状态机会同步设定电路运作索引CntIdx＝1、2、3、4。

更进一步地，所述前导码译码电路采用有限状态机所提供译码电路索引CntIdx进行检测判断电路的选择。

更进一步地，当所述译码电路索引CntIdx＝0时，进行电路内单位周期检测旗标缓存器的初始化；

当所述译码电路索引CntIdx＝1时，进行3UI单位周期的判断，并根据判断结果产生一个传输速率索引FsId，传输速率索引FsId作为不同传输速率的前导码译码电路运行的使能控制信号。

上述用于不同传输速率的双相标志编码的译码电路中，所述回复时钟信号为采样频率的256倍倍频信号。

上述用于不同传输速率的双相标志编码的译码电路中，所述采样频率为48kHz、44.1kHz和96kHz。

进一步地，音频信号的所述采样频率与双相标志编码的传输速率之间的关系为：

F_BMC＝2x(32x2xFs)，

其中，Fs表示音频信号的采样频率，F_BMC表示双相标志编码的传输速率。

根据本实用新型的上述具体实施方式可知，至少具有以下有益效果：本实用新型与现有技术相比较，本发明至少具有以下有益效果：

本实用新型采用外部输入的固定时钟频率，且该固定时钟频率为所需译码的双相标志编码的最高传输速率，然后经由计数时钟产生电路产生一个输入频率16倍的倍频信号，作为检测BMC的前导码译码电路的计数时钟，并使用该时钟进行前导码的不同单位周期的时间间距计数和判别，达到前导码译码的功能需求。

另外，由于进入译码电路的串行输入数据信号，在系统应用上可能是以不同传输速率(12.288MHZ、6.144MHz或5.644MHz))双相标志编码进行远距离传输，所提出的译码电路能够自动检测不同传输速率的前导码，藉以产生译码串行音频数据的回复时钟，解码出传输的音频数据。

应了解的是，上述一般描述及以下具体实施方式仅为示例性及阐释性的，其并不能限制本实用新型所欲主张的范围。

附图说明

下面的所附附图是本实用新型的说明书的一部分，其示出了本实用新型的实施例，所附附图与说明书的描述一起用来说明本实用新型的原理。

图1为本实用新型具体实施方式提供的一种用于不同传输速率的双相标志编码的译码电路的功能结构示意图。

图2为AES/EBU接口音频数据传输格式的结构示意图。

图3为AES/EBU接口音频数据传输格式内子音框所传输的数据结构示意图。

图4为AES/EBU接口音频数据传输格式内前导码X、Y、Z的字节数据的结构示意图。

图5为双相标志编码前导码译码电路的有限状态机的原理图。

图6为双相标志编码前导码译码电路的组合电路处理流程图。

附图标记说明：

1、计数时钟产生电路；2、前导码译码电路；3、锁相回路电路；4、BMC串行数据接收译码电路。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚明白，下面将以附图及详细叙述清楚说明本实用新型所揭示内容的精神，任何所属技术领域技术人员在了解本实用新型内容的实施例后，当可由本实用新型内容所教示的技术，加以改变及修饰，其并不脱离本实用新型内容的精神与范围。

本实用新型的示意性实施例及其说明用于解释本实用新型，但并不作为对本实用新型的限定。另外，在附图及实施方式中所使用相同或类似标号的元件/构件是用来代表相同或类似部分。

关于本文中所使用的“第一”、“第二”、…等，并非特别指称次序或顺位的意思，也非用以限定本实用新型，其仅为了区别以相同技术用语描述的元件或操作。

关于本文中所使用的方向用语，例如：上、下、左、右、前或后等，仅是参考附图的方向。因此，使用的方向用语是用来说明并非用来限制本创作。

关于本文中所使用的“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指包含但不限于。

关于本文中所使用的“及/或”，包括所述事物的任一或全部组合。

关于本文中的“多个”包括“两个”及“两个以上”；关于本文中的“多组”包括“两组”及“两组以上”。

关于本文中所使用的用语“大致”、“约”等，用以修饰任何可以细微变化的数量或误差，但这些微变化或误差并不会改变其本质。一般而言，此类用语所修饰的细微变化或误差的范围在部分实施例中可为20％，在部分实施例中可为10％，在部分实施例中可为5％或是其他数值。本领域技术人员应当了解，前述提及的数值可依实际需求而调整，并不以此为限。

某些用以描述本实用新型的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本实用新型的描述上额外的引导。

本实用新型用于不同传输速率的双相标志编码的译码电路可以应用在音频数据的串行传输接口中，具体地，可以应用在AES/EBU制定的数字音频传输接口中或S/PDIF数字音频传输接口中。

AES/EBU或S/PDIF数字音频传输接口属于异步串行传输接口，在利用双绞线、同轴电缆或光纤进行音频数据传输时，仅有串行传输数据，并不会另外传输译码数据的时钟信号；此外，依据AES/EBU制定数据传输的标准，其传输内容包括有数字音频信息、声道状态信息及用户信息等，且使用双相标志编码的编码方式进行编码。

如图1所示，基于AES/EBU或S/PDIF数字音频传输接口，本实用新型提供了一种用于不同传输速率的双相标志编码的译码电路，其包括计数时钟产生电路1、前导码译码电路2、锁相回路电路3和BMC串行数据接收译码电路4。

其中，外部参考频率输入计数时钟产生电路1中，计数时钟产生电路1生成一个16倍输入参考频率的高频时钟。该高频时钟提供给前导码译码电路2。BMC串行数据输入前导码译码电路2和BMC串行数据接收译码电路4中。前导码译码电路2根据BMC串行数据和高频时钟生成一个脉冲序列信号，该脉冲序列信号输出至锁相回路电路3。锁相回路电路3产生一个传输数据的回复时钟并输出至BMC串行数据接收译码电路4中。该传输数据的回复时钟是BMC串行数据接收译码电路4的译码时钟，BMC串行数据接收译码电路4根据BMC串行数据和译码时钟译码得到对应不同采样频率的音频译码数据。

具体地，采样频率可以为48kHz、44.1kHz和96kHz。

如图2所示，AES/EBU数字音频传输接口的数据是经过双相标志编码的编码方式，属于一种相位调制的编码方法，是将时钟信号和数据信号混合在一起传输的编码方法。

AES/EBU接口音频数据传输格式的结构包括音讯区块、音框及子音框；每个音讯区块内有192个音框，每个音框内传送2个子音框，每个子音框包括前导码和音频数据。其中，前导码为X、Y或Z。音频数据由第一声道或第二声道进行传输。

另外，在音讯区块的第0个音框中，包含第一声道的子音框采用Z作为前导码；在音讯区块的其他音框中，包含第一声道的子音框采用X作为前导码，包含第二声道的子音框采用Y作为前导码。

AES/EBU接口音频数据传输格式内的子音框有2种数据传输格式。如图3(a)所示，传输格式为24位音频数据传输方式，其包括前导码、24位音频数据、正确标示位、用户信息位、声道状态信息位及奇偶校验位。如图3(b)所示，传输格式为20位音频数据传输方式，其包括前导码、4位辅助数据、20位音频数据、正确标示位、用户信息位、声道状态信息位及奇偶校验位。

图4示出了AES/EBU接口传输数据中前导码的编码方式。在AES/EBU传输接口使用的前导码是用来表示一个子音框的开头，其包含有X、Y、Z三种不同的位编码组态，分别代表不同子音框的开头。其中，X前导码表示此时传送的是第一声道的子音框；Y前导码表示此时传送的是第二声道的子音框；Z前导码表示此时传送的是第一声道的子音框，且该子音框是一个音讯区块的起始子音框。

此外，从图4中前导码字节的单位周期组合来看，每个前导码组态都有两处是不符合双相标志编码的编码方式，即前一个位结尾电平与下一个位开头的电平是要不同，尤其是一开头的000或111就不符合BMC编码的定义，这样的设计是要让接收端能在前导码译码后，就能清楚的得知每个子音框的起始点。

如果定义双相标志编码的传输一个BMC位的时间长度为1单位周期，则X、Y、Z前导码三种组态的时间长度，分别是：X前导码8UI(Unit Interval，单位周期)时间长度为3UI、3UI、1UI和1UI；Y前导码8UI时间长度为3UI、2UI、1UI和2UI；Z前导码8UI时间长度为3UI、1UI、1UI和3UI。

另外，如表1所示，当前一组子音框最尾端的电平为0时，X前导码为11100010、Y前导码为11100100、Z前导码为11101000；当前一组子音框最尾端的电平为1时，X前导码为00011101、Y前导码为00011011、Z前导码为00010111，这样不同位准的转换在接收端才能正确处理。

表1当前一组子音框最尾端的电平与前导码之间的关系

此外，当输入BMC串行数据接收译码电路4的串行数据有转换边缘发生时，由边缘检测电路产生转换边缘信号，并将该边缘转换信号作为计数缓存器的开始或停止信号。从图4解析双相标志编码(BMC)的前导码编码方式可以得到：第1个(1^st)到第2个(2^nd)转换边缘间为固定3UI长度；第2个(2^nd)到第3个(3^rd)、第3个(3^rd)到第4个(4^th)转换边缘的时间长度，则有可能是1UI、2UI或3UI；第4个(4^th)到第5个(5^th)转换边缘的时间长度为固定1UI长度。

从上述前导码的编码解析中可以看出，译码电路可以藉由时钟计数的方法来判别不同长度的UI，然后进行判别和译码。但是当同一电路内要判别不同传输速率的双相标志编码的前导码时，在译码电路中就要规划不同的UI区间，以避免相互干扰和判读UI长度的错误。因此，在前导码译码电路2中，判断UI长度的电路是具有容许误差范围的，不同的UI区间规划有+/-4个计数时钟的误差；所以对于计数时钟产生电路1，亦提供了一个较大的频率误差或抖动发生容许度；即在计数时钟有较大抖动产生时，本实用新型电路仍能够检测出双相标志编码的前导码，提供给后续锁相回路电路3一个2倍采样频率的脉冲序列信号。然后经由本实用新型提出的译码电路，则能够译码出96kHz、48kHz和44.1kHz采样频率的双相标志编码的音频数据。

双相标志编码的传输速率F_BMC为：

F_BMC＝2x(32x2xFs)，

式中，Fs表示音频信号的采样频率。

如表2所示，当音频信号的采样频率96kHz、48kHz和44.1kHz时，对应得到双相标志编码的传输速率F_BMC分别为12.288MHz、6.144MHz和5.6448MHz。

当将双相标志编码的传输速率F_BMC中的最大值12.288MHz作为外部参考频率输入计数时钟产生电路1中时，计数时钟产生电路1生成的高频时钟，即计数时钟频率Fc为16x12.288＝196.608(MHz)，则对应得到的单位周期计数时钟数如表2所示。

表2 Fs、F_BMC和UI之间的关系

如图5所示，双相标志编码的前导码译码电路2采用有限状态机(Finite StateMachine，FSM)来实现。双相标志编码串行数据在输入前导码译码电路2之前，先经由一个信号边缘检测电路的处理；该信号边缘检测电路会在串行信号出现位准转换时，产生一个转换边缘的脉冲信号，该转换边缘的脉冲信号作为前导码译码电路2开始或停止计数的信号。

有限状态机的工作过程为：

S501、在重置信号rst_n动作时，即初始状态，对计数缓存器进行初始化，并将状态控制变量State设定为State＝0。

S502、当检测到串行信号的第1个转换边缘时，就会产生一个转换边缘的脉冲信号1^stactive_edge＝“H”，状态控制变量设定回到State＝1，并将第一计数缓存器PCnt1归零。

S503、启动第一计数缓存器PCnt1的计数。

如果在下一个转换边缘发生前，第一计数缓存器PCnt1的时钟计数数目已大于或等于110时，则状态控制变量回到State＝0；亦即如果在当前条件下计数数目已大于所要译码的UI范围，则重新进行检测下一个单位周期。

S504、当在下一个转换边缘2^ndactive_edge＝“H”发生时，状态机会停止第一计数缓存器PCnt1的计数，并将状态控制变量设定为State＝2，对第二计数缓存器PCnt2进行初始化。

S505、启动第二计数缓存器PCnt2的计数。

如果在下一个转换边缘发生前，第二计数缓存器PCnt2的时钟计数数目已大于或等于110时，则状态控制变量回到State＝0；亦即如果在当前条件下计数数目已大于所要译码的UI范围，则重新进行检测下一个单位周期。

S506、当在下一个转换边缘3^rdactive_edge＝“H”发生时，状态机会停止第二计数缓存器PCnt2的计数，并将状态控制变量设定为State＝3，对第三计数缓存器PCnt3进行初始化。

S507、启动第三计数缓存器PCnt3的计数。

如果在下一个转换边缘发生前，第三计数缓存器PCnt3的时钟计数数目已大于或等于110时，则状态控制变量回到State＝0；亦即如果在当前条件下计数数目已大于所要译码的UI范围，则重新进行检测下一个单位周期。

S508、当在下一个转换边缘4^thactive_edge＝“H”发生时，状态机会停止第三计数缓存器PCnt3的计数，并将状态控制变量设定为State＝4，对第四计数缓存器PCnt4进行初始化。

S509、启动第四计数缓存器PCnt4的计数。

如果在下一个转换边缘发生前，第四计数缓存器PCnt4的时钟计数数目已大于或等于110时，则状态控制变量回到State＝0；亦即如果在当前条件下计数数目已大于所要译码的UI范围，则重新进行检测下一个单位周期。

另外，在有限状态机每次第一至第四计数缓存器PCnt1～PCnt4完成有效计数，且在转换边缘active_edge＝“H”发生时，有限状态机会同步设定电路运作索引CntIdx＝1、2、3、4，该信号则是提供给后续的组合电路，进行不同采样频率前导码的译码电路索引。

如图6所示，前导码译码电路2是以组合电路实现不同传输速率的前导码译码的。该组合电路使用有限状态机所提供译码电路索引CntIdx进行检测判断电路的选择。

当译码电路索引CntIdx＝0时，会进行电路内单位周期检测旗标缓存器的初始化；

当译码电路索引CntIdx＝1时，该电路会进行3UI单位周期的判断，并会根据判断结果产生一个传输速率索引FsId，传输速率索引FsId作为不同传输速率的前导码译码电路2运行的使能控制信号。

传输速率索引FsIdx的设定会是0～3，其表示后续电路的运作分别是：

当FsIdx＝0时，表示所判断的3UI并不符合所提电路的三种前导码的译码范围；

当FsIdx＝1时，表示1^st 3UI符合传输速率为12.288MHz的前导码译码范围；

当FsIdx＝2时，表示1^st 3UI符合传输速率为6.144MHz的前导码译码范围；

当FsIdx＝3时，表示1^st 3UI符合传输速率为5.6448MHz的前导码译码范围。

当1^st 3UI符合译码条件的判断成立后，组合电路就会依据CntIdx&FsIdx的信号，接续进行前导码的译码；

当在不同的FsIdx索引下，其要检测比对的UI长度在设定的范围内时，电路就会设定UI检测旗标缓存器内对应的位为1；

如果检测比对的UI长度不在设定的范围内时，则UI检测旗标缓存器内对应的位会设定为0。

因为前导码的单位周期编码区间是4个区间长度，所以UI检测旗标缓存器是一个4字节数据。

当辨识出X前导码、Z前导码或Y前导码(即辨识出是第一声道或第二声道的前导码)时，组合电路会使用UI检测旗标缓存器的4字节数据，以一个AND逻辑闸和时间延迟电路产生一个脉冲信号；且在连续的前导码译码的脉冲信号可以构成一个脉冲序列，该脉冲序列的频率则为2倍采样频率2Fs。

该脉冲序列可以作为后续要产生译码时钟的锁相回路电路3的参考频率输入，经过该锁相回路的锁定信号的相位和频率后，产生出一个可同步解读双相标志编码数据的回复时钟信号，该回复时钟信号为采样频率的256倍倍频信号。

最后，将回复时钟信号传送给音频数据译码电路，就能够根据采样频率96kHz、48kHz和44.1kHz和双相标志编码的译码时钟频率，进行AES/EBU接口传输数据的内容译码，并将译码的数字音频、声道状态信息及用户信息等数据提供给后续系统的处理和运用。

以上所述仅为本实用新型示意性的具体实施方式，在不脱离本实用新型的构思和原则的前提下，任何本领域的技术人员所做出的等同变化与修改，均应属于本实用新型保护的范围。

Claims (10)

1.一种用于不同传输速率的双相标志编码的译码电路，其特征在于，包括：计数时钟产生电路、前导码译码电路、锁相回路电路和BMC串行数据接收译码电路；

外部参考频率输入所述计数时钟产生电路中，所述计数时钟产生电路生成一个16倍输入参考频率的高频时钟；所述高频时钟提供给前导码译码电路；

BMC串行数据输入所述前导码译码电路和所述BMC串行数据接收译码电路中；所述前导码译码电路根据BMC串行数据和高频时钟生成一个脉冲序列信号，所述脉冲序列信号输出至所述锁相回路电路；

所述锁相回路电路产生一个传输数据的回复时钟并输出至所述BMC串行数据接收译码电路中；所述BMC串行数据接收译码电路根据BMC串行数据和译码时钟译码得到对应不同采样频率的音频译码数据。

2.根据权利要求1所述的用于不同传输速率的双相标志编码的译码电路，其特征在于，所述计数时钟产生电路的输入为需要译码的双相标志编码的最高传输速率，其输出的用于译码的时钟信号的频率为双相标志编码的最高传输速率的16倍倍频信号。

3.根据权利要求1所述的用于不同传输速率的双相标志编码的译码电路，其特征在于，所述前导码译码电路中设置有+/-4个计数时钟的误差。

4.根据权利要求1或2或3所述的用于不同传输速率的双相标志编码的译码电路，其特征在于，所述前导码译码电路采用有限状态机实现，有限状态机的工作过程为：

在重置信号rst_n动作时，对计数缓存器进行初始化，并将状态控制变量State设定为State＝0；

当检测到串行信号的第1个转换边缘时，产生一个转换边缘的脉冲信号1^stactive_edge＝“H”，状态控制变量设定回到State＝1，并将第一计数缓存器归零；

启动第一计数缓存器的计数；

如果在下一个转换边缘发生前，第一计数缓存器的时钟计数数目已大于或等于110时，则状态控制变量回到State＝0；

当在下一个转换边缘2^ndactive_edge＝“H”发生时，停止第一计数缓存器的计数，并将状态控制变量设定为State＝2，对第二计数缓存器进行初始化；

启动第二计数缓存器的计数；

如果在下一个转换边缘发生前，第二计数缓存器的时钟计数数目已大于或等于110时，则状态控制变量回到State＝0；

当在下一个转换边缘3^rdactive_edge＝“H”发生时，停止第二计数缓存器的计数，并将状态控制变量设定为State＝3，对第三计数缓存器进行初始化；

启动第三计数缓存器的计数；

如果在下一个转换边缘发生前，第三计数缓存器的时钟计数数目已大于或等于110时，则状态控制变量回到State＝0；

当在下一个转换边缘4^thactive_edge＝“H”发生时，停止第三计数缓存器的计数，并将状态控制变量设定为State＝4，对第四计数缓存器进行初始化；

启动第四计数缓存器的计数；

如果在下一个转换边缘发生前，第四计数缓存器的时钟计数数目已大于或等于110时，则状态控制变量回到State＝0。

5.根据权利要求4所述的用于不同传输速率的双相标志编码的译码电路，其特征在于，在有限状态机每次第一至第四计数缓存器完成有效计数，且在转换边缘active_edge＝“H”发生时，有限状态机会同步设定电路运作索引CntIdx＝1、2、3、4。

6.根据权利要求5所述的用于不同传输速率的双相标志编码的译码电路，其特征在于，所述前导码译码电路采用有限状态机所提供译码电路索引CntIdx进行检测判断电路的选择。

7.根据权利要求6所述的用于不同传输速率的双相标志编码的译码电路，其特征在于，当所述译码电路索引CntIdx＝0时，进行电路内单位周期检测旗标缓存器的初始化；

当所述译码电路索引CntIdx＝1时，进行3UI单位周期的判断，并根据判断结果产生一个传输速率索引FsId，传输速率索引FsId作为不同传输速率的前导码译码电路运行的使能控制信号。

8.根据权利要求1或2或3所述的用于不同传输速率的双相标志编码的译码电路，其特征在于，所述回复时钟为采样频率的256倍倍频信号。

9.根据权利要求1或2或3所述的用于不同传输速率的双相标志编码的译码电路，其特征在于，所述采样频率为48kHz、44.1kHz和96kHz。

10.根据权利要求9所述的用于不同传输速率的双相标志编码的译码电路，其特征在于，音频信号的所述采样频率与双相标志编码的传输速率之间的关系为：

F_BMC＝2x(32x2xFs)，

其中，Fs表示音频信号的采样频率，F_BMC表示双相标志编码的传输速率。

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