JPS6264119A - タイミング生成回路 - Google Patents
タイミング生成回路Info
- Publication number
- JPS6264119A JPS6264119A JP60200201A JP20020185A JPS6264119A JP S6264119 A JPS6264119 A JP S6264119A JP 60200201 A JP60200201 A JP 60200201A JP 20020185 A JP20020185 A JP 20020185A JP S6264119 A JPS6264119 A JP S6264119A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- clock
- dff
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、タイミング生成回路の動作周波数の改善に関
するものである。
するものである。
（従来の技術）
データ転送システムにおいて、送信側から受信側にデー
タとともに同期クロックが送られずに、それぞれが異な
るクロックで動く場合、受信側において送信側から送ら
れた転送データのビットの頚を合せる必要が生じる。通
常この様な場合にタイミング生成回路が用いられる。
タとともに同期クロックが送られずに、それぞれが異な
るクロックで動く場合、受信側において送信側から送ら
れた転送データのビットの頚を合せる必要が生じる。通
常この様な場合にタイミング生成回路が用いられる。
第５図は従来のタイミング生成回路を示すブロック構成
図、第６図はその動作を示すタイムチャートである。１
はＮＯＲ回路、２および３はＤ型フリツプフロツプロ路
（以下ＤＦＦと呼ぶ）である。入力信号ＩＮが０になる
と、出力ＯＵＴには次のクロックφ１の立下りからクロ
ックφ１を４分周したものが出力される。この回路によ
り転送データのスタートビット（の立下り）などを用い
て受信側のクロックを始動できる。
図、第６図はその動作を示すタイムチャートである。１
はＮＯＲ回路、２および３はＤ型フリツプフロツプロ路
（以下ＤＦＦと呼ぶ）である。入力信号ＩＮが０になる
と、出力ＯＵＴには次のクロックφ１の立下りからクロ
ックφ１を４分周したものが出力される。この回路によ
り転送データのスタートビット（の立下り）などを用い
て受信側のクロックを始動できる。
（発明が解決しようとする１２Ｉｌｉ！ｉｌｉ点）しか
しながら、上記のような回路では、クロックφ１の最大
周波数がＤＦＦの動作周波数で制限されるという欠点が
ある。
しながら、上記のような回路では、クロックφ１の最大
周波数がＤＦＦの動作周波数で制限されるという欠点が
ある。
本発明は上記の問題点を解決するためになされたもので
、低速の素子を用いてしかも高速の動作を行うタイミン
グ生成回路を実現することを目的とする。
、低速の素子を用いてしかも高速の動作を行うタイミン
グ生成回路を実現することを目的とする。
（問題点を解決するための手段）
本発明に係るタイミング生成回路は互いに逆相のクロッ
クで動作し入力信号により分周を開始する２つの分周回
路と、前記分周回路にそれぞれ対応し一方の前記分周回
路が動作を開始するとフラグをたてて他方の分周回路の
動作を禁止する２つの動作フラグと、前記２つの分周回
路の出力が接続するＯＲ回路とを備えたことを特徴とす
る。
クで動作し入力信号により分周を開始する２つの分周回
路と、前記分周回路にそれぞれ対応し一方の前記分周回
路が動作を開始するとフラグをたてて他方の分周回路の
動作を禁止する２つの動作フラグと、前記２つの分周回
路の出力が接続するＯＲ回路とを備えたことを特徴とす
る。
（作用）
上記のような構成の回路によれば、クロックの立上がり
、立下りの両側のエツジを用いて入力信号のサンプリン
グを行うことにより、従来の回路の半分の周波数のクロ
ックで同等周波数の出力を得ることができる。
、立下りの両側のエツジを用いて入力信号のサンプリン
グを行うことにより、従来の回路の半分の周波数のクロ
ックで同等周波数の出力を得ることができる。
（実施例）
以下本発明を図面を用いて詳しく説明する。
第１図は本発明に係わるタイミング生成回路の一実施例
の基本原理を示す構成ブロック図である。
の基本原理を示す構成ブロック図である。
１０．３０は互いに逆相のクロックφ２．φ２で動作し
入力信号ＩＮにより分局を開始する２つの分周回路Ａ、
Ｂ、２０．４０は前記分周回路Ａ。
入力信号ＩＮにより分局を開始する２つの分周回路Ａ、
Ｂ、２０．４０は前記分周回路Ａ。
Ｂにそれぞれ対応し一方の前記分周回路が動作を開始す
るとフラグをたてて他方の分周回路の動作を禁止す−６
２つの動作フラグ回路（以下動作フラグと呼ぶ）、５０
は前記２つの分周回路１０．３０の出力が接続するＯＲ
回路である。
るとフラグをたてて他方の分周回路の動作を禁止す−６
２つの動作フラグ回路（以下動作フラグと呼ぶ）、５０
は前記２つの分周回路１０．３０の出力が接続するＯＲ
回路である。
ｍ２図は第１図実施例のより詳ｌｉｌな構成ブロック図
である。１２．３２は入力信号ＩＮがその一方の入力に
接続する２つのＯＲ回路、１３．３３はこのＯＲ回路１
２．３２の出力がその一方の入力にそれぞれ接続するＮ
ＯＲ回路、１１．３１はこのＮＯＲ回路１３．３３の出
力がそれぞれそのＤ入力に接続しそのＣＬＫ （クロッ
ク入力）端子にりＯツクφｚ＋４）ｚ−がそれぞれ接続
するとともにそのＱ出力ＯＡ、ＯＢが前記ＮＯＲ回路１
３゜３３の他方の入力にそれぞれ接続するＤＦＦ、２１
．４１はこ’７）ＤＦＦＩ １，３１の出力ＯＡ、ＯＢ
がそのＧ入力端子にそれぞれ接続するとともにそのＱ出
力ＦＡ、ＦＢが前記ＯＲ回路３，２．１２の他方の入力
にそれぞれ接続するＤ−ラッチ回路（ここではネガティ
ブエツジトリガのもの）、５Ｏは前記ＤＦＦＩ １．３
１の出力ＯＡ、Ｏ８が接続するＯＲ回路である。第２図
の分周回路１１゜３１は第１図の分周回路１０．３０に
それぞれ対応し、第２図のＤ−ラッチ回路２１．４１は
それぞれ動作フラグ２０．４０に対応している。
である。１２．３２は入力信号ＩＮがその一方の入力に
接続する２つのＯＲ回路、１３．３３はこのＯＲ回路１
２．３２の出力がその一方の入力にそれぞれ接続するＮ
ＯＲ回路、１１．３１はこのＮＯＲ回路１３．３３の出
力がそれぞれそのＤ入力に接続しそのＣＬＫ （クロッ
ク入力）端子にりＯツクφｚ＋４）ｚ−がそれぞれ接続
するとともにそのＱ出力ＯＡ、ＯＢが前記ＮＯＲ回路１
３゜３３の他方の入力にそれぞれ接続するＤＦＦ、２１
．４１はこ’７）ＤＦＦＩ １，３１の出力ＯＡ、ＯＢ
がそのＧ入力端子にそれぞれ接続するとともにそのＱ出
力ＦＡ、ＦＢが前記ＯＲ回路３，２．１２の他方の入力
にそれぞれ接続するＤ−ラッチ回路（ここではネガティ
ブエツジトリガのもの）、５Ｏは前記ＤＦＦＩ １．３
１の出力ＯＡ、Ｏ８が接続するＯＲ回路である。第２図
の分周回路１１゜３１は第１図の分周回路１０．３０に
それぞれ対応し、第２図のＤ−ラッチ回路２１．４１は
それぞれ動作フラグ２０．４０に対応している。
第３図および第４図は上記のタイミング生成回路の動作
を示すためのタイムチャートである。第３図（イ〉 〈
口）に示すようにクロックφ２が１のときに入力信号Ｉ
Ｎが１からＯに立下ると、ＯＲ回路１２の出力は０とな
り、ＮＯＲ回路１３の出力は１となる。ＤＦＦｌｌのＤ
入力が１の状態でクロックφ２が１からＯに立下るとＤ
ＦＦｌ １の出力ＯＡがＯから１に反転しく第３図（ハ
））これにともないＤ−ラッチ２１の出力ＦＡも１にな
る（第３図（ニ））。Ｄ−ラッチ２１の出力ＦＡが１に
なるとＯＲ回路３２の出力は１、ＮＯＲ回路３３の出力
はＯとなるのでＤＦＦ３１の出力０８はクロックφ２に
拘らずＯで一定となり（第３図（ホ））、Ｄ−ラッチ４
１の出力ＦＢもＯのまま（第３図（へ））となりＤＦＦ
３１およびＤ−ラッチ４１の動作が禁止される。クロッ
クφ２が次に再び１からＱに立下ると、ＤＦＦｌｌのＤ
入力が０となっているから出力ＯＡち０となる。
を示すためのタイムチャートである。第３図（イ〉 〈
口）に示すようにクロックφ２が１のときに入力信号Ｉ
Ｎが１からＯに立下ると、ＯＲ回路１２の出力は０とな
り、ＮＯＲ回路１３の出力は１となる。ＤＦＦｌｌのＤ
入力が１の状態でクロックφ２が１からＯに立下るとＤ
ＦＦｌ １の出力ＯＡがＯから１に反転しく第３図（ハ
））これにともないＤ−ラッチ２１の出力ＦＡも１にな
る（第３図（ニ））。Ｄ−ラッチ２１の出力ＦＡが１に
なるとＯＲ回路３２の出力は１、ＮＯＲ回路３３の出力
はＯとなるのでＤＦＦ３１の出力０８はクロックφ２に
拘らずＯで一定となり（第３図（ホ））、Ｄ−ラッチ４
１の出力ＦＢもＯのまま（第３図（へ））となりＤＦＦ
３１およびＤ−ラッチ４１の動作が禁止される。クロッ
クφ２が次に再び１からＱに立下ると、ＤＦＦｌｌのＤ
入力が０となっているから出力ＯＡち０となる。
以下同様にクロックφ２の立下りに同期してＤＦＦｌｌ
が分局を繰返し、クロックφ２の１／２の周波数でＯＲ
回路５０から出力される信号０ＬＪＴとなる（第３図（
ト））。同様に第４図に示すようにクロックφ２がＯの
ときに入力信号ＩＮが１から０に立下ると、次のクロッ
クφ２の立上りからＤＦＦ３１が分周を開始し、Ｄ−ラ
ッチ４１の出力ＦＢが１となってＤＦＦｌ １およびＤ
−ラッチ２１の動作を禁止する。
が分局を繰返し、クロックφ２の１／２の周波数でＯＲ
回路５０から出力される信号０ＬＪＴとなる（第３図（
ト））。同様に第４図に示すようにクロックφ２がＯの
ときに入力信号ＩＮが１から０に立下ると、次のクロッ
クφ２の立上りからＤＦＦ３１が分周を開始し、Ｄ−ラ
ッチ４１の出力ＦＢが１となってＤＦＦｌ １およびＤ
−ラッチ２１の動作を禁止する。
この様な構成のタイミング生成回路によれば、入力信号
ＩＮのサンプリングをクロックの立上りおよび立下りの
両方のエツジで行っているため、従来の１／２の周波数
のクロックを使用して、同等の出力を得ることができる
。したがって従来より低速の素子を用いて回路を構成し
ても同等の性能を得ることができる。逆に従来と同等の
クロック周波数を用いる場合には従来の２倍の周波数の
出力を得ることができる。
ＩＮのサンプリングをクロックの立上りおよび立下りの
両方のエツジで行っているため、従来の１／２の周波数
のクロックを使用して、同等の出力を得ることができる
。したがって従来より低速の素子を用いて回路を構成し
ても同等の性能を得ることができる。逆に従来と同等の
クロック周波数を用いる場合には従来の２倍の周波数の
出力を得ることができる。
（発明の効果）
以上述べたように本発明によれば、従来より低速の素子
を用いてしかも高速の動作を行うタイミング生成回路を
実現することができる。
を用いてしかも高速の動作を行うタイミング生成回路を
実現することができる。
Ｍ１図は本発明に係るタイミング生成回路の一実施例の
基本構成を示す図、第２図は第１図回路の詳細を示す構
成ブロック図、第３図および第４図は第２図の回路の動
作を示すタイムチャート、第５図は従来のタイミング生
成回路を示すＩＩ成アブロック図第６図は第５図回路の
動作を示すタイムチャートである。 １０．１１，３０．３１−・・分周回路、２ｏ、２１．
４０．４１・・・動作フラグ、５０・・・ＯＲ回路、φ
２．φ２・・・クロック、ＩＮ・・・入力信号。 第１図 官２図 第３図 ｆト） ６Ｃ３丁 第４図 （ト） １１９１．ＩＴ 第５図 第６図 ハ） ｏｕｒ
基本構成を示す図、第２図は第１図回路の詳細を示す構
成ブロック図、第３図および第４図は第２図の回路の動
作を示すタイムチャート、第５図は従来のタイミング生
成回路を示すＩＩ成アブロック図第６図は第５図回路の
動作を示すタイムチャートである。 １０．１１，３０．３１−・・分周回路、２ｏ、２１．
４０．４１・・・動作フラグ、５０・・・ＯＲ回路、φ
２．φ２・・・クロック、ＩＮ・・・入力信号。 第１図 官２図 第３図 ｆト） ６Ｃ３丁 第４図 （ト） １１９１．ＩＴ 第５図 第６図 ハ） ｏｕｒ
Claims (1)
- 互いに逆相のクロックで動作し入力信号により分周を開
始する２つの分周回路と、前記分周回路にそれぞれ対応
し一方の前記分周回路が動作を開始するとフラグをたて
て他方の分周回路の動作を禁止する２つの動作フラグと
、前記２つの分周回路の出力が接続するＯＲ回路とを備
えたことを特徴とするタイミング生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200201A JPS6264119A (ja) | 1985-09-10 | 1985-09-10 | タイミング生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200201A JPS6264119A (ja) | 1985-09-10 | 1985-09-10 | タイミング生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6264119A true JPS6264119A (ja) | 1987-03-23 |
Family
ID=16420480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60200201A Pending JPS6264119A (ja) | 1985-09-10 | 1985-09-10 | タイミング生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6264119A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171027U (ja) * | 1987-04-24 | 1988-11-08 | ||
| JPH03186013A (ja) * | 1989-12-15 | 1991-08-14 | Anritsu Corp | 位相同期回路 |
-
1985
- 1985-09-10 JP JP60200201A patent/JPS6264119A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171027U (ja) * | 1987-04-24 | 1988-11-08 | ||
| JPH03186013A (ja) * | 1989-12-15 | 1991-08-14 | Anritsu Corp | 位相同期回路 |
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