JPH06216892A - デジタル信号復調用のビットクロック信号発生装置における位相比較回路 - Google Patents

Abstract

(57)【要約】 【目的】 構成が簡単なデジタル信号復調用のビットク
ロック信号発生装置における位相比較回路を提供する。 【構成】 ビットクロック信号の位相情報を間欠的に含
んでいる周期信号で構成される如き変調方式で変調され
ているデジタル信号による被復調信号に位相同期したデ
ジタル信号復調用のビットクロック信号を発生させるビ
ットクロック信号発生装置に設けられるフェーズ・ロッ
クド・ループにおける電圧制御発振器の出力信号に基づ
いて発生されたビットクロック信号で前記した被復調信
号をラッチして得た信号と前記した被復調信号との排他
的論理和によって位相誤差信号の出力期間設定信号を得
るとともに、前記した位相誤差信号の出力期間設定信号
で前記したビットクロック信号をラッチして得た信号と
前記したビットクロック信号との排他的論理和によって
位相誤差信号信号を含む信号を得て、前記した位相誤差
信号の出力期間設定信号によって設定された出力期間だ
けに前記した位相誤差信号を含む信号を出力させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル信号復調用のビ
ットクロック信号発生装置における位相比較回路に関す
る。

【０００２】

【従来の技術】デジタル信号の記録，伝送に当っては、
記録，伝送の対象にされているデジタル信号が、各種の
変調方式の内から選定された特定な変調方式によって変
調された状態のものとして記録，伝送が行なわるように
されていることは周知のとおりであり、また、前記のよ
うに特定な変調方式に従って変調された状態の被復調信
号の復調に際してはビットクロック信号が必要とされる
が、採用された変調方式によっては被復調信号中にビッ
トクロックの位相情報を間欠的にしか含んでいない場合
がある。そして、ビットクロック信号の位相情報を間欠
的にしか含んでいない周期信号で構成されているデジタ
ル信号の被復調信号の場合には、通常構成のフェーズ・
ロックド・ループを使用したところで、復調時に必要と
されるビットクロック信号が得られないことは、被復調
信号中にビットクロック信号の位相情報が間欠的にしか
存在していないことから考えても容易に理解できる。

【０００３】それで、前記のようにビットクロック信号
の位相情報を間欠的にしか含んでいない周期信号で構成
されているデジタル信号の被復調信号から、復調時に必
要とされるビットクロック信号を発生させることができ
るようなビットクロック信号発生装置についても、従来
から各種の構成形態のものが提案されており、本出願人
会社でも、例えば特開昭６０ー２０６３３９号公報、特
開昭６０ー２００６３５号報などによって開示されてい
るように、ビットクロック信号の位相情報を間欠的に含
んでいる周期信号で構成される如き変調方式に従って変
調されているデジタル信号による被復調信号における波
形の立上りと立下りとの何れか一方の時間位置、もしく
は双方の時間位置から、前記したビットクロック信号の
周期よりも短い予め定められたパルス巾を有する検出窓
パルスを発生させ、前記の検出窓パルスを位相比較回路
と電圧制御発振器とを含んで構成されているフェーズ・
ロックド・ループに比較波として与えて、前記したフェ
ーズ・ロックド・ループ中の電圧制御発振器からビット
クロック信号を発生させるようにしているデジタル信号
復調装置のビットクロック信号発生装置を提案してい
る。

【０００４】また、復調の対象にしている信号が比較的
に長い無信号期間を有しているような状態で時間軸上で
断続されているような信号の場合、例えば、回転ヘッド
型磁気記録再生装置において、回転シリンダの周辺にお
ける１８０度対称の位置（中心角が１８０度の位置）に
設けられた２個の磁気ヘッドによって、前記の回転シリ
ンダに９０度の巻付角で巻付けた磁気テープにビットク
ロック信号の位相情報を間欠的に含んでいる周期信号で
構成される如き変調方式に従って変調されているデジタ
ル信号を記録，再生した場合に得られる信号のように長
い無信号期間のある信号の場合に、前記の既提案のデジ
タル信号復調装置のビットクロック信号発生装置では、
長い無信号期間中にフェーズ・ロックド・ループのロッ
クが外れた際に、前記の無信号期間の経過後に再び現わ
れた信号によってフェーズ・ロックド・ループがロック
状態になされるまでに長い時間が掛かり、それにより復
調された信号に乱れが生じるという問題点の解決できる
デジタル信号復調装置についても、例えば特開昭６１ー
２５８５３４号公報によって開示されているような提案
を行なっており、さらに、磁気テープの走行速度が大巾
に変化するような再生モード時に再生される被復調信号
についても良好な復調動作が行なわれるようにしたデジ
タル信号復調装置としても、例えば特開昭６３ー８７８
３５号公報によって開示されているような提案を行なっ
ていて、前記した諸提案の実施によってビットクロック
信号の位相情報を間欠的にしか含んでいない周期信号で
構成されているデジタル信号の被復調信号の復調が良好
に行なうことを可能にした。

【０００５】

【発明が解決しようとする課題】ところが、前記した各
提案のデジタル信号復調装置においては、ビットクロッ
ク信号の位相検出のために窓パルスを使用しているため
に、窓パルスの発生手段が必要とされ、それにより装置
の構成が複雑になり、また、被復調信号のビットレート
の変更に伴って窓パルスのパルス幅を変化させるように
する場合に用いられるパルスの遅延手段の存在は、装置
を集積回路化する場合に大きな支障となること等が問題
になり、それらの問題点の解決策が求められた。

【０００６】

【課題を解決するための手段】本発明はビットクロック
信号の位相情報を間欠的に含んでいる周期信号で構成さ
れる如き変調方式に従って変調されているデジタル信号
による被復調信号の復調のために使用されるべき前記し
た被復調信号に位相同期したデジタル信号復調用のビッ
トクロック信号を発生させるビットクロック信号発生装
置に設けられるフェーズ・ロックド・ループの構成素子と
して用いられる位相比較回路であって、フェーズ・ロッ
クド・ループにおける電圧制御発振器の出力信号に基づ
いて発生されたビットクロック信号で前記した被復調信
号をラッチして得た信号と前記した被復調信号との排他
的論理和によって位相誤差信号の出力期間設定信号を得
る手段と、前記した位相誤差信号の出力期間設定信号で
前記したビットクロック信号をラッチして得た信号と前
記したビットクロック信号との排他的論理和によって位
相誤差信号信号を含む信号を得る手段と、前記した位相
誤差信号の出力期間設定信号によって設定された出力期
間だけに前記した位相誤差信号を含む信号を出力させる
手段とを備えてなるデジタル信号復調用のビットクロッ
ク信号発生装置における位相比較回路を提供する。

【０００７】

【作用】ビットクロック信号の位相情報を間欠的に含ん
でいる周期信号で構成される如き変調方式に従って変調
されているデジタル信号による被復調信号が、データ端
子に供給されているとともに、フェーズ・ロックド・ルー
プにおける電圧制御発振器の出力信号を分周して得たビ
ットクロック信号がクロック端子に与えられているＤ型
フリップフロップのＱ端子出力と、前記した被復調信号
との排他的論理和を行なう排他的論理和回路によって、
位相誤差信号の出力期間設定信号を出力させる。また、
前記したビットクロック信号がデータ端子に供給されて
いるとともに、前記した位相誤差信号の出力期間設定信
号がクロック端子に与えられているＤ型フリップフロッ
プのＱ端子出力と、前記したビットクロック信号との排
他的論理和を行なう排他的論理和回路によって、位相誤
差信号信号を含む信号を出力させる。前記した位相誤差
信号の出力期間設定信号によって、前記した位相誤差信
号を含む信号がオン，オフされることにより、前記した
位相誤差信号の出力期間設定信号によって設定された出
力期間だけに位相誤差信号を出力させる。

【０００８】

【実施例】以下、添付図面を参照して本発明のデジタル
信号復調用のビットクロック信号発生装置における位相
比較回路の具体的な内容を詳細に説明する。図１は本発
明のデジタル信号復調用のビットクロック信号発生装置
における位相比較回路の概略構成を示すブロック図、図
２乃至図４は本発明のデジタル信号復調用のビットクロ
ック信号発生装置における位相比較回路の動作説明のた
めの波形図、図５はデジタル信号復調用のビットクロッ
ク信号発生装置の概略構成を示すブロック図である。図
１に示す本発明のデジタル信号復調用のビットクロック
信号発生装置における位相比較回路１は、図５に示して
あるフェーズ・ロックド・ループ(ＰＬＬ)中で図面符号
１によって示してある位相比較回路として使用できるも
のであって、図１に示されている位相比較回路１におけ
る入力端子２，３と出力端子４と、図５中に示してある
位相比較回路１における入力端子２，３と出力端子４と
は互に対応している。

【０００９】図５に示すフェーズ・ロックド・ループ
（ＰＬＬ）において、１は位相比較器であり、また、１
２は増幅器１２ａと抵抗１２ｂ，１２ｃと、コンデンサ
１２ｄとによって構成されているループフィルタ（低域
通過濾波器）、１３は電圧制御発振器、１４は分周回路
であって、前記の位相比較回路１ではフェーズ・ロック
ド・ループ(ＰＬＬ)の入力端子１０を介して位相比較回
路１の入力端子２に供給された被復調信号と、入力端子
３に供給されている分周回路１４から出力された出力信
号（ビットクロック信号）との位相比較を行なって、誤
差信号をループフィルタ１２を介して電圧制御発振器１
３に供給する。電圧制御発振器１３の出力信号は、前記
した分周回路１４によって所定の分周比で分周されるこ
とにより、出力端子１１からビットクロック信号として
送出されるとともに、前記した位相比較回路１の入力端
子３に供給する。フェーズ・ロックド・ループ(ＰＬＬ）
は、前記した位相比較器１→ループフィルタ１２→電圧
制御発振器１３→分周回路１４→位相比較回路１→によ
って示される一巡の回路によって周知の位相同期動作を
行なって、入力端子１０に供給された被復調信号に対し
て位相同期しているビットクロック信号を出力端子１１
に送出する。

【００１０】さて図１に示されている位相比較回路１に
おいて、入力端子２に供給された被復調信号Ｓｄは、Ｄ
型フリップフロップ５のデータ端子に供給されるととも
に、排他的論理和回路６に一方入力として供給されてい
る。前記のＤ型フリップフロップ５のクロック端子に
は、入力端子３を介してビットクロック信号Ｓｂｃが供
給されている。図２乃至図４の各（ａ）に示す信号波形
は、入力端子２に供給される被復調信号Ｓｄを例示して
いるものであり、また、図２乃至図４の各（ｂ）に示す
信号波形は、入力端子３に供給されるビットクロック信
号Ｓｂｃを例示しているものであって、図２の（ｂ）は
正常な位相の状態のビットクロック信号Ｓｂｃ、図２の
（ｃ）及び図３の（ｂ）は正常な位相の状態に比べて位
相が進んでいる状態のビットクロック信号Ｓｂｃ、図２
の（ｄ）及び図４の（ｂ）は正常な位相の状態に比べて
位相が遅れている状態のビットクロック信号Ｓｂｃを、
それぞれ示している。

【００１１】前記したＤ型フリップフロップ５は、それ
のクロック端子に供給されているビットクロック信号Ｓ
ｂｃが、ローレベルの状態からハイレベルの状態に変化
した時点に、データ端子に供給されている被復調信号Ｓ
ｄのレベルの状態と対応するレベル状態の出力をＱ端子
から排他的論理和回路６へ、それの他方入力として与え
る。ビットクロック信号Ｓｂｃの位相が進んでいる状態
における位相比較回路１の動作を説明している図３の場
合には、Ｄ型フリップフロップ５のクロック端子に供給
されたビットクロック信号Ｓｂｃが、ローレベルの状態
からハイレベルの状態に変化した時点ｔ31に、データ端
子に供給されている被復調信号Ｓｄはローレベルの状態
であるために、時刻ｔ31におけるＤ型フリップフロップ
５のＱ端子の出力はローレベルであり、したがって、時
刻ｔ31における排他的論理和回路６への２入力は、とも
にローレベルの状態であることから、時刻ｔ31における
排他的論理和回路６からの出力信号Ｓｐは、図３の
（ｃ）に示されているようにローレベルの状態となって
いる。

【００１２】図３の（ａ）に示されている被復調信号Ｓ
ｄが、時刻ｔ31にローレベルの状態からハイレベルの状
態に変化すると、排他的論理和回路６からの出力信号Ｓ
ｐは図３の（ｃ）に示されているようにローレベルの状
態からハイレベルの状態に変化する。次に、Ｄ型フリッ
プフロップ５のクロック端子がビットクロック信号Ｓｂ
ｃによって、ローレベルの状態からハイレベルの状態に
変化した時刻ｔ33において、データ端子に供給されてい
る被復調信号Ｓｄはハイレベルの状態であるために、時
刻ｔ33におけるＤ型フリップフロップ５のＱ端子の出力
はハイレベルの状態となるから、時刻ｔ33における排他
的論理和回路６への２入力は、ともにハイレベルの状態
となり、したがって時刻ｔ33における排他的論理和回路
６からの出力信号Ｓｐは、図３の（ｃ）に示されている
ようにローレベルの状態となる。次いで、図３の（ａ）
に示されている被復調信号Ｓｄが、時刻ｔ34にハイレベ
ルの状態からローレベルの状態に変化すると、排他的論
理和回路６からの出力信号Ｓｐは図３の（ｃ）に示され
ているようにローレベルの状態からハイレベルの状態に
変化する。

【００１３】またビットクロック信号Ｓｂｃの位相が遅
れている状態における位相比較回路１の動作を説明して
いる図４の場合には、図４の（ａ）に示されている被復
調信号Ｓｄがローレベルの状態からハイレベルの状態に
変化した時点ｔ41において、時刻ｔ41におけるＤ型フリ
ップフロップ５のＱ端子の出力はローレベルであるか
ら、時刻ｔ41における排他的論理和回路６からの出力信
号Ｓｐは、図４の（ｃ）に示されているようにローレベ
ルの状態からハイレベルの状態へと変化する。次に図４
の（ｂ）に示されているビットクロック信号Ｓｂｃが、
ローレベルの状態からハイレベルの状態に変化した時刻
ｔ42には、図４の（ａ）に示されている被復調信号Ｓｄ
がハイレベルの状態であるために、Ｄ型フリップフロッ
プ５のＱ端子の出力がローレベルの状態からハイレベル
の状態に変化し、それにより排他的論理和回路６への２
入力がともにハイレベルの状態となるために、排他的論
理和回路６からの出力信号Ｓｐは、時刻ｔ42に図４の
（ｃ）に示されているようにハイレベルの状態からロー
レベルの状態に変化する。

【００１４】次いで、図４の（ａ）に示されている被復
調信号Ｓｄが、時刻ｔ43にハイレベルの状態からローレ
ベルの状態に変化すると、排他的論理和回路６からの出
力信号Ｓｐは図４の（ｃ）に示されているようにローレ
ベルの状態からハイレベルの状態に変化する。次に図４
の（ｂ）に示されているビットクロック信号Ｓｂｃが、
ローレベルの状態からハイレベルの状態に変化した時点
ｔ44における被復調信号Ｓｄはローレベルの状態である
ために、Ｄ型フリップフロップ５のＱ端子の出力がハイ
レベルの状態からローレベルの状態に変化することによ
り、排他的論理和回路６への２入力がともにローレベル
の状態になって、排他的論理和回路６からの出力信号Ｓ
ｐは、時刻ｔ44図４の（ｃ）に示されているようにハイ
レベルの状態からローレベルの状態に変化する。前記の
ように、Ｄ型フリップフロップ５と排他的論理和回路６
とからなる回路配置における排他的論理和回路６からの
出力信号Ｓｐは、前記した回路配置に入力される被復調
信号Ｓｄとビットクロック信号Ｓｂｃとの相対的な位相
関係によって、図３の（ｃ）及び図４の（ｃ）に例示さ
れているように異なるものになっており、前記した排他
的論理和回路６からの出力信号Ｓｐは、位相誤差信号の
出力期間設定信号として用いられる。

【００１５】そして前記した排他的論理和回路６から出
力された位相誤差信号の出力期間設定信号Ｓｐは、Ｄ型
フリップフロップ７におけるクロック端子に供給される
とともに、スイッチ回路９に対して開閉制御信号として
も供給されている。前記したＤ型フリップフロップ７に
おけるデータ端子には、既述した入力端子３からビット
クロック信号Ｓｂｃが供給されており、また、前記のビ
ットクロック信号Ｓｂｃは、排他的論理和回路８に一方
入力としても供給されている。前記したＤ型フリップフ
ロップ７のＱ端子からの出力信号Ｓｅｘは、ビットクロ
ック信号Ｓｂｃの位相が進んでいる状態を説明している
図３の場合には、図３の（ｄ）に示すようにハイレベル
の状態の信号となり、また、ビットクロック信号Ｓｂｃ
の位相が遅れている状態を説明している図４の場合に
は、図４の（ｄ）に示すようにローレベルの状態の信号
となっていて、前記のＤ型フリップフロップ７のＱ端子
からの出力信号Ｓｅｘは排他的論理和回路８に対して他
方入力として供給される。

【００１６】それで、前記したＤ型フリップフロップ７
のＱ端子からの出力信号Ｓｅｘと、入力端子３に供給さ
れているビットクロック信号Ｓｂｃとが２入力として与
えられている排他的論理和回路８からは、ビットクロッ
ク信号Ｓｂｃの位相が進んでいる状態を説明している図
３の場合には、図３の（ｂ）に示すビットクロック信号
Ｓｂｃと、図３の（ｄ）に示すＤ型フリップフロップ７
のＱ端子からのハイレベルの状態の出力信号Ｓｅｘとの
排他的論理和の信号である図３の（ｅ）に例示されてい
るような信号Ｓｅｒが出力され、またビットクロック信
号Ｓｂｃの位相が遅れている状態を説明している図４の
場合には、図４の（ｂ）に示すビットクロック信号Ｓｂ
ｃと、図４の（ｄ）に示すＤ型フリップフロップ７のＱ
端子からのローレベルの状態の出力信号Ｓｅｘとの排他
的論理和の信号を示す図４の（ｅ）に例示されているよ
うな信号Ｓｅｒが出力される。

【００１７】前記した排他的論理和回路８からの出力信
号は、前記したスイッチ回路９を介して位相誤差信号と
して出力端子４に送出されるが、スイッチ回路９は既述
のように、前記したスイッチ回路９は図３の（ｃ）及び
図４の（ｃ）に、それぞれ示されている排他的論理和回
路６から出力された位相誤差信号の出力期間設定信号Ｓ
ｐのハイレベルの期間中だけにオンの状態となるように
開閉制御されるから、スイッチ回路９から出力される出
力端子４に出力される位相誤差信号は、図３の（ｅ）及
び図４の（ｅ）中に示されている信号波形における実線
図示の部分のように、ビットクロック信号の位相信号が
進んでいる場合にはハイレベルの状態となり、また、ビ
ットクロック信号の位相信号が遅れている場合にはロー
レベレルの状態になる。

【００１８】図５に示してあるフェーズ・ロックド・ル
ープ(ＰＬＬ)中に示されている位相比較回路１として使
用される図１に示す位相比較回路１の出力端子４から出
力された前記の位相誤差信号が、増幅器１２ａと抵抗１
２ｂ，１２ｃと、コンデンサ１２ｄとによって構成され
ているループフィルタ（低域通過濾波器）に供給される
と、ビットクロック信号の位相信号が進んでいる場合に
位相比較回路１の出力端子４から出力されたハイレベル
の状態の位相誤差信号と、ビットクロック信号の位相信
号が遅れている場合に位相比較回路１の出力端子４から
出力されたローレベレルの状態の位相誤差信号とは、ル
ープフィルタ１２における基準電位が前記した位相比較
回路１からの出力信号のハイレベルの状態とローレベル
の状態との中点電位になされていることにより、ビット
クロック信号の位相信号が進んでいる場合に位相比較回
路１の出力端子４から出力されたハイレベルの状態の位
相誤差信号は正極性の電圧の位相誤差信号となり、ま
た、ビットクロック信号の位相信号が遅れている場合に
位相比較回路１の出力端子４から出力されたローレベレ
ルの状態の位相誤差信号は負極性の位相誤差信号とな
る。なお、前記したスイッチ回路９としては、トライス
テートバッファが使用されてもよい。

【００１９】

【発明の効果】以上、詳細に説明したところから明らか
なように本発明のデジタル信号復調用のビットクロック
信号発生装置における位相比較回路は、ビットクロック
信号の位相情報を間欠的に含んでいる周期信号で構成さ
れる如き変調方式に従って変調されているデジタル信号
による被復調信号の復調のために使用されるべき前記し
た被復調信号に位相同期したデジタル信号復調用のビッ
トクロック信号を発生させるビットクロック信号発生装
置に設けられるフェーズ・ロックド・ループの構成素子と
して用いられる位相比較回路として、フェーズ・ロック
ド・ループにおける電圧制御発振器の出力信号に基づい
て発生されたビットクロック信号で前記した被復調信号
をラッチして得た信号と前記した被復調信号との排他的
論理和によって位相誤差信号の出力期間設定信号を得る
とともに、前記した位相誤差信号の出力期間設定信号で
前記したビットクロック信号をラッチして得た信号と前
記したビットクロック信号との排他的論理和によって位
相誤差信号信号を含む信号を得て、前記した位相誤差信
号の出力期間設定信号によって設定された出力期間だけ
に前記した位相誤差信号を含む信号を出力させるように
したものであるから、この本発明のデジタル信号復調用
のビットクロック信号発生装置における位相比較回路で
は、位相比較動作のために窓パルスを必要としないため
に、窓パルスの発生手段が不要となり、装置の構成が簡
単なものとなり、また、被復調信号のビットレートが変
化しても位相比較動作が良好に行なわれるのであり、本
発明により既述した従来の問題点は良好に解決できる。

【図面の簡単な説明】

【図１】本発明のデジタル信号復調用のビットクロック
信号発生装置における位相比較回路の概略構成を示すブ
ロック図である。

【図２】本発明のデジタル信号復調用のビットクロック
信号発生装置における位相比較回路の動作説明のための
波形図である。

【図３】本発明のデジタル信号復調用のビットクロック
信号発生装置における位相比較回路の動作説明のための
波形図である。

【図４】本発明のデジタル信号復調用のビットクロック
信号発生装置における位相比較回路の動作説明のための
波形図である。

【図５】デジタル信号復調用のビットクロック信号発生
装置の概略構成を示すブロック図である。

【符号の説明】

１…位相比較回路、５，７…Ｄ型フリップフロップ、
６，８…排他的論理和回路、９…スイッチ回路、１２…
ループフィルタ、１３…電圧制御発振器、１４…分周回
路、

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ビットクロック信号の位相情報を間欠的
   に含んでいる周期信号で構成される如き変調方式に従っ
   て変調されているデジタル信号による被復調信号の復調
   のために使用されるべき前記した被復調信号に位相同期
   したデジタル信号復調用のビットクロック信号を発生さ
   せるビットクロック信号発生装置に設けられるフェーズ
   ・ロックド・ループの構成素子として用いられる位相比
   較回路であって、フェーズ・ロックド・ループにおける
   電圧制御発振器の出力信号に基づいて発生されたビット
   クロック信号で前記した被復調信号をラッチして得た信
   号と前記した被復調信号との排他的論理和によって位相
   誤差信号の出力期間設定信号を得る手段と、前記した位
   相誤差信号の出力期間設定信号で前記したビットクロッ
   ク信号をラッチして得た信号と前記したビットクロック
   信号との排他的論理和によって位相誤差信号信号を含む
   信号を得る手段と、前記した位相誤差信号の出力期間設
   定信号によって設定された出力期間だけに前記した位相
   誤差信号を含む信号を出力させる手段とを備えてなるデ
   ジタル信号復調用のビットクロック信号発生装置におけ
   る位相比較回路。