JPS6330023A

JPS6330023A - 位相ロックル−プを具える回路

Info

Publication number: JPS6330023A
Application number: JP62174984A
Authority: JP
Inventors: セオドルス・ヘラルダス・ヨハネス・アントニウス・マルテンス
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1986-07-15
Filing date: 1987-07-15
Publication date: 1988-02-08
Also published as: NL8601844A; EP0254339B1; EP0254339A1; US4835622A; DE3776217D1; KR880002392A; ATE72077T1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、電気入力信号を受ける入力端子を有し、位相
ロックループを具える回路であって、前記の入力端子は
前記の位相ロックループの入力端に結合され、この位相
ロックループの出力端は保持回路の入力端に結合され、
この保持回路の出力端は電気出力信号を生じる為の前記
の位相ロックループを具える回路の出力端子に結合され
、前記の位相ロックループは、第１入力端、第２入力端
および出力端を有する位相比較器であって、この第１入
力端が前記の位相ロックループの入力端に結合されてい
る当該位相比較器と、この位相比較器の出力端および前
記の位相ロックループの出力端にそれぞれ結合された入
力端および出力端を有する低域通過フィルタと、この低
域通過フィルタの出力端および前記の位相比較器の前記
の第２入力端にそれぞれ結合された入力端および出力端
を有する電圧制御発振器とを具えており、前記の位相ロ
ックループを具える回路は更に、前記の位相ロックルー
プの入力信号中の瞬時的な妨害を検出し、続いて制御信
号を発生し、この制御信号を前記の保持回路の制御入力
端に結合された出力端に供給する検出手段を具えており
、前記の保持回路は前記の制御信号による制御の下で、
この保持回路に供給される信号を保持するようになって
いる位相ロックループを具える回路に関するものである
。

上述した種類の回路は、例えば記録キャリア内に周波数
変調形態で書込まれた音声信号を記録キャリアの読取り
後に復調する為にビデオレコーダ内に設けることができ
、この目的の為には上述した種類の回路は更に、回転ヘ
ッドドラム上に設けられた２つ以上の読取ヘッドと、２つ以上の入力端と、出力端と、制御入力端、とを有す
るスイッチング手段と、前記の復調回路の入力端子と前記の検出手段の入力端子
との間に結合されたリミッタとを具えており、前記のス
イッチング手段はこのスイッチング手段の制御入力端に
供給される制御信号による制御の下でこのスイッチング
手段の入力端のうちの１つをこのスイッチング手段の出
力端に結合するようになっており、前記の２つ以上の読
取ヘッドの各々の出力端は前記のスイッチング手段の２
つ以上の入力端のうちの関連の入力端に結合され、この
スイッチング手段の出力端は前記のリミッタの入力端に
結合されている。

上述した種類の回路は位相ロックループの入力信号中の
瞬時的な妨害を補償する為のものである。

この入力信号はビデオレコーダに用いた場合には周波数
変調された信号である。瞬時的な妨害は上述した入力信
号における規則性に悪影響を及ぼす妨害である。これら
の妨害は例えば位相ロックループの入力信号中のドロッ
プアウト或いはドロップインとなるか、この入力信号中
の急激な位相変化となるおそれがあり、これらは１つの
読取ヘッドによる１つの記録キャリアの読取りから他の
読取ヘッドによる読取りへの切換えの結果として生じる
。これらの瞬時的な妨害により位相ロックループが調整
外れとなり、従って位相ロックループ（以後この位相ロ
ックループを“ＰＬＬ”とも称する）における電圧制御
発振器が最早や（満足に）ＰＬＬの入力信号を追従しえ
なくなる。これにより、（可聴の）妨害がＰＬＬ復調音
声信号中に生じるようになる。

ヘッドスイッチング動作中保持回路を附勢し、ヘッドス
イッチング動作の直前にＰＬＬの出力端に存在した音声
信号が保持されるようにすることは知られている。この
手段は低周波音声信号に対しては満足な解決手段である
。しかし、高周波音声信号の場合には、著しい妨害とな
るおそれのある連続性における誤差を生じおそれがある
。更に、ヘッドスイッチング動作の周波数で保持回路を
附勢する完全に周期的な特性により位相ロックループを
具える回路の出力信号中に追加の妨害を導入する。

本発明の目的は、ＰＬＬ入力信号における瞬時的な妨害
を良好に補償しうる位相ロックループを具える回路を提
供せんとするにある。　−本発明は、電気入力信号を受
ける入力端子を有し、位相ロックループを具える回路で
あって、前記の入力端子は前記の位相ロックループの入
力端に結合され、この位相ロックループの出力端は保持
回路の入力端に結合され、この保持回路の出力端は電気
出力信号を生じる為の前記の位相ロックループを具える
回路の出力端子に結合され、前記の位相ロックループは
、第１入力端、第２入力端および出力端を有する位相比
較器であって、この第１入力端が前記の位相ロックルー
プの入力端に結合されている当該位相比較器と、この位
相比較器の出力端および前記の位相ロックループの出力
端にそれぞれ結合された入力端および出力端を有する低
域通過フィルタと、この低域通過フィルタの出力端およ
び前記の位相比較器の前記の第２入力端にそれぞれ結合
された入力端および出力端を有する電圧制御発振器とを
具えており、前記の位相ロックループを具える回路は更
に、前記の位相ロックループの入力信号中の瞬時的な妨
害を検出し、続いて制御信号を発生し、この制御信号を
前記の保持回路の制御入力端に結合された出力端に供給
する検出手段を具えており、前記の保持回路は前記の制
御信号による制御の下で、この保持回路に供給される信
号を保持するようになっ゛ている位相ロックループを具
える回路において、前記の検出手段が、前記の位相ロッ
クループの入力信号と前記の電圧制御発振器の出力信号
との間の位相ロック誤差を決定し、この位相ロック誤差
が所定値を越える場合に前記の制御信号を発生するよう
になっていることを特徴とする。

ＰＬＬが入力信号を正確に追従する場合、位相比較器の
第１および第２入力端に供給される信号間に９０°の位
相差がある。ＰＬＬが入力信号を正確に追従しない場合
には、この９０°の位相差にずれが生じる。このずれを
位相ロック誤差と称する。この位相ロック誤差が例えば
±４５°に等しい前述した所定値ψ。を越える場合には
、検出手段により制御信号が生ぜしめられる。従って、
このことは、位相比較器の第１および第２入力端に供給
される信号間の位相差（すなわち位相誤差）が９０°−
ψ。よりも小さいか９０°＋ψ。よりも大きい場合に検
出手段が制御信号を生じることを意味する。

前記の値ψ。は、上述した２つの信号間の位相誤差のう
ち、ＰＬＬ入力信号の変調により常に存在する変動分に
対し検出手段が反応しないように選択する必要がある。

このことは、値ψ。をあまりにも小さくしてはならない
ことを意味し、好ましくは値ψ。を４５°よりも小さく
ない値にする。

本発明は以下の認識を基に成したものである。

ＰＬＬの入力信号中の妨害はこの入力信号と電圧制御発
振器（以後ＶＣＯとも称する）の出力信号との間に位相
差を導入し、この位相差はＰＬＬの入力信号中の妨害が
大きくなればなる程大きくなる。

ＰＬＬの入力信号中の小さな妨害は聞きとりえない為、
この場合には保持回路を附勢する必要がない。

従って、保持回路を附勢する際の周期的な特性が無くな
る場合があり、更に保持回路の附勢期間の長さを妨害の
長さに適合させることができる。

比較的大きな時定数を有する自動音量制御（自動利得制
御）回路とこれに続くレベル検出器とを用いることによ
りドロップアウトを検出することは文献に記載されてお
り既知である。自動音量制御回路に対して妨害のない入
力信号が与えられる場合には、この自動音量制御回路は
信号を所定のレベルでレベル検出器に供給する。自動音
量制御回路の入力信号に急激なドロップアウトがある場
合には、レベル検出器の入力信号も急激に降下し、レベ
ル検出器が保持回路に制御信号を供給する。

従って、このような制御は自動音量制御回路の入力信号
中の振幅情報を用いており、一方本発明による回路では
ＰＬＬ入力信号とりＣＯ出力信号との間の位相ロック誤
差を検出して入力信号中に瞬時的な妨害があるかないか
を決定している。検出手段の入力信号中には振幅情報が
存在しないようにするのが好ましく、これは前述したリ
ミッタの前置回路により達成される。このリミッタはＰ
ＬＬの前に配置するのも好ましい。この場合、周波数変
調信号から方形信号が得られる。

本発明による回路の第１実施例では、前記の検出手段が
タイムスロット回路と傾斜検出回路とを具え、前記の電
圧制御発振器の出力端が前記のタイムスロット回路の入
力端に結合され、このタイムスロット回路の出力端が前
記の傾斜検出回路の第１入力端に結合され、前記の位相
ロックループの入力端がこの傾斜検出回路の第２入力端
に結合され、この傾斜検出回路の出力端が前記の検出手
段の出力端に結合され、この傾斜検出回路の第２入力端
に供給される信号の少なくとも１つのレベル遷移が前記
のタイムスロット回路により決定されるタイムスロット
内に存在する場合にこの傾斜検出回路がその出力端から
検出信号を生じるようにする。タイムスロット回路によ
り決定されるタイムスロットは、位相ロック誤差が最大
値として前述した値である場合に、依然として、傾斜検
出回路の第２入力端に供給される信号中のレベル遷移が
このタイムスロット内にないように選択する。

タイムスロットは例えばＰＬＬの入力信号の周期の４分
の１に等しくなる。更に、タイムスロットは妨害のない
ＰＬＬ入力信号中の２つの順次のレベル遷移間の期間の
中央に配置するのが好ましい。この場合、検出手段は４
５°以上の位相ロック誤差が生じる場合に制御信号を生
ぜしめる。

上述した本発明による回路においては更に、前記の傾斜
検出回路はパルスの形態の検出信号を生じるようになっ
ており、この傾斜検出回路の出力端と前記の検出手段の
出力端との間に、この傾斜検出回路のパルスを所定の公
称パルス幅を有するハルスニパルス幅延長すセるパルス
ストレッチャが結合されているようにすることができる
。このようにすると、保持回路は、ＰＬＬが妨害の発生
後に（小さな）位相ロック誤差を有しタイムスロット内
にいかなるレベル遷移もなくなるまで動作せしめられる
ようになる。

更に、前記のパルスストレッチャは、公称パルス幅を有
する前記のパルスを、傾斜検出回路のパルスとこの傾斜
検出回路の次のパルスとの間の期間が前記の公称パルス
幅よりも小さい場合に、少なくともこの期間に相当する
値だけパルス幅を延長させるようにすることができる。

このようにすると、長時間継続する妨害或いは繰返し妨
害の場合に保持回路が動作状態に維持されるようになる
。

傾斜検出回路の出力端とパルスストレッチャの入力端と
の間には積分器を設けることができる。

このようにすることにより検出の信頼性を増大させる。

上述した実施例よりも感度および精度がほんのわずかに
劣っている本発明による回路の第２実施例では、前記の
検出手段が、前記の位相比較器の第２入力端に供給され
る信号と位相がほぼ９０°相違する信号を生じる装置を
有しており、この装置の出力端は他の位相比較器の第１
入力端に結合され、この他の位相比較器の第２入力端は
前記の位相ロックループの入力端に結合され、この他の
位相比較器の出力端はしきい値検出器の入力端に結合さ
れ、このしきい値検出器の出力端は前記の検出手段の出
力端に結合されているようにする。この場合、ＰＬＬの
入力信号中に妨害がなければ、前記の他の位相比較器の
２つの入力端に供給される信号が互いに等しくなる。従
って、この他の位相比較器は、積分器での積分後にしき
い値検出器におけるしきい値を越えないような出力信号
を生じる。ＰＬＬの入力信号中に妨害が生じる場合には
、前記の他の位相比較器は大きな信号を積分器に供給す
る。積分器によって積分された前記の他の位相比較器の
信号は妨害の大きさに応じて、しきい値検出器に存在す
るしきい値を越えたり越えなかったりする。積分器によ
り積分されたこの信号がこのしきい値を越える場合には
、しきい値検出器は保持回路に対する制御信号を生じる
。

ｖＣＯがＰＬＬの入力信号の周波数と同じ周波数に設定
される場合には、前記の検出手段が有する前記の装置を
移相器とし、その入力端を電圧制御発振器の出力端に結
合するようにすることができる。

ｖＣＯはＰＬＬの入力信号の周波数の２倍に設定するこ
ともできる。この場合、ｖＣＯの出力端と前記のＰＬＬ
が具える位相比較器の第２入力端との間に、ｖＣＯと関
連しこのＶＣＯの出力信号の周波数を２で分周する分周
回路を設ける。この場合、前記の検出手段が有する前記
の装置はりＣＯの反転入力端に結合された入力端を有す
る分周回路でもあり、この分周回路はｖＣＯの反転出力
端における出力信号の周波数を２で分周する。従って、
この後者の分周回路の出力信号の位相は前者の分周回路
の出力信号に対して９０°相違する。

ＰＬＬの出力端と保持回路の入力端との間には遅延手段
を設けるのが好ましい。この遅延手段は検出手段で生せ
しめられる遅延を補償する為に設けるものである。

図面につき本発明を説明する。

第１図はビデオレコーダに用いた回路の一実施例を示す
。回転ヘッドドラム（図示せず）上に設けられた複数個
（本例の場合２個）の読取ヘッド１および２はスイッチ
ング手段５の入力端３および４に結合されている。この
スイッチング手段５の出力端６は本発明回路の入力端子
７に結合されている。スイッチング手段５は制御入力端
８に供給される制御信号の作用の下で入力端３，４の一
方を出力端６に結合する。この制御信号は制御装置（図
示せず）によって生ぜしめうる。この制御装置はこの制
御装置を、磁気記録キャリア（図示せず〉の読取ヘッド
により読取られた信号と同期せしめうろこの制御装置に
おける内部クロックから生せしめることができる。

前記の入力端子７はリミッタ９を経て位相ロックループ
（ＰＬＬ）　１１０入力端１０に結合されている。

このＰＬＬの入力端１０は位相比較器１３の第１入力端
１２に結合され、この位相比較器の出力端１４は低域通
過フィルタ（ＬＰＦ）　１６の入力端１５に結合されて
いる。ＰＬＬＩＩの出力端である低域通過フィルタの出
力端１７は電圧制御発振器（ＶＣＯ）　１９０入力端１
８に結合され、この電圧制御発振器の出力端２０は位相
比較器１３の第２入力端２１に結合されている。またＰ
ＬＬＩＩの出力端１７は保持回路２４０入力端２３に結
合されている。この保持回路２４の出力端２６は本発明
による回路の出力端子を構成する。本発明による回路は
更に、ＰＬＬＩＩの入力信号における瞬時的な妨害信号
を検出し、次に出力端２８に制御信号を生ぜしめ、この
制御信号を保持回路２４の制御入力端２９に供給するよ
うにする検出手段２７を有している。

上記の制御信号は保持回路２４におけるスイッチ３０を
動作させる。この制御信号がない場合、スイッチ３０が
閉成し、保持回路２４のキャパシタ３１が入力端２３に
供給される電気信号のレベルまで充電され、このレベル
が出力端２６に存在するようになる。制御入力端２９に
制御信号が供給される場合には、スイッチ３０が開放さ
れる。従って、スイッチ３０が開放される瞬時の直前で
の入力端２３における電気信号のレベルがコンデンサ３
１により保持される。

リミッタ９は第１図の実施例におけるように入力端子７
とＰＬＬの入力端ｌＯとの間の接続ライン中に設ける代
わりにＰＬＬの入力端１０と、傾斜検出回路３６の入力
端３７に相当する検出手段２７の入力端との間の接続ラ
イン中に設けることもできる。

検出手段２７はタイムスロット回路３２を有し、この回
路３２０入力端３３はＶＣＯ１９の出力端２０に結合さ
れ、この回路３２の出力端３４は傾斜検出回路３６の第
１入力端３５に結合されいてる。ＰＬＬＩＩの入力端１
０は傾斜検出回路３６の第２入力端３７に結合されてい
る。この傾斜検出回路３６の出力端３８はパルスストレ
ッチャ（パルス幅延長器）４０の入力端３９に結合され
、このパルスストレッチャの出力端が検出手段２７の出
力端２８を構成している。

磁気記録キャリアの読取ヘッド１．２の一方により読取
られ、例えば１５ＭＨｚの搬送波と、例えば１００ＫＨ
ｚの周波数スイングとを有するＦＭｔｉ調（音声）信号
がリミッタ９で振幅制限される。従って、入力端１０に
は矩形波信号（第３図ら〕参照）が供給される。

第３図では簡単化の為にリミッタレベルを論理値“１”
で示しである。このリミッタレベルを実際にこの大きさ
程度に選択する必要がある場合には、位を目比較器１３
を“排他的ＯＲ”　（ＥＸＯＲ）回路として構成しうる
。

ＰＬＬＩＩの帯域幅はほぼ３００ＫＨｚとする。ＰＬＬ
ＩＩはＦＭ復調器として機能する為、出力端１７からは
復調されたアナログ（音声）信号が生じる。

ＰＬＬＩＩが位相ロック状態になると、入力端１０にお
ける信号に妨害がないものとした場合にＶＣＯ１９の出
力端２０にも矩形波（第３図（ａ）参照）が生じる。

しかし、出力端２０における信号が位相において入力端
１０における信号に対して９０°相違している（第３図
（ａ）および（ｂ）参照）。

第３図（Ｃ）は第１図のタイムスロット回路３２により
生ぜしめられるタイムスロットＴ２を示す。このタイム
スロットを生せしめる１方法を第２図に示す。タイムス
ロット回路３２は２つの単安定マルチバイブレータ（Ｍ
ＭＶ）４１および４２を以って構成されている。ＭＭＶ
４１はＶＣＯ１９の出力信号中にパルスの前縁が生じた
際にパルス幅Ｔ、のパルスを発生し、ＭＭＶ４２はＭＭ
Ｖ４１のパルスの後縁が発生した際にパルス幅Ｔ２　　
のパルスを発生する。パルス幅Ｔ、およびＴ２は、入力
端ｌＯにおける入力信号に妨害がない場合に、この入力
信号がレベル遷移（例えばパルスの前縁或いは後縁）を
有さない領域中にタイムスロットが位置するように選択
する。第３図からしい。このことは、第３図（ａ）およ
び（ｂ）に示す信号間の位相ロック誤差が±４５°より
も大きい場合に検出手段が制御信号を発生するというこ
とを意味する。

第１図における傾斜検出回路３６は、その入力端３７に
おける信号中でタイムスロットＴ２内にレベル遷移が存
在することを検出した場合にその出力端３８からパルス
を生せしめる。この傾斜検出回路３６は第２図に示すよ
うな形態にすることができる。

入力端３５および３７はＡＮＤゲート４３の入力端にそ
れぞれ結合され、このＡＮＤゲートの出力端はＤフリッ
プ・フロップ４４のセット入力端Ｓに結合されている。

入力端３５はＤフリップ・フロップ４４のクロック入力
端ＣＬにも結合されている。このＤフリップ・フロップ
のＤ入力端には論理値“０″が供給される。このＤフリ
ップ・フロップのＱ出力端は傾斜検出回路３６の出力端
３８でもある。傾斜検出回路３６により傾斜が検出され
ると、この回路３６はパルス幅延長、このパルスがパル
スストレッチャ４０によりＴ、の公称パルス幅を有する
パルスにパルス幅延長される。このことを第４図に示し
である。

例えば瞬時１＝１ｏでのヘッドスイッチング動作の為に
、リミッタ９の出力信号中に急激な位相変化が生じる（
第４図（ｂ）参照）。傾斜検出回路３６は第４図ら〕の
信号中のパルス前縁が第４図（Ｃ）の信号中の第２のタ
イムスロット（Ｔ２）内にあることを検出し、その出力
端３８からパルス（第４図（ｄ）参照）を生じる。

瞬時１＝１ｏにおけるＰＬＬＩＩの入力信号中の急激な
位相変化の為に、このＰＬＬは位相ロック外れとなる。

従って、ＶＣＯ１９の出力信号は１＝１ｏ後の所定の期
間中満足に規定されない。このことを第４図（ａ）に破
線で示しである。この期間中は、タイムスロット回路３
２の出力信号（第４図（Ｃ）参照）や傾斜検出回路３６
の出力信号（第４図（ｄ）参照）も規定できない。所定
の期間１．−１ｏ後再びＰＬＬＩＩで位相ロック状態と
なる。その理由は第４図（ａ）および（ｂ）に示すよう
にこれら２つの信号がその位相において互いに９０°相
違する為である。第４図（ｅ）はパルスストレッチャ４
０の出力信号を示す。傾斜検出回路が瞬時１＝１ｏで１
つのパルス（第４図（ｄ）参照）を生じる場合には、第
４図（ｅ）から明かなようにパルスストレッチャ４０か
ら生じるパルスの幅はＴ、に等しくなる。

第４図（ｄ）のパルスを得る傾斜検出゛回路３６の動作
は以下の通りである。ＡＮＤゲート４３の２つの人力が
論理値“１”となった瞬時に、フリップ・フロップ４４
０セツト入力端にパルス前縁が与えられ、従ってＤ入力
端に存在する論理値“Ｆ″が７リツプ・フロップ内に入
れられ、Ｑ出力端が論理値“０”から論理値“１”に変
化する。タイムスロットの終端における後縁がフリップ
・フロップ４４のクリア入力端に供給されると、Ｑ出力
端は論理値“１”から論理値“０”に戻される。

第５図は第１図の検出手段２７の他の実施例を示す。こ
の第５図の回路は、傾斜検出回路３６の出力端３８とパ
ルスストレッチャ４０の入力端との間に配置した低域通
過フィルタ５０の形態の積分器をも示している。この積
分器５０を追加することにより検出精度が増大せしめら
れる。

第６図は本発明による回路の第２実施例を示す。

検出手段５５は装置５６を有する。この装置５６は、Ｐ
ＬＬＩＩの入力端１０における信号に妨害がない場合に
この装置５６の出力端５７における信号（第７図（Ｃ）
参照）がＰＬＬＩＩの入力端１０における信号（第７図
ら〕参照）と十分同期状態となるように、ＶＣＯ１９の
出力端２０における信号とほぼ９０°位相の異なる信号
を生せしめる。ＶＣＯ１９の出力端２０における信号を
示す第７図（ａ）と前記の第７図（Ｃ）とから明かなよ
うに、装置５６は９０°移相器である。

９０°移相器５６の出力端５７は、例えばこの場合も排
他的ＯＲ（ＥＸＯＲ）回路の形態とした第２の位相比較
器５９の第１入力端５８に結合されている。この位相比
較器５９の第２入力端６０はＰＬＬＩＩの入力端１０に
結合されている。出力端６１は低域通過フィルタＬＰＦ
の形態の積分器６２としきい値検出器６３とを経て検出
手段５５の出力端２８に結合されている。

位相比較器５９の出力信号を示す第７図（ｄ）から明か
なように、ＰＬＬＩＩの入力端１０における信号に妨害
がない場合には、この位相比較器５９は殆ど常に論理値
“０”の出力信号を生じる。

第７図ら）および第７図（Ｃ）の信号における変調結果
としてのみこれら２つの信号の前縁が時間的に正確に一
致しなくなる。同様にこれら２つの信号の後縁も時間的
に正確に一致しない。その結果、位相比較器５９の出力
信号は短期間のパルス（第７図（ｄ）に線図的に示す）
を有する。積分器６２はこれらのパルスを積分するも、
この場合積分器６２の出力信号はしきい値検出器６３に
存在するしきい（直ｖ０（第８図（ｅ）参照）を越えな
い程度に低く維持され、従って制御信号が生ぜしめられ
ない。

第８図は、瞬時ｔ＝ｔｏでのヘッドスイッチング動作の
為にＰＬＬＩＩの入力信号（第８図ら）参照）中に瞬時
的な妨害、すなわち急激な位相変化が生じた状態を示す
。位相比較器５９の出力はこの瞬時ｔ＝ｔｏで“高”レ
ベルとなる（第８図（ｄ）＃照）。更に積分器６２は第
８図（ｅ）に示す信号を生じ、この濡場はしきい値検出
器６３におけるしきい値ｖ０を越える為、このしきい値
検出器６２がトリガされ、制御信号（第８図（ｆ）参照
）を生じ、この制御信号が保持回路２４の制御入力端２
９に供給され、スイッチ３０が開放する。

第８図（ｄ）におけるパルス７０の幅は実際に位相ロッ
ク誤差の大きさの目安となる。しきい値Ｖ。の高さは実
際に前述した所定値ψ。の目安を表わす。

パルス７０の幅、従って位相ロック誤差が前記のしきい
値ｖ０、従って前記の所定値ψ。を越える程度に充分大
きい場合にのみしきい値検出器６３が制御信号を生じる
。

検出手段５５における信号遅延を補償し、妨害が保持回
路２４に到達する前に制御信号がスイッチ３０を開放す
るようにする為に、ＰＬＬＩＩの出力端１７と保持回路
２４の入力端２３との間に遅延手段６４を配置すること
ができる。

上述した回路はヘッドスイッチング動作により生ぜしめ
られる妨害を補償するのに適しているばかりではなく、
ドロップアウト或いはドロツインによる妨害を受けるの
にも適している。

位相比較器１３０２つの入力端における入力信号間の位
相ロック誤差はこの位相比較器１３の出力信号に影響を
及ぼすこと勿論である為、この位相比較器１３の出力信
号からこの位相ロック誤差を取畠すこともできる。この
場合、検出手段の入力端を位相比較器１３の出力端１４
に結合する。

【図面の簡単な説明】

第１図は、本発明による回路の第１実施例を示すブロッ
ク線図、第２図は、第１図の実施例の検出手段を詳細に示すブロ
ック線図、第３図は、第１図の回路中の種々の点における信号を時
間の関数として示す線図、第４図は、第３図と同様に第１図の回路中の種々の点に
おける信号を時間の関数として示す線図、第５図は、第
１図の回路における検出手段の変形例を示す線図、第６図は、本発明による回路の第２実施例を示すブロッ
ク線図、第７図は、第６図の回路中の種々の点における信号を時
間の関数として示す線図、第８図は、第７図と同様に第６図の回路中の種々の点に
おける信号を時間の関数として示す線図である。１．２・・・読取ヘッド５・・・スイッチング手段７・・・入力端子　　　　９・・・リミッタ１１・・・
位を目ロックル−プ１３、５９・・・位相比較器１６・・・低域通過フィルタ１９・・・電圧制御発振器２４・・・保持回路　　　　２６・・・出力端子２７、
５５・・・検出手段３０・・・スイッチ　　　　３２・・・タイムスロット
回路３６・・・傾斜検出回路　　４０・・・パルススト
レッチャ４１．４２・・・単安定マルチバイブレーク４
３・・・ＡＮＤゲート４４・・・Ｄフリンゾ・フロップ５０、６２・・・低域通過フィルタ（積分器）５６・・
・９０°移相器６３・・・しきい値検出器６４・・・遅延手段特許出願人　　　　エヌ・ベー・フィリップス・フルー
イランペンファブリケンＦｌＯ，ＩＦ１６．２１Ｇ３ＦＩＯ，４１フ

Claims

【特許請求の範囲】１、電気入力信号を受ける入力端子を有し、位相ロック
ループを具える回路であって、前記の入力端子は前記の
位相ロックループの入力端に結合され、この位相ロック
ループの出力端は保持回路の入力端に結合され、この保
持回路の出力端は電気出力信号を生じる為の前記の位相
ロックループを具える回路の出力端子に結合され、前記
の位相ロックループは、第１入力端、第２入力端および
出力端を有する位相比較器であって、この第１入力端が
前記の位相ロックループの入力端に結合されている当該
位相比較器と、この位相比較器の出力端および前記の位
相ロックループの出力端にそれぞれ結合された入力端お
よび出力端を有する低域通過フィルタと、この低域通過
フィルタの出力端および前記の位相比較器の前記の第２
入力端にそれぞれ結合された入力端および出力端を有す
る電圧制御発振器とを具えており、前記の位相ロックル
ープを具える回路は更に、前記の位相ロックループの入
力信号中の瞬時的な妨害を検出し、続いて制御信号を発
生し、この制御信号を前記の保持回路の制御入力端に結
合された出力端に供給する検出手段を具えており、前記
の保持回路は前記の制御信号による制御の下で、この保
持回路に供給される信号を保持するようになっている位
相ロックループを具える回路において、前記の検出手段
が、前記の位相ロックループの入力信号と前記の電圧制
御発振器の出力信号との間の位相ロック誤差を決定し、
この位相ロック誤差が所定値を越える場合に前記の制御
信号を発生するようになっていることを特徴とする位相
ロックループを具える回路。２、特許請求の範囲第１項に記載の位相ロックループを
具える回路において、前記の検出手段がタイムスロット
回路と傾斜検出回路とを具え、前記の電圧制御発振器の
出力端が前記のタイムスロット回路の入力端に結合され
、このタイムスロット回路の出力端が前記の傾斜検出回
路の第１入力端に結合され、前記の位相ロックループの
入力端がこの傾斜検出回路の第２入力端に結合され、こ
の傾斜検出回路の出力端が前記の検出手段の出力端に結
合され、この傾斜検出回路の第２入力端に供給される信
号の少なくとも１つのレベル遷移が前記のタイムスロッ
ト回路により決定されるタイムスロット内に存在する場
合にこの傾斜検出回路がその出力端から検出信号を生じ
るようになっていることを特徴とする位相ロックループ
を具える回路。３、特許請求の範囲第２項に記載の位相ロックループを
具える回路において、前記の傾斜検出回路はパルスの形
態の検出信号を生じるようになっており、この傾斜検出
回路の出力端と前記の検出手段の出力端との間に、この
傾斜検出回路のパルスを所定の公称パルス幅を有するパ
ルスにパルス幅延長させるパルスストレッチャが結合さ
れていることを特徴とする位相ロックループを具える回
路。４、特許請求の範囲第３項に記載の位相ロックループを
具える回路において、前記のパルスストレッチャは、公
称パルス幅を有する前記のパルスを、傾斜検出回路のパ
ルスとこの傾斜検出回路の次のパルスとの間の期間が前
記の公称パルス幅よりも小さい場合に、少なくともこの
期間に相当する値だけパルス幅を延長させるようになっ
ていることを特徴とする位相ロックループを具える回路
。５、特許請求の範囲第４項に記載の位相ロックループを
具える回路において、前記の傾斜検出回路の出力端と前
記のパルスストレッチャの入力端との間に積分器が配置
されていることを特徴とする位相ロックループを具える
回路。６、特許請求の範囲第１項に記載の位相ロックループを
具える回路において、前記の検出手段が、前記の位相比
較器の第２入力端に供給される信号と位相がほぼ９０°
相違する信号を生じる装置を有しており、この装置の出
力端は他の位相比較器の第１入力端に結合され、この他
の位相比較器の第２入力端は前記の位相ロックループの
入力端に結合され、この他の位相比較器の出力端はしき
い値検出器の入力端に結合され、このしきい値検出器の
出力端は前記の検出手段の出力端に結合されていること
を特徴とする位相ロックループを具える回路。７、特許請求の範囲第６項に記載の位相ロックループを
具える回路において、前記の装置を移相器とし、その入
力端が前記の電圧制御発振器の出力端に結合されている
ことを特徴とする位相ロックループを具える回路。８、特許請求の範囲第１〜７項のいずれか１項に記載の
位相ロックループを具える回路において、前記の位相ロ
ックループの出力端と前記の保持回路の入力端との間に
遅延手段が設けられていることを特徴とする位相ロック
ループを具える回路。９、特許請求の範囲第１〜８項のいずれか１項に記載の
位相ロックループを具える回路において、この位相ロッ
クループを具える回路は記録キャリア内に周波数変調形
態で書込まれた音声信号をこの記録キャリアの読取り後
に復調する為にビデオレコーダ内に設けられており、こ
の目的の為に前記の位相ロックループを具える回路が更
に、回転ヘッドドラム上に設けられた２つ以上の読取りヘッドと、２つ以上の入力端と、出力端と、制御入力端とを有するスイッチング手段と、前記の位相ロックループを具える回路の入力端子と前記の検出手段の入力端子との間に結合された
リミッタとを具えており、前記のスイッチング手段はこのスイッチ
ング手段の制御入力端に供給される制御信号による制御
の下でこのスイッチング手段の入力端のうちの１つをこ
のスイッチング手段の出力端に結合するようになってお
り、前記の２つ以上の読取ヘッドの各々の出力端は前記
のスイッチング手段の２つ以上の入力端のうちの関連の
入力端に結合され、このスイッチング手段の出力端は前
記のリミッタの入力端に結合されていることを特徴とす
る位相ロックループを具える回路。