JPS5960718A - セルフクロック装置 - Google Patents
セルフクロック装置Info
- Publication number
- JPS5960718A JPS5960718A JP16952382A JP16952382A JPS5960718A JP S5960718 A JPS5960718 A JP S5960718A JP 16952382 A JP16952382 A JP 16952382A JP 16952382 A JP16952382 A JP 16952382A JP S5960718 A JPS5960718 A JP S5960718A
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- JP
- Japan
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- counter
- output
- preset
- signal
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆｉｌ 発明の技術分野
本発明は入力データパルスに同期したクロックを作成す
るセルフクロック装置、特に磁気記録再生装置に用いる
セルフクロック装置に関する。
るセルフクロック装置、特に磁気記録再生装置に用いる
セルフクロック装置に関する。
（２）従来技術と問題点
磁気テープ装置、ａ気ディスク装置等の磁気記録再生装
置においては、入力データパルスに同期したクロックを
発生するためのセルフクロック装置が用いられる。
置においては、入力データパルスに同期したクロックを
発生するためのセルフクロック装置が用いられる。
従来、セルフクロック装置としてはＰＬＬ（フェーズロ
ックループ）あるいはＶＦＯ（バリアブルフリーケンシ
ーオツシレータ）と称される位相同期発振回路が用いら
れていた。しかしながらこの種の回路は構成が複雑であ
シ高価であった。特に、マルチトラック記録方式では各
トラック毎にこの位相同期発振回路を設ける必要がある
ため、回路の占有容積が大きくなシ、また装置全体の製
造コストが高くなる問題があった。また、この種の発振
回路は特殊なアナログ回路であるためＬＳＩ化に適して
おらず、製造コストヲ低減することがより一層困難であ
った。
ックループ）あるいはＶＦＯ（バリアブルフリーケンシ
ーオツシレータ）と称される位相同期発振回路が用いら
れていた。しかしながらこの種の回路は構成が複雑であ
シ高価であった。特に、マルチトラック記録方式では各
トラック毎にこの位相同期発振回路を設ける必要がある
ため、回路の占有容積が大きくなシ、また装置全体の製
造コストが高くなる問題があった。また、この種の発振
回路は特殊なアナログ回路であるためＬＳＩ化に適して
おらず、製造コストヲ低減することがより一層困難であ
った。
（３）発明の目的
従って本発明は従来技術の上述の問題点を解消するもの
であり、本発明の目的は、回路構成が簡単であると共に
安価に製造でき、しかも入力データの位相ずれに対して
も安定した動作を行う信頼性の高いセルフクロック装置
全提供することにある。
であり、本発明の目的は、回路構成が簡単であると共に
安価に製造でき、しかも入力データの位相ずれに対して
も安定した動作を行う信頼性の高いセルフクロック装置
全提供することにある。
（４）発明の構成
上述の目的を達成する本発明の′ｔ４？徴は、入力同期
信号によってトリガされ該入力同期信号の平均すると共
に該自己の出力パルス信号によってトリガされ前記入力
同期信号の印加されない場合は設定時間Ｔ／経過後に出
力パルス信号を発生するタイマ回路と、前記入力同期信
号が連続して印加されない場合は前記設定時間Ｔ’を変
化せしめる設定時間制御回路とを備えたことにある。
信号によってトリガされ該入力同期信号の平均すると共
に該自己の出力パルス信号によってトリガされ前記入力
同期信号の印加されない場合は設定時間Ｔ／経過後に出
力パルス信号を発生するタイマ回路と、前記入力同期信
号が連続して印加されない場合は前記設定時間Ｔ’を変
化せしめる設定時間制御回路とを備えたことにある。
（５ン 発明の実施例
以下図面を用いて本発明の詳細な説明する。
第１図は本発明の一実施例の構成を表わすブロック図で
ある。
ある。
同図において、１ｏはタイマ回路を構成するプログラマ
ブルカウンタを表わしている。プログラマブルカウンタ
ｌＯのクロック端子ＣＫにハ線１２を介して外部クロッ
クが印加さｎる。プログラマブルカウンタ１０のプリセ
ット値入力端子ＩＮには可変プリセット値発生回路１４
が接続さ扛ている。この可変プリセット値発生回路１４
は、実際には、デコーダで構放さｎカウンタ２４の出力
に応じて種々の２進信号を発生する。プログラマブルカ
ウンタｌＯのプリセット端子ＰＲは遅延回路１８を介し
てオアゲート２ｏの出力に接続されている。この遅延回
路１８はプリセット動作時にプリセット信号と可変プリ
セット筐発生回路１４側の出力とのタイミングを合わせ
るために設けらｎている。オアゲー）２０の一方の入力
には入力データパルス（入力同期信号）が線２２を介し
て印加される。オアゲート２０のｆｌ！Ｊ方の入力には
プログラマブルカウンタ」０のキャリー信号が印加され
る。このキャリー信号はプリセット値を変化させる指示
信号を形成するためのカウンタ２４のクロック端子ＣＫ
にも印加さ才する。、４７ｒ、このキャリー信号は、入
力データパルスに０η期した出力パルスとして線２６を
介して外１’ＸＩＸへ取り出される。カウンタ２４のク
リア端子ＣＬＩζには入力データパルスが印加さＪＬ７
）にのカウンタ２４の出力は前述の可変プリセット（１
υ発牛回路１４に送り込まれる。上述したカウンタ２４
及び可変プリセット値発生回路１４が設定時間佃Ｊｌｌ
’回路を構成している。
ブルカウンタを表わしている。プログラマブルカウンタ
ｌＯのクロック端子ＣＫにハ線１２を介して外部クロッ
クが印加さｎる。プログラマブルカウンタ１０のプリセ
ット値入力端子ＩＮには可変プリセット値発生回路１４
が接続さ扛ている。この可変プリセット値発生回路１４
は、実際には、デコーダで構放さｎカウンタ２４の出力
に応じて種々の２進信号を発生する。プログラマブルカ
ウンタｌＯのプリセット端子ＰＲは遅延回路１８を介し
てオアゲート２ｏの出力に接続されている。この遅延回
路１８はプリセット動作時にプリセット信号と可変プリ
セット筐発生回路１４側の出力とのタイミングを合わせ
るために設けらｎている。オアゲー）２０の一方の入力
には入力データパルス（入力同期信号）が線２２を介し
て印加される。オアゲート２０のｆｌ！Ｊ方の入力には
プログラマブルカウンタ」０のキャリー信号が印加され
る。このキャリー信号はプリセット値を変化させる指示
信号を形成するためのカウンタ２４のクロック端子ＣＫ
にも印加さ才する。、４７ｒ、このキャリー信号は、入
力データパルスに０η期した出力パルスとして線２６を
介して外１’ＸＩＸへ取り出される。カウンタ２４のク
リア端子ＣＬＩζには入力データパルスが印加さＪＬ７
）にのカウンタ２４の出力は前述の可変プリセット（１
υ発牛回路１４に送り込まれる。上述したカウンタ２４
及び可変プリセット値発生回路１４が設定時間佃Ｊｌｌ
’回路を構成している。
本実施例に示したセルフクロック装置は、例えば磁気デ
ーブ装歇の各トラックの再生信号に同期し１こクロック
全出力パルスとして出力するものであり、各トラック毎
に１つづつ設けられる。この場合−１線２２を介して印
加される入力データパルスは、各トラックの読出しヘッ
ドから出力されるアナログ読出し信号全微分したものを
波形整形し７て得られる。また、線１２を介して印加さ
れる外部クロックは、基準トラックからの読出し信号の
Ｎ倍（例えば１６倍）の周波数に同期したクロックであ
り、とｆ′１．は単一の位相同期発振回路等で形成され
る。次に本実施例の動作を第２図のタイムチャートを合
わせ用いて説明する。
ーブ装歇の各トラックの再生信号に同期し１こクロック
全出力パルスとして出力するものであり、各トラック毎
に１つづつ設けられる。この場合−１線２２を介して印
加される入力データパルスは、各トラックの読出しヘッ
ドから出力されるアナログ読出し信号全微分したものを
波形整形し７て得られる。また、線１２を介して印加さ
れる外部クロックは、基準トラックからの読出し信号の
Ｎ倍（例えば１６倍）の周波数に同期したクロックであ
り、とｆ′１．は単一の位相同期発振回路等で形成され
る。次に本実施例の動作を第２図のタイムチャートを合
わせ用いて説明する。
今、プログラマブルカラン７１０が４ビツトのカウンタ
であるとし、その内容が１６進法で表わしてＩ Ｆ Ｉ
Ｉ となった際にキャリー信号を発生するものである
とする（ただし、線１２’を介して印加されるクロック
が基準トラックの読出し信号周波数を１６分周したもの
である場合）。また、カウンタ２４は入力データパルス
によってリセットさｎるとその内容が１６進法で＋ｓ
Ｑ“ となり、以後キャリー信号が印加される毎に気工
“、−２”。
であるとし、その内容が１６進法で表わしてＩ Ｆ Ｉ
Ｉ となった際にキャリー信号を発生するものである
とする（ただし、線１２’を介して印加されるクロック
が基準トラックの読出し信号周波数を１６分周したもの
である場合）。また、カウンタ２４は入力データパルス
によってリセットさｎるとその内容が１６進法で＋ｓ
Ｑ“ となり、以後キャリー信号が印加される毎に気工
“、−２”。
覧３″ と、その内容を１つづつインクリメントするも
のであるとする。このカウンタ２４の出力がデコーダで
実際には構成される可変プリセット値発生回路１４を制
御する訳であるが、この可変プリセット値発生回路１４
は、カウンタ２４の出力が嘱０〃 のときプリセット値
１８“ ％１ “のときプリセット値％０“ １％２
″ のときプリセット値嘱２“６％３″のときプリセッ
ト値も４” を例えば発生するものであるとする。
のであるとする。このカウンタ２４の出力がデコーダで
実際には構成される可変プリセット値発生回路１４を制
御する訳であるが、この可変プリセット値発生回路１４
は、カウンタ２４の出力が嘱０〃 のときプリセット値
１８“ ％１ “のときプリセット値％０“ １％２
″ のときプリセット値嘱２“６％３″のときプリセッ
ト値も４” を例えば発生するものであるとする。
まず最初に、入力データパルスが各ビットセルに現れる
場合の動作について説明する。これは第２図のａの部分
に相当する。Ｔ、２図囚に示す入力データパルスが印加
されると、プログラマブルカウンタｌＯはプリセットさ
扛るが、この場合、カウンタ２４もリセットさ扛、その
出力がｉ ２１９．１ ｆＦに示す如く気０“であるの
でプリセット値は亀８″となる。なお、第２図（Ｂ）は
プログラマブルカウンタｌＯの内容第２図（Ｉ）１はそ
のプリセット信号、第２図じ）はカウンタ２４のリセッ
ト信号を示している。入力データパルスが１−１１加さ
れてからＴ／２（ただし、Ｔは入力データパルスの平均
周期）経過するとこのプロクラマブルカウンタｌｏ＆−
１Ｙ２図（Ｃ）に示すキャリー信号ケ出力する。キャリ
ー信号が出力されるとプログラマブルカウンタｌＯはプ
リセットされるが、この場合、キャリー信号によってカ
ウンタ２４の内容がインクリメントされており％ ｌ
Ｉｔ となっている。従ってプリセット値は１０“
であり、この値からプログラマブルカウンタ１０は外部
クロックの計数を行う。この、Ｌうに、入力データパル
スの中間点でキャリー信号が出力さｎるので、このキャ
リー信号、即ち出力ノシルヌ、は入力データパルスと同
期することになる。
場合の動作について説明する。これは第２図のａの部分
に相当する。Ｔ、２図囚に示す入力データパルスが印加
されると、プログラマブルカウンタｌＯはプリセットさ
扛るが、この場合、カウンタ２４もリセットさ扛、その
出力がｉ ２１９．１ ｆＦに示す如く気０“であるの
でプリセット値は亀８″となる。なお、第２図（Ｂ）は
プログラマブルカウンタｌＯの内容第２図（Ｉ）１はそ
のプリセット信号、第２図じ）はカウンタ２４のリセッ
ト信号を示している。入力データパルスが１−１１加さ
れてからＴ／２（ただし、Ｔは入力データパルスの平均
周期）経過するとこのプロクラマブルカウンタｌｏ＆−
１Ｙ２図（Ｃ）に示すキャリー信号ケ出力する。キャリ
ー信号が出力されるとプログラマブルカウンタｌＯはプ
リセットされるが、この場合、キャリー信号によってカ
ウンタ２４の内容がインクリメントされており％ ｌ
Ｉｔ となっている。従ってプリセット値は１０“
であり、この値からプログラマブルカウンタ１０は外部
クロックの計数を行う。この、Ｌうに、入力データパル
スの中間点でキャリー信号が出力さｎるので、このキャ
リー信号、即ち出力ノシルヌ、は入力データパルスと同
期することになる。
次に、ビットセルに入力データノ（ルスが現れない場合
について動作説明を行う。これは訊２図のｂの部分に相
当する。
について動作説明を行う。これは訊２図のｂの部分に相
当する。
入力データパルスが印加されないと、プログラマブルカ
ウンタＩＯは途中でプリセットさｎないので、キャリー
信号でプリセットされた値からそのままカウント動作を
続け、内容力ＣＴｈＦ“になるとキャリー信号を出力す
る。このキャリー信号によって再びプログラマブルカウ
ンタ１０がプリセットされるわけであるが、この場合カ
ウンタ２４がリセットさ扛ないため、その内容はそのま
まインクリメントされて％２“ となり、その結果、プ
リセット値が蟻２＃ となる（第２図の０点参照）。
ウンタＩＯは途中でプリセットさｎないので、キャリー
信号でプリセットされた値からそのままカウント動作を
続け、内容力ＣＴｈＦ“になるとキャリー信号を出力す
る。このキャリー信号によって再びプログラマブルカウ
ンタ１０がプリセットされるわけであるが、この場合カ
ウンタ２４がリセットさ扛ないため、その内容はそのま
まインクリメントされて％２“ となり、その結果、プ
リセット値が蟻２＃ となる（第２図の０点参照）。
このため、次にキャリー信号が現ｉするまでの時間がＴ
より短かくなり、出力クロックが手前側に移相される仁
ととなる。
より短かくなり、出力クロックが手前側に移相される仁
ととなる。
一般に、磁気記録再生装置における再生信号は。
記録媒体の磁束が密であるときから粗であるときの方へ
ぞのヒーク位置がずれてしまうことが知られている。即
ち、入力データパルスが現れないビットセルが続くと次
に現才りる入力データパルスは第２図のｄに示す如く、
通常の位Ｗｅに対して必ず前方向（時間的に早い方向）
へ位相ずれすることになる。
ぞのヒーク位置がずれてしまうことが知られている。即
ち、入力データパルスが現れないビットセルが続くと次
に現才りる入力データパルスは第２図のｄに示す如く、
通常の位Ｗｅに対して必ず前方向（時間的に早い方向）
へ位相ずれすることになる。
このため、入力データパルスが連続して現れないときに
、ブリセラ目ＩＰｆ ’ｅ変化さぜずに通常の位騙でｉ
ヤリーイ１１号ケＹｉ生させるようにし７ヒ揚合、次に
生じる入力データバル２がＴ／２以上前にＧ’を相ずれ
１７１こときにプログラマブルカウンタ１０が誤動作し
、同期が乱れてし捷う、即ち、プリセット値を変化させ
ない族１合の入力データパルスの位相ず扛に対するマー
ジンけＴ／２のみということとなる。
、ブリセラ目ＩＰｆ ’ｅ変化さぜずに通常の位騙でｉ
ヤリーイ１１号ケＹｉ生させるようにし７ヒ揚合、次に
生じる入力データバル２がＴ／２以上前にＧ’を相ずれ
１７１こときにプログラマブルカウンタ１０が誤動作し
、同期が乱れてし捷う、即ち、プリセット値を変化させ
ない族１合の入力データパルスの位相ず扛に対するマー
ジンけＴ／２のみということとなる。
これに対して上述の実施例によれば、入力データパルス
が再び現れるビットセルの一つ前のビットセルでキャリ
ー信号の発生するタイミングが第２図に示すように△Ｔ
だけ早くなるため、入カデとカリ、位相ずれに対する同
期動作が大幅に向上することとなる。
が再び現れるビットセルの一つ前のビットセルでキャリ
ー信号の発生するタイミングが第２図に示すように△Ｔ
だけ早くなるため、入カデとカリ、位相ずれに対する同
期動作が大幅に向上することとなる。
第３図は本発明の池の実施例の構成を示している。
この実施例は、第１図の実施例の如く、カウンタ２４の
出力によってブロク゛ラマブルカウンタｌＯのプリセッ
ト値を変える代υに、キャリー信号の発生するプログラ
マブルカウンタ１０′の出力値を可変にしようとするも
のである。
出力によってブロク゛ラマブルカウンタｌＯのプリセッ
ト値を変える代υに、キャリー信号の発生するプログラ
マブルカウンタ１０′の出力値を可変にしようとするも
のである。
同図において、３０はカウンタ２４の出力に応じて種々
の基準値ｆｆ、発生する可変基準値発生回路である。こ
の可変基準′値発生回路３０は、第１図の可変プリセッ
ト値発生回路１４と同じような機能？呈するものである
。可変基準値発生回路３０からの基準値はバイナリコン
パレータ３２において、プログラマブルカウンタＪげの
出力の比較基１’ｌとなる。プログラマブルカウンタ］
（ｙの出力がこの比？２基ｆ？ｓｆｒに達するとバイ
ナリコンパレータ３２から前述のキャリー（ざ号に和尚
する出力が出す！し、とｔしか出力パルス、カウンタ２
４のクロック、及びプログラマブルカウンタｌＯ′のプ
リセット信号となる、なお、本実施例では、プリセット
値発生回路３４は、入力データパルスが印加されたとき
気８” のプリセットを直、ギャリー信号に相尚するバ
イナリコンパレータ３２の出力が印加さ扛たとき−（１
”のプリセット値をそれぞれ出力する如きｊＦＴ成とな
る。
の基準値ｆｆ、発生する可変基準値発生回路である。こ
の可変基準′値発生回路３０は、第１図の可変プリセッ
ト値発生回路１４と同じような機能？呈するものである
。可変基準値発生回路３０からの基準値はバイナリコン
パレータ３２において、プログラマブルカウンタＪげの
出力の比較基１’ｌとなる。プログラマブルカウンタ］
（ｙの出力がこの比？２基ｆ？ｓｆｒに達するとバイ
ナリコンパレータ３２から前述のキャリー（ざ号に和尚
する出力が出す！し、とｔしか出力パルス、カウンタ２
４のクロック、及びプログラマブルカウンタｌＯ′のプ
リセット信号となる、なお、本実施例では、プリセット
値発生回路３４は、入力データパルスが印加されたとき
気８” のプリセットを直、ギャリー信号に相尚するバ
イナリコンパレータ３２の出力が印加さ扛たとき−（１
”のプリセット値をそれぞれ出力する如きｊＦＴ成とな
る。
木′５ｊ−雄側の動作は、前述の実施例から容易に類推
することができ、また作用効果は前述の実施例とほぼ同
じであるため、これらの説明を省略・ｌる。
することができ、また作用効果は前述の実施例とほぼ同
じであるため、これらの説明を省略・ｌる。
（６） 発明の効果
以」−詳δ４１１に説明したように木発ｉｌ＋によれは
、入力同期信号が連続し人印加されない場汁は出力パル
ス信号の発生間隔が変化せしめられるため、磁気記録再
生装置特有の入力同期信号の６Ｌ相ずｔＬに対して安定
した同期動作を行うことができ、信頼性が非常に高いセ
ルフクロック袋数Ｔｈ提供できる。
、入力同期信号が連続し人印加されない場汁は出力パル
ス信号の発生間隔が変化せしめられるため、磁気記録再
生装置特有の入力同期信号の６Ｌ相ずｔＬに対して安定
した同期動作を行うことができ、信頼性が非常に高いセ
ルフクロック袋数Ｔｈ提供できる。
また、低品質の入力同期信号についても充分同期追従す
ることができる。もちろん、本発明の装置は回路構成も
簡単であり、製造コストも大幅に低減せしめることがで
きる、
ることができる。もちろん、本発明の装置は回路構成も
簡単であり、製造コストも大幅に低減せしめることがで
きる、
第１図は本発明の一実施例のブロック図、￥２図は第１
図の実施例のタイムチャート、第３図は本発明の他の実
施例のブロック図である。 １０．１０’・・・・・・プログラマブルカウンタ、１
４・・・・・・可変プリセット値発生回路、１８・・・
・・・遅延回路、２０・・・・・・オアゲート、２４・
・・・・・カウンタ、３０・・・・・・可変基準餠発生
回路、３２・・・・・・バイナリコンパレータ、３４・
・・・・・プリセット＠発生回路。
図の実施例のタイムチャート、第３図は本発明の他の実
施例のブロック図である。 １０．１０’・・・・・・プログラマブルカウンタ、１
４・・・・・・可変プリセット値発生回路、１８・・・
・・・遅延回路、２０・・・・・・オアゲート、２４・
・・・・・カウンタ、３０・・・・・・可変基準餠発生
回路、３２・・・・・・バイナリコンパレータ、３４・
・・・・・プリセット＠発生回路。
Claims (1)
- 【特許請求の範囲】 １、 入力同期信号によってトリガされ該入力向ス信号
を発生すると共に該自己の出力パルス信号によってトリ
ガされ前記入力同期信号の印加されない場合は設定時間
Ｔ′経過後に出力パルス信号を発生するタイマ回路と、
前記入力同期信号が連続して印加されない場合は前記設
定時間Ｔ′を変化せしめる設定時間制御回路とを備えた
ことを特徴とするセルフクロック装置◎ ２、前記設定時間制御回路が前記出力パルス信号を計数
し、前記入力同期信号によ−でリセットされるカウンタ
回路と、該カウンタ回路の出力に応じて設定時間Ｔｊを
変化せしめる回路とを備えている特許請求の範囲第１項
記載のセルフタイプ装＃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16952382A JPS5960718A (ja) | 1982-09-30 | 1982-09-30 | セルフクロック装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16952382A JPS5960718A (ja) | 1982-09-30 | 1982-09-30 | セルフクロック装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960718A true JPS5960718A (ja) | 1984-04-06 |
| JPH0452553B2 JPH0452553B2 (ja) | 1992-08-24 |
Family
ID=15888078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16952382A Granted JPS5960718A (ja) | 1982-09-30 | 1982-09-30 | セルフクロック装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960718A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2579042A1 (fr) * | 1985-03-18 | 1986-09-19 | Bull Micral | Procede d'extraction d'un signal d'horloge synchrone a partir d'un signal code en simple ou double intensite, et dispositif permettant la mise en oeuvre du procede |
-
1982
- 1982-09-30 JP JP16952382A patent/JPS5960718A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2579042A1 (fr) * | 1985-03-18 | 1986-09-19 | Bull Micral | Procede d'extraction d'un signal d'horloge synchrone a partir d'un signal code en simple ou double intensite, et dispositif permettant la mise en oeuvre du procede |
| US4809304A (en) * | 1985-03-18 | 1989-02-28 | Bull, S. A. | Method of extracting a synchronous clock signal from a single- or double-density coded signal, and apparatus for performing the method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452553B2 (ja) | 1992-08-24 |
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