JPS58170225A - セルフ・クロツク装置 - Google Patents
セルフ・クロツク装置Info
- Publication number
- JPS58170225A JPS58170225A JP57052665A JP5266582A JPS58170225A JP S58170225 A JPS58170225 A JP S58170225A JP 57052665 A JP57052665 A JP 57052665A JP 5266582 A JP5266582 A JP 5266582A JP S58170225 A JPS58170225 A JP S58170225A
- Authority
- JP
- Japan
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- value
- input
- preset
- timer
- counter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 2
- 235000006481 Colocasia esculenta Nutrition 0.000 description 1
- 240000004270 Colocasia esculenta var. antiquorum Species 0.000 description 1
- 206010026864 Masochism Diseases 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野）
本発明は、プリセット・データをプリセットできるタイ
マと、入力同期パルスの到来時のタイマの値に応じたプ
リセット・データを作成するプリ七９ト・データ作成手
段とｔ有し、上記タイマに入力同期信号が入力された時
、上記プリセット・データ音タイマにプリセットするよ
うＫなったセルフ・クロック装置に関するものである。
マと、入力同期パルスの到来時のタイマの値に応じたプ
リセット・データを作成するプリ七９ト・データ作成手
段とｔ有し、上記タイマに入力同期信号が入力された時
、上記プリセット・データ音タイマにプリセットするよ
うＫなったセルフ・クロック装置に関するものである。
従来リセルフ・クロック装置としてはＰＬＬ（Ｐｈａｓ
＠Ｌｏｃｋ＠ｄ Ｌｏｏｐ）と呼ばれる位相同期発振器
を用いて入力信号に同期した発振出力により安定なタロ
！り信号を得ていた。このＰＬＬ回路は、一般に物量も
多く、高価であり、また特殊なアナログ回路であるため
ＬＳＩ化に適していない。このため、本発明者によう【
自走タイＹ′４を用いたセルフ・クロック装置が発明さ
れたが、入力信号中に含まれる高周波変動成分（ジッタ
等）の影響により誤動作する危険性が考えられる・ 〔発明の目的〕 本発明は、上記の考察に基づくものであって、自走タイ
マを用いたセルフ・クロック装置において、高周波変動
成分（ジ！り等）による影響を＠滅した安定なセルフ・
クロック装置な提供することを目的としている。
＠Ｌｏｃｋ＠ｄ Ｌｏｏｐ）と呼ばれる位相同期発振器
を用いて入力信号に同期した発振出力により安定なタロ
！り信号を得ていた。このＰＬＬ回路は、一般に物量も
多く、高価であり、また特殊なアナログ回路であるため
ＬＳＩ化に適していない。このため、本発明者によう【
自走タイＹ′４を用いたセルフ・クロック装置が発明さ
れたが、入力信号中に含まれる高周波変動成分（ジッタ
等）の影響により誤動作する危険性が考えられる・ 〔発明の目的〕 本発明は、上記の考察に基づくものであって、自走タイ
マを用いたセルフ・クロック装置において、高周波変動
成分（ジ！り等）による影響を＠滅した安定なセルフ・
クロック装置な提供することを目的としている。
そしてそのため、本発明のセルフ・クロック装置は、平
均周期τｔもつ入力同期信号に同期しに出力パルス信号
を生成すゐセルフ・クロック装置において１周期τに幼
名する値ＮＹ越えると初期値に戻ると共に上記値ＮＹ越
える毎に出カッ（ルス信号を出力するタイマと、上記入
力同期信号が上記タイマに入力された時における上記タ
イマのタイマ値に応じたプリセット値を作成するプリセ
ット・データ作成手段とＹ備え、且つ上記タイマに入力
同期信号が入力された時、上記プリセット・データ作成
手段の作成したシ：リセット値が上記タイマにプリセッ
トされるよ５（構成されて（することを特徴とするもの
である。
均周期τｔもつ入力同期信号に同期しに出力パルス信号
を生成すゐセルフ・クロック装置において１周期τに幼
名する値ＮＹ越えると初期値に戻ると共に上記値ＮＹ越
える毎に出カッ（ルス信号を出力するタイマと、上記入
力同期信号が上記タイマに入力された時における上記タ
イマのタイマ値に応じたプリセット値を作成するプリセ
ット・データ作成手段とＹ備え、且つ上記タイマに入力
同期信号が入力された時、上記プリセット・データ作成
手段の作成したシ：リセット値が上記タイマにプリセッ
トされるよ５（構成されて（することを特徴とするもの
である。
以下、本発明の図面な＃照しつつ説明する。
第ｉｍｌは本発明の概要を示す図、第２図は本発明の詳
細な説明するタイムチャート、第３図は本発明の１実施
例のブロック図、第４図は不発明の動作を更に詳細に説
明する図、第５図は入力同期信号到来時に一定値Ｖ７１
７セツトするセルフ・クロック装置の動作を示す図であ
る。
細な説明するタイムチャート、第３図は本発明の１実施
例のブロック図、第４図は不発明の動作を更に詳細に説
明する図、第５図は入力同期信号到来時に一定値Ｖ７１
７セツトするセルフ・クロック装置の動作を示す図であ
る。
第１図において、ｌは自走タイマ、２はデコーダｔそれ
ぞれ示している。自走タイマ１は、入力同期信号が入力
されなかった場合には、入力同期信号の平均周期τ毎に
出力パルス信号な発生すべく自走発振し、入力同期信号
が入力された場合には、デコーダ２で作成されたプリセ
ット値がプリセットされるものである。デコーダ２は、
入力同期信号が入力されたタイミングが、第１時間帯、
第２時間帯および第３時間帯の中のいずれの時間帯に含
まれるかｔ調べ、その時間帯に応じたプリセット値を作
成するものである。入力同期信号到来タイにングがいず
れの時間帯に属しているかは、自虐タイマ１のタイマ値
な調べることにより判る。
ぞれ示している。自走タイマ１は、入力同期信号が入力
されなかった場合には、入力同期信号の平均周期τ毎に
出力パルス信号な発生すべく自走発振し、入力同期信号
が入力された場合には、デコーダ２で作成されたプリセ
ット値がプリセットされるものである。デコーダ２は、
入力同期信号が入力されたタイミングが、第１時間帯、
第２時間帯および第３時間帯の中のいずれの時間帯に含
まれるかｔ調べ、その時間帯に応じたプリセット値を作
成するものである。入力同期信号到来タイにングがいず
れの時間帯に属しているかは、自虐タイマ１のタイマ値
な調べることにより判る。
なお、入力同期信号は、例えば磁気テープ装置の読出し
ヘッドからの読出信号を微分したものｔ波形成形したも
のである。
ヘッドからの読出信号を微分したものｔ波形成形したも
のである。
第２図は本発明の詳細な説明するためのタイムチャート
である。第２図において、■は入力同期信号、■は出力
パルス、点線のノ（ルスは高周波変動成分が存在しない
と仮定したとｆｌＫ発生したであろう入力同期パルスを
示している。８１２図から判るように、入力同期信号到
来タイミングがｗ４２時間帝中帯有在する場合にはその
タイミングからＴ為時間＠に出力パルスが生成されるよ
うなプリセット値がプリセットされる。 Ｔａは、入力
同期信号の平均周期ｔ とすると、略Ｖｔ ／２とされ
る。入力同期信号の到来タイミングが第３時間帯中に存
在する場合には、そのタイミングからＴｂ時間後に出力
パル、スが作成されるようなプリセット値かプリセット
される。入力同期信号の到来タイミングが１ｇ１時間帯
に属している場合にはそ１７）タイミングからＴｃ時間
後に出力パルスが生成されるようなプリセット値が１リ
セ！トされる。なお、Ｔｂ＜Ｔａ（Ｔａである。
である。第２図において、■は入力同期信号、■は出力
パルス、点線のノ（ルスは高周波変動成分が存在しない
と仮定したとｆｌＫ発生したであろう入力同期パルスを
示している。８１２図から判るように、入力同期信号到
来タイミングがｗ４２時間帝中帯有在する場合にはその
タイミングからＴ為時間＠に出力パルスが生成されるよ
うなプリセット値がプリセットされる。 Ｔａは、入力
同期信号の平均周期ｔ とすると、略Ｖｔ ／２とされ
る。入力同期信号の到来タイミングが第３時間帯中に存
在する場合には、そのタイミングからＴｂ時間後に出力
パル、スが作成されるようなプリセット値かプリセット
される。入力同期信号の到来タイミングが１ｇ１時間帯
に属している場合にはそ１７）タイミングからＴｃ時間
後に出力パルスが生成されるようなプリセット値が１リ
セ！トされる。なお、Ｔｂ＜Ｔａ（Ｔａである。
纂３因は本発明の１実施例のプロ！り図である。
１１！３図において、３はプログラマブル・カウンタを
示している。なお、第１図と同一符号は同一物を示して
いる。プログラマブル・カウンタ３は、クロック入力端
子と、プリセット・データ人力端子と、１リセツト・イ
ネーブル端子と、データ出力電子と、キャリー出力端子
とｔ有している。クロック入力端子にはりｅ＋−７りＣ
ＬＫが入力される。
示している。なお、第１図と同一符号は同一物を示して
いる。プログラマブル・カウンタ３は、クロック入力端
子と、プリセット・データ人力端子と、１リセツト・イ
ネーブル端子と、データ出力電子と、キャリー出力端子
とｔ有している。クロック入力端子にはりｅ＋−７りＣ
ＬＫが入力される。
このりｏｖりＣＬＫは１例えば、磁気テープ装置のｊ
第１番目のトラ雫りからの読出し信号の周波数（ｈＮ倍
のクロックを作成するＰＬＬ回路から得られる。
第１番目のトラ雫りからの読出し信号の周波数（ｈＮ倍
のクロックを作成するＰＬＬ回路から得られる。
プリセット・データ人力端子には、デコーダ２によって
作成されにプリセット値が印加される。プリセット・イ
ネーブル端子には入力同期信号が印加される。データ出
力端子はデコーダ２０入力側に接続されている。このデ
ータ出刃端子は、カウンタ３のカウント値を示すもので
ある。プログラマブル・カウンタ３のキャリー出力端子
からのキャリー信号が出力パルス信号となる。
作成されにプリセット値が印加される。プリセット・イ
ネーブル端子には入力同期信号が印加される。データ出
力端子はデコーダ２０入力側に接続されている。このデ
ータ出刃端子は、カウンタ３のカウント値を示すもので
ある。プログラマブル・カウンタ３のキャリー出力端子
からのキャリー信号が出力パルス信号となる。
デコーダ２は、カウンタ３のカウント値に応じたプリセ
ット値な作成する事のである。入力同期信号がカウンタ
３に入力されると、プリセット値が１リセツトされ、カ
ウンタ３のカウント値はプリセット値となる。
ット値な作成する事のである。入力同期信号がカウンタ
３に入力されると、プリセット値が１リセツトされ、カ
ウンタ３のカウント値はプリセット値となる。
纂４図は本発明の動作な更に詳細に説ＢＡするものであ
る。タイマｌのカウント値が値ＮＹ越えると、タイマ・
カウント値は初期値′０１に戻る。入力同期信号の到来
タイミングが第２時間帯中に存在する場合には、略鐘１
／２Ｎの値が１リセツトされ、入力同期信号の到来タイ
ミングがｔＫ１時間帯中に存在する場合には略ぼ１／３
Ｎの値がプリセットされ、入力同期信号の到来タイミン
グが纂３時間帝に存在する場合には略ぼ２／３Ｎの値が
プリセットされる◎ 入カシツタな吸収する手段として、入力同期信号が到来
した時、常に一定値（ｋｒｔｉＮ７ｚ ） Ｙプリ□
セットすることも考えられる。
る。タイマｌのカウント値が値ＮＹ越えると、タイマ・
カウント値は初期値′０１に戻る。入力同期信号の到来
タイミングが第２時間帯中に存在する場合には、略鐘１
／２Ｎの値が１リセツトされ、入力同期信号の到来タイ
ミングがｔＫ１時間帯中に存在する場合には略ぼ１／３
Ｎの値がプリセットされ、入力同期信号の到来タイミン
グが纂３時間帝に存在する場合には略ぼ２／３Ｎの値が
プリセットされる◎ 入カシツタな吸収する手段として、入力同期信号が到来
した時、常に一定値（ｋｒｔｉＮ７ｚ ） Ｙプリ□
セットすることも考えられる。
第５図はこのようなセルフ・タロツク装置の動作を示す
ものである。第５図から判るように、このような方式で
は出力パルス抜けが生ずるという恐れがある。第４図と
第５図を比較して判るように、本発明のセルフ・クロッ
ク装置は出力パルス抜けの生ずることがなく、安定に動
作することが出来る。
ものである。第５図から判るように、このような方式で
は出力パルス抜けが生ずるという恐れがある。第４図と
第５図を比較して判るように、本発明のセルフ・クロッ
ク装置は出力パルス抜けの生ずることがなく、安定に動
作することが出来る。
以上の説明から明らかなように、本発明によれば、゛物
量の少ないこと、安価なこと、高周波変動成分（ジ！り
等）の影響な受けないこと及びＬＳＩ化が容易なこと等
の％徴を有するセルフ・クロック装置を得ることが出来
る。不発明のセルフ・クロック装置は、磁気テープ装置
や磁気ディスク装置などで用いられる再生データのセル
フ・クロック装置として最適である。
量の少ないこと、安価なこと、高周波変動成分（ジ！り
等）の影響な受けないこと及びＬＳＩ化が容易なこと等
の％徴を有するセルフ・クロック装置を得ることが出来
る。不発明のセルフ・クロック装置は、磁気テープ装置
や磁気ディスク装置などで用いられる再生データのセル
フ・クロック装置として最適である。
第１図は本発明の概要を示す図、第２図は本発明の詳細
な説明するタイムチャート、第３図は本発明の１実施例
のブロック図、第４図は本発明の動作を更に詳細に説明
する図、第５図は大力同期信号到来時に一定値ｔプリセ
ットするセルフ・クロック装置の動作を示す図である。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 ツ１図 ヤ２図 才３図
な説明するタイムチャート、第３図は本発明の１実施例
のブロック図、第４図は本発明の動作を更に詳細に説明
する図、第５図は大力同期信号到来時に一定値ｔプリセ
ットするセルフ・クロック装置の動作を示す図である。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 ツ１図 ヤ２図 才３図
Claims (1)
- 平均周期τｔもつ入力同期信号に同期しに出力パルス信
号を生成するセルフ・クロック装置において、周期τに
対応する僅ＮＹ越えると初期値に戻ると共に上記値Ｎを
越える毎に出カッくルス信号な出力するタイマと、上記
入力同期信号が上記タイマに入力された時における上記
タイマのタイマ値に応じたプリセット値を作成するプリ
セット・データ作成手段とを備え、且つ上記タイマに入
力同期信号が入力された時、上記プリセット・データ作
成手段の作成したプリセット値が上記タイマに１リセツ
トされるように構成されていることを特徴とするセルフ
・クロック装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052665A JPS58170225A (ja) | 1982-03-31 | 1982-03-31 | セルフ・クロツク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052665A JPS58170225A (ja) | 1982-03-31 | 1982-03-31 | セルフ・クロツク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58170225A true JPS58170225A (ja) | 1983-10-06 |
Family
ID=12921160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052665A Pending JPS58170225A (ja) | 1982-03-31 | 1982-03-31 | セルフ・クロツク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58170225A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137921A (ja) * | 1985-12-11 | 1987-06-20 | Fujitsu Ltd | Ｐｌｌ制御方式 |
| JPS63204905A (ja) * | 1987-02-20 | 1988-08-24 | Sanyo Electric Co Ltd | 異常ロツク検出回路 |
| US6695086B2 (en) | 2000-12-12 | 2004-02-24 | Kawasaki Jukogyo Kabushiki Kaisha | Differential limiting apparatus for all-terrain vehicle |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54151014A (en) * | 1978-05-19 | 1979-11-27 | Oki Electric Ind Co Ltd | Demodulating system |
-
1982
- 1982-03-31 JP JP57052665A patent/JPS58170225A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54151014A (en) * | 1978-05-19 | 1979-11-27 | Oki Electric Ind Co Ltd | Demodulating system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137921A (ja) * | 1985-12-11 | 1987-06-20 | Fujitsu Ltd | Ｐｌｌ制御方式 |
| JPS63204905A (ja) * | 1987-02-20 | 1988-08-24 | Sanyo Electric Co Ltd | 異常ロツク検出回路 |
| US6695086B2 (en) | 2000-12-12 | 2004-02-24 | Kawasaki Jukogyo Kabushiki Kaisha | Differential limiting apparatus for all-terrain vehicle |
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