JPH026705Y2 - - Google Patents
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- Publication number
- JPH026705Y2 JPH026705Y2 JP1983013095U JP1309583U JPH026705Y2 JP H026705 Y2 JPH026705 Y2 JP H026705Y2 JP 1983013095 U JP1983013095 U JP 1983013095U JP 1309583 U JP1309583 U JP 1309583U JP H026705 Y2 JPH026705 Y2 JP H026705Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- pulse
- frame pulse
- level
- synchronization signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000002131 composite material Substances 0.000 claims description 7
- 230000007704 transition Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000010363 phase shift Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
Description
【考案の詳細な説明】
この考案はフレームパルス発生回路に関し、特
に複合同期信号からフレームパルスを分離して発
生するフレームパルス発生回路に関する。
に複合同期信号からフレームパルスを分離して発
生するフレームパルス発生回路に関する。
従来この種の装置として第１図に示すものがあ
り、図において、複合同期信号Ａはローパスフイ
ルタ構成の積分器１と等価パルス除去のための
MMV（モノステーブルマルチバイブレータ）２
とに夫々入力される。この積分器１の出力Ｂはレ
ベル比較器３において基準レベルVRと比較され、
この比較出力Ｃがラツチ回路であるDFF（デイレ
イドフリツプフロツプ）４のクロツクCK入力と
なつている。MMV２により等価パルスが除去さ
れた水平同期信号周期を有するパルス列Ｄが
DFF４のデータ入力となつており、ラツチされ
たDFF４のＱ出力Ｅがフレームパルスとして導
出されるようになつている。
り、図において、複合同期信号Ａはローパスフイ
ルタ構成の積分器１と等価パルス除去のための
MMV（モノステーブルマルチバイブレータ）２
とに夫々入力される。この積分器１の出力Ｂはレ
ベル比較器３において基準レベルVRと比較され、
この比較出力Ｃがラツチ回路であるDFF（デイレ
イドフリツプフロツプ）４のクロツクCK入力と
なつている。MMV２により等価パルスが除去さ
れた水平同期信号周期を有するパルス列Ｄが
DFF４のデータ入力となつており、ラツチされ
たDFF４のＱ出力Ｅがフレームパルスとして導
出されるようになつている。
第２図Ａ〜Ｅは第１図の装置の各部信号Ａ〜Ｅ
の波形を夫々示す図であり、第１フイールド部分
のみにつき示されている。尚、比較器３の基準レ
ベルは、比較出力Ｃの立上りタイミングがMMV
２の出力Ｄの低レベルの期間内に入るように設定
されており、こうすることによつてDFF４によ
るラツチ出力には図Ｅに示す様なフレームパルス
が発生されることになる。
の波形を夫々示す図であり、第１フイールド部分
のみにつき示されている。尚、比較器３の基準レ
ベルは、比較出力Ｃの立上りタイミングがMMV
２の出力Ｄの低レベルの期間内に入るように設定
されており、こうすることによつてDFF４によ
るラツチ出力には図Ｅに示す様なフレームパルス
が発生されることになる。
第２フイールドにおいては、複合同期信号Ａの
水平同期信号の立上りタイミングが第１フイール
ド期間に対してＨ／２だけ位相ずれを有している
のでMMV２の出力ＤもＨ／２だけ位相ずれを生
ずる。よつて、DFF４によるラツチ出力Ｅは第
２フイールド期間では再び反転して高レベルとな
るのである、 かかる構成においては、積分器１の時定数やレ
ベル比較器３の基準レベルVR、更には電源電圧
レベル等の変動によりフレームパルスＥのレベル
反転タイミングが影響を受け、例えば±数10μsec
程度変動する危険性がある。このフレームパルス
を２つのビデオ信号のフレームを位相合せする場
合の基準に使用する際には、上記フレームパルス
の位相変動により誤差が生じて正確な位相合せが
困難となる欠点がある。
水平同期信号の立上りタイミングが第１フイール
ド期間に対してＨ／２だけ位相ずれを有している
のでMMV２の出力ＤもＨ／２だけ位相ずれを生
ずる。よつて、DFF４によるラツチ出力Ｅは第
２フイールド期間では再び反転して高レベルとな
るのである、 かかる構成においては、積分器１の時定数やレ
ベル比較器３の基準レベルVR、更には電源電圧
レベル等の変動によりフレームパルスＥのレベル
反転タイミングが影響を受け、例えば±数10μsec
程度変動する危険性がある。このフレームパルス
を２つのビデオ信号のフレームを位相合せする場
合の基準に使用する際には、上記フレームパルス
の位相変動により誤差が生じて正確な位相合せが
困難となる欠点がある。
本考案は上記のような従来のものの欠点を除去
するためになされたもので、回路の時定数、基準
レベル、電源変動等による悪影響を受けることな
く安定位相を有するフレームパルスを得ることが
できるフレームパルス発生回路を提供することを
目的とする。
するためになされたもので、回路の時定数、基準
レベル、電源変動等による悪影響を受けることな
く安定位相を有するフレームパルスを得ることが
できるフレームパルス発生回路を提供することを
目的とする。
本考案によるフレームパルス発生回路は、複合
同期信号の積分出力と基準レベルとを比較する比
較手段と、複合同期信号から等価パルスを除去す
る等価パルス除去手段と、比較手段の出力レベル
遷移タイミングによつて等価パルス除去手段の出
力をラツチするラツチ手段とを含み、このラツチ
出力を用いてフレームパルスを発生するようにし
た回路を対象とし、その特徴とすることは、等価
パルス除去手段の出力レベル遷移タイミングによ
つてラツチ手段の出力を更にラツチする別のラツ
チ手段を設け、この別のラツチ手段の出力をフレ
ームパルスとしてなることにある。
同期信号の積分出力と基準レベルとを比較する比
較手段と、複合同期信号から等価パルスを除去す
る等価パルス除去手段と、比較手段の出力レベル
遷移タイミングによつて等価パルス除去手段の出
力をラツチするラツチ手段とを含み、このラツチ
出力を用いてフレームパルスを発生するようにし
た回路を対象とし、その特徴とすることは、等価
パルス除去手段の出力レベル遷移タイミングによ
つてラツチ手段の出力を更にラツチする別のラツ
チ手段を設け、この別のラツチ手段の出力をフレ
ームパルスとしてなることにある。
以下に本考案の実施例を図面に基づき説明す
る。
る。
第３図は本考案の一実施例のブロツク図であり
第１図と同等部分は同一符号により示しその説明
は省略する。図において、ラツチ回路である
DFF４の出力Ｅをデータ入力とする別のラツチ
用DFF５を付加し、MMV２の出力Ｄをクロツク
入力とするようにしている。このDFF５のＱ出
力Ｆをフレームパルスとして導出するようにした
ものである。
第１図と同等部分は同一符号により示しその説明
は省略する。図において、ラツチ回路である
DFF４の出力Ｅをデータ入力とする別のラツチ
用DFF５を付加し、MMV２の出力Ｄをクロツク
入力とするようにしている。このDFF５のＱ出
力Ｆをフレームパルスとして導出するようにした
ものである。
第４図Ａ〜Ｆは第３図のブロツクにおける各部
信号Ａ〜Ｆの波形を夫々示す図であり、第１のラ
ツチ用DFF４の出力ＥをMMV２による水平同期
信号Ｄの基準となる立上りタイミングにより別の
第２のDFF５によりラツチするようにしている。
従つて、このラツチ出力は図Ｆに示す如く水平同
期信号Ｄの立上りタイミングに同期してレベル反
転する信号となることから、積分器１の時定数、
基準レベル、電源電圧等の変動によつてはフレー
ムパルスＦの反転タイミングは変動せず、常に水
平同期信号Ｄの立上りタイミングに同期したもの
となり、安定な出力となるのである。
信号Ａ〜Ｆの波形を夫々示す図であり、第１のラ
ツチ用DFF４の出力ＥをMMV２による水平同期
信号Ｄの基準となる立上りタイミングにより別の
第２のDFF５によりラツチするようにしている。
従つて、このラツチ出力は図Ｆに示す如く水平同
期信号Ｄの立上りタイミングに同期してレベル反
転する信号となることから、積分器１の時定数、
基準レベル、電源電圧等の変動によつてはフレー
ムパルスＦの反転タイミングは変動せず、常に水
平同期信号Ｄの立上りタイミングに同期したもの
となり、安定な出力となるのである。
このように、本考案によれば変動する回路の
種々のパラメータにより影響を受けない安定な位
相を有するフレームパルスが分離できるので、同
期すべき２つのビデオ信号からフレームパルスを
分離して夫々の立上り（立下り）タイミングが一
致するように時間軸系を制御すれば、誤差なく正
確に２つのビデオ信号の位相を一致させることが
可能となる。
種々のパラメータにより影響を受けない安定な位
相を有するフレームパルスが分離できるので、同
期すべき２つのビデオ信号からフレームパルスを
分離して夫々の立上り（立下り）タイミングが一
致するように時間軸系を制御すれば、誤差なく正
確に２つのビデオ信号の位相を一致させることが
可能となる。
第１図は従来のフレームパルス発生回路のブロ
ツク図、第２図は第１図のブロツクの動作波形
図、第３図は本考案の実施例のブロツク図、第４
図は第３図のブロツクの動作波形図である。 主要部分の符号の説明、１……積分器、２……
MMV、３……比較器、４，５……DFF。
ツク図、第２図は第１図のブロツクの動作波形
図、第３図は本考案の実施例のブロツク図、第４
図は第３図のブロツクの動作波形図である。 主要部分の符号の説明、１……積分器、２……
MMV、３……比較器、４，５……DFF。
Claims (1)
- 複合同期信号の積分出力と基準レベルとを比較
する比較手段と、前記複合同期信号のレベル遷移
タイミングによつて少なくとも水平同期周期の1/
２の時間に亘つて存在するパルスを発生して前記
複合同期信号から等化パルスを除去する等化パル
ス除去手段と、前記比較手段の比較出力のレベル
遷移タイミングによつて前記等化パルス除去手段
の出力をラツチする第１ラツチ手段と、前記等化
パルス除去手段の出力のレベル遷移タイミングに
よつて前記第１ラツチ手段の出力をラツチする第
２ラツチ手段とからなり、前記第２ラツチ手段の
出力をフレームパルスとするフレームパルス発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1309583U JPS59119668U (ja) | 1983-02-01 | 1983-02-01 | フレ−ムパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1309583U JPS59119668U (ja) | 1983-02-01 | 1983-02-01 | フレ−ムパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119668U JPS59119668U (ja) | 1984-08-13 |
| JPH026705Y2 true JPH026705Y2 (ja) | 1990-02-19 |
Family
ID=30144486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1309583U Granted JPS59119668U (ja) | 1983-02-01 | 1983-02-01 | フレ−ムパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119668U (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579575A (en) * | 1978-12-04 | 1980-06-16 | Philips Nv | Vertical synchronizing signal separating circuit for television |
| JPS57190480A (en) * | 1981-05-19 | 1982-11-24 | Victor Co Of Japan Ltd | Synchronizing signal processing circuit |
-
1983
- 1983-02-01 JP JP1309583U patent/JPS59119668U/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579575A (en) * | 1978-12-04 | 1980-06-16 | Philips Nv | Vertical synchronizing signal separating circuit for television |
| JPS57190480A (en) * | 1981-05-19 | 1982-11-24 | Victor Co Of Japan Ltd | Synchronizing signal processing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119668U (ja) | 1984-08-13 |
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