JPH05268574A - 時間軸補正装置 - Google Patents

Abstract

(57)【要約】 【構成】 書込みクロック発生部６をクリアパルス作成
部７およびカウンタ８により構成する。クリアパルス作
成部７により入力信号からバースト信号を抜出して１Ｈ
周期のクリアパルスを作成し、このクリアパルスでカウ
ンタ８をクリアする。一方、カウンタ８によりＡ／Ｄ変
換器１におけるサンプリング周波数のｎ（２以上の整
数）倍の周波数の高速クロックを１／ｎの周波数に分周
する。カウンタ８により得た分周信号を入力信号のメモ
リ２に書込む際の書込みクロックとして用いる。カウン
タ８をクリアするタイミングのずれが高速クロックの１
周期以下の範囲であれば、書込みクロック発生の位相が
等しくなる。このため、書込みクロックが入力信号に同
期する精度は高速クロックの１周期以下になる。 【効果】 書込みクロックを安価かつ簡素な構成で正確
に入力信号に同期させることができ、この書込みクロッ
クで高度に時間軸補正を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＶＴＲ等の記録再生装
置において信号の時間軸誤差を抑圧する時間軸補正装置
に関するものである。

【０００２】

【従来の技術】ＶＴＲ等には、信号に含まれる時間軸誤
差を抑圧するために、時間軸補正装置を備えたものがあ
る。時間軸補正装置は、入力信号に同期した書込みクロ
ックで入力信号をメモリに書込み、その入力信号を安定
した読出しクロックで読出すこにより入力信号の時間軸
を安定化させるようになっている。特に、フィードフォ
ワード型の時間軸補正装置は、高速応答性に優れ、広帯
域信号の時間軸補正に有効であるため、ハイビジョンＶ
ＴＲ等に好適である。

【０００３】上記のフィードフォワード型の時間軸補正
装置は、例えば、入力信号の時間軸誤差を検出し、この
時間軸誤差により入力信号に同期したクロックを生成
し、このクロックを上記の書込みクロックとするように
構成されている。時間軸誤差の検出としては、例えば、
時間軸誤差を含んだ映像信号を正確な基準クロックでデ
ィジタルに変換した振幅データに所定の演算処理を施す
ことにより時間軸誤差を求める手法がある。以下に、上
記の手法を用いた時間軸誤差検出について説明する。

【０００４】図４に示すように、時間軸誤差検出回路
は、４相シリアル／パラレル変換回路（図中、４相Ｓ／
Ｐ）１１と、減算回路１２・１３と、平均化回路１４・
１５と、逆正接演算用ＲＯＭ１６とを備えている。

【０００５】上記時間軸誤差検出回路では、例えば、バ
ースト信号の４倍の周波数のクロックでディジタル化さ
れた映像信号からバーストデータ（バースト信号のディ
ジタルデータ）を抜き出し、このバーストデータを４相
シリアル／パラレル変換回路１１に通過させることによ
り、１周期単位で４つのバーストデータｘ_4n，ｘ_4n+1，
ｘ_4n+2，ｘ_4n+3（ｎはバースト信号の周期）を同時に得
ている。これらバーストデータｘ_4n，ｘ_4n+1，ｘ_4n+2，
ｘ_4n+3は、図５に示すように、Ａをバースト信号の振幅
とし、Ｂを直流レベルとし、θを時間軸誤差とすると、
次式で与えられる。

【０００６】 ｘ_4n＝Ｂ＋Ａ（ｓｉｎθ）_n …式１ ｘ_4n+1＝Ｂ＋Ａ（ｃｏｓθ）_n …式２ ｘ_4n+2＝Ｂ−Ａ（ｓｉｎθ）_n …式３ ｘ_4n+3＝Ｂ−Ａ（ｃｏｓθ）_n …式４ 次に、上記バーストデータｘ_4n，ｘ_4n+1，ｘ_4n+2，ｘ
_4n+3を用いて、減算回路１２・１３でｘ_4nとｘ_4n+2との
差分およびｘ_4n+1とｘ_4n+3との差分を次式のようにして
求める。

【０００７】 ｘ_4n−ｘ_4n+2＝２Ａ（ｓｉｎθ）_n …式５ ｘ_4n+1−ｘ_4n+3＝２Ａ（ｃｏｓθ）_n …式６ このようにして求めた差分の正弦成分（式５）および余
弦成分（式６）を、ノイズ等の影響を軽減するために、
平均化回路１４・１５により次式に基づいてそれぞれｎ
周期分平均化することにより、図６に示すような正弦デ
ータIsinおよび余弦データIcosを得る。

【０００８】

【数１】

【０００９】さらに、平均化回路１４・１５で得られた
正弦データIsinおよび余弦データIcosを逆正接演算用Ｒ
ＯＭ１６に入力することにより、両データIsin・Icosを
基に、次式で表される逆正接演算データが時間軸誤差θ
として出力される。

【００１０】 θ＝ｔａｎ^-1（Isin／Icos） …式９ このように、上記の時間軸誤差検出では、バーストデー
タすなわちバースト信号の振幅を利用して時間軸誤差θ
を検出するようになっている。そして、クロック選択回
路１７により、上記の時間軸誤差θを基に時間軸誤差を
含む映像信号に位相的に同期するクロックが選択され
る。このクロックは、映像信号の標本化データを図示し
ないメモリに書き込む際の書込みクロックとして用いら
れる。

【００１１】

【発明が解決しようとする課題】ところで、上記従来の
時間軸誤差検出回路において、時間軸誤差θを正しく検
出するには、演算に用いられる正弦データIsinと余弦デ
ータIcosの位相を互いに一致させる必要があり、このた
めに、ノイズの影響を十分軽減できる程度に正弦成分お
よび余弦成分を平均化回路１４・１５で平均化してい
る。しかしながら、この構成では、平均化の効果を得る
ために、多数のバーストデータを必要とするうえ、バー
スト信号を極めて正弦波に近い状態に保つ必要がある。

【００１２】このため、バースト信号が数周期分しかな
い場合やバースト信号に歪みが生じた場合等では、図６
に示すように、正弦データIsinにおいて演算に用いられ
る点Ｐに対応する位相θ_P と、余弦データIcosにおいて
演算に用いられる点Ｑに対応する位相θ_Q とが互いに一
致しなくなる。この結果、逆正接演算用ＲＯＭ１６で時
間軸誤差θを特定することができなくなって、実質的に
時間軸誤差θの検出が不可能になり、クロック選択回路
１７によるクロックの選択が行えなくなるという問題が
生じる。

【００１３】また、上記の構成は、複雑かつ高度なデー
タ処理や演算を行うために、高価な回路が必要になるう
え、回路規模が大型になりがちであるという問題点を有
している。

【００１４】本発明は、上記の事情に鑑みてなされたも
のであって、バースト信号の数や波形の状態に影響され
ることなく比較的簡単な処理で確実に書込みクロックを
得ることを目的としている。

【００１５】

【課題を解決するための手段】本発明の時間軸補正装置
は、入力信号に付加された基準信号に同期した書込みク
ロックを発生する書込みクロック発生手段と、この書込
みクロック発生手段により発生した書込みクロックで入
力信号を書込むとともに、安定した読出しクロックによ
り入力信号を読出すメモリとを備えた時間軸補正装置に
おいて、上記の課題を解決するために、上記基本構成に
おいて以下の手段を講じていることを特徴としている。

【００１６】すなわち、上記書込みクロック発生手段
が、入力信号を上記メモリに書込むためにディジタル化
する際のサンプリング周波数の２以上の整数倍の周波数
の高速クロックをサンプリング波数にまで分周する、例
えばカウンタからなる分周手段と、この分周手段を基準
信号に基づく間隔で初期化させる初期化手段とを備えて
いる。

【００１７】

【作用】上記の構成では、分周手段が初期化手段により
初期化されると、高速クロックが分周手段によりサンプ
リング周波数にまで分周されて書込みクロックが発生す
る。以降、基準信号に基づく間隔で入力信号が初期化さ
れる。例えば、ＶＴＲでは、基準信号としてバースト信
号を用いた場合、初期化手段によりバースト信号を基に
作成されたクリアパルスで分周手段としてのカウンタが
１Ｈ（水平走査期間）毎に初期化される。

【００１８】上記の間隔でカウンタを初期化することに
より定まる書込みクロックの位相は、高速クロックと初
期化のためのクリアパルスとの位相関係により、クリア
パルスが最大で高速クロックの１周期までずれても変化
しない。逆に、クリアパルスが高速クロックの１周期を
越えてずれる場合、書込みクロックの位相が必ず１周期
以上ずれることになる。

【００１９】すなわち、書込みクロックが入力信号に同
期する精度は、高速クロックの１周以下となり、高速ク
ロックの周波数を高くするとともに、これに応じて分周
手段の分周比を大きくするほど高くなる。

【００２０】したがって、入力信号は、上記のようにし
て得られた書込みクロックでメモリに書込まれた後、安
定した読出しクロックで読出されることにより、時間軸
誤差が高精度に抑圧される。

【００２１】また、上記の構成において、基準信号にバ
ースト信号を用いた場合、バースト信号は入力信号の位
相検出のために利用されるので、波形の整ったバースト
信号を多数必要とすることはない。

【００２２】さらに、上記の構成では、複雑かつ高度な
演算処理を必要としないので、比較的簡単な処理で書込
みクロックを得るように構成されているので、書込みク
ロック発生手段がカウンタ等の一般的な回路により構成
でき、装置の低廉化や回路規模の縮小化を容易に図るこ
とができる。

【００２３】

【実施例】本発明をＶＴＲの時間軸補正装置に適用した
一実施例について図１ないし図３に基づいて説明すれ
ば、以下の通りである。

【００２４】本実施例に係る時間軸補正装置は、図１に
示すように、Ａ／Ｄ変換器（図中、Ａ／Ｄ）１と、メモ
リ２と、Ｄ／Ａ変換器（図中、Ｄ／Ａ）３と、書込みア
ドレスカウンタ４と、読出しアドレスカウンタ５と、書
込みクロック発生部６とを備えている。

【００２５】入力信号の通過する処理系は、Ａ／Ｄ変換
器１と、メモリ２と、Ｄ／Ａ変換器３とからなってい
る。この処理系は、入力信号を、Ａ／Ｄ変換器１でディ
ジタル化して書込みクロック発生部６で発生した書込み
クロックでメモリ２に書込み、安定した基準の読出しク
ロックで読出して、Ｄ／Ａ変換器３でアナログ化するよ
うになっている。

【００２６】書込みアドレスカウンタ４は、上記の書込
みクロックによりメモリ２に与える書込みアドレスを順
次発生する回路である。読出しアドレスカウンタ５は、
上記の読出しクロックによりメモリ２に与える読出しア
ドレスを順次発生する回路である。

【００２７】書込みクロック発生手段としての書込みク
ロック発生部６は、クリアパルス作成部７と、カウンタ
８とからなっている。

【００２８】初期化手段としてのクリアパルス作成部７
は、入力信号である映像信号から負極性の同期信号を分
離し、この同期信号を基に作成したバーストゲート信号
により入力信号からバースト信号の一部を抜取り、この
バースト信号を波形整形してクリアパルスを作成するよ
うに構成されている。クリアパルスは、１Ｈ周期のパル
スであり、入力信号に同期したものである。

【００２９】分周手段としてのカウンタ８は、Ａ／Ｄ変
換器１におけるサンプリング周波数のｎ（２以上の整
数）倍の周波数の高速クロックを１／ｎの周波数に分周
するように構成されている。このカウンタ８は、上記の
クリアパルス作成部７で発生したクリアパルスにより１
Ｈ毎にクリア（初期化）されるようになっている。カウ
ンタ８の出力は、書込みクロックとしてＡ／Ｄ変換器
１、メモリ２および書込みアドレスカウンタ４に与えら
れるようになっている。

【００３０】上記の構成における書込みクロック発生部
６の動作を図２および図３のタイムチャートを参照にし
て説明する。

【００３１】クリアパルス作成部７によりクリアパルス
が作成されると、図２に示すように、カウンタ８は、こ
のクリアパルスにより１Ｈ毎にクリアされる。すると、
カウンタ８は、上記の倍数ｎを８とする場合、高速クロ
ックを順次１／２、１／４および１／８と分周し、書込
みクロックを発生する。この書込みクロックは、クリア
パルスの発生から時間ｔ₁ 後に立ち上がる。このよう
に、書込みクロックが発生するタイミングは、クリアパ
ルスの位相により決まる。

【００３２】ところで、高速クロックとクリアパルスと
の位相関係は時間軸誤差により時々刻々と変化している
が、図３に示すように、クリアパルスのパルスＡに対し
位相が高速クロックの１周期以下の範囲でずれるパルス
Ｂがある場合、書込みクロックはパルスＡ・Ｂに対しそ
れぞれ時間ｔ₁ ・ｔ₂ （ｔ₁ ＞ｔ₂ ）後に同じタイミン
グで立ち上がる。この場合、ｔ₁ −ｔ₂ は、書込みクロ
ック１周期の１／８以下、すなわち高速クロック１周期
以下になる。逆にパルスＡ・Ｂが高速クロックの１周期
を越えてずれると、それぞれに対する書込みクロックの
立ち上がりのタイミングがずれることになる。

【００３３】このように、書込みクロックの立ち上がる
タイミングが高速クロックの１周期単位で管理されるの
で、書込みクロックは、高速クロック１周期以下の精度
でクリアパルスに同期するようになる。

【００３４】そして、入力信号は、上記のようにして発
生した書込みクロックにより、Ａ／Ｄ変換器１でディジ
タル信号に変換され、メモリ２に書込まれることにより
時間軸誤差が吸収される。この後、入力信号は、安定し
た読出しクロックでメモリ２から読出され、Ｄ／Ａ変換
器３でアナログ信号に戻されることにより、時間軸の安
定した出力信号になる。

【００３５】以上述べたように、本実施例では、高速ク
ロックの周波数のサンプリング周波数に対する倍数ｎを
高めるとともに、これに応じてカウンタ８の分周比１／
ｎを大きくすることにより、クリアパルスが高速クロッ
クに同期する精度をより高めることができる。それゆ
え、高速クロックの周波数を上記の点を考慮して適当に
設定することにより、より正確に入力信号に同期する書
込みクロックを得ることができる。

【００３６】しかも、本実施例では、基準信号としてバ
ースト信号を用いているが、この場合必要とされるのが
バースト信号の位相であるため、バースト信号の一部を
抜取るだけでよく、従来の構成のように波形の整ったバ
ースト信号が多数必要とされることはない。バースト信
号の数や波形の状態に関わらず、上記の書込みクロック
を得ることができる。

【００３７】したがって、その書込みクロックで入力信
号をメモリ２に書き込むことにより、常に安定した時間
軸補正を行うことができる。

【００３８】さらに、上記のような手法を用いることに
より、複雑かつ高度な演算処理を必要とすることなく、
比較的簡単な処理で確実に書込みクロックを得ることが
できる。それゆえ、書込みクロック発生部６をクリアパ
ルス作成部７およびカウンタ８のような一般的な回路で
構成することができ、装置の低廉化および回路規模の縮
小化を容易に図ることができる。

【００３９】

【発明の効果】以上のように、本発明の時間軸補正装置
は、書込みクロック発生手段が、入力信号を上記メモリ
に書込むためにディジタル化する際のサンプリング周波
数の２以上の整数倍の周波数の高速クロックをサンプリ
ング波数にまで分周する分周手段と、この分周手段を基
準信号に基づく間隔で初期化させる初期化手段とを備え
ている構成である。

【００４０】これによれば、初期化のタイミングのずれ
が高速クロックの１周期以下の範囲であれば、書込みク
ロック発生の位相が等しくなるので、書込みクロックが
入力信号に同期する精度は高速クロックの１周期以下に
なる。それゆえ、書込みクロックを基準信号と高速クロ
ックの１周期以下の誤差で同期させることができる。し
かも、高速クロックの周波数を高くするとともに、これ
に応じて分周手段の分周比を大きくするほど、その精度
を高くすることができる。そして、このようにして得た
書込みクロックで入力信号をメモリに書込むことによ
り、精度良く時間軸誤差を抑圧することができる。

【００４１】また、基準信号にバースト信号を用いて
も、バースト信号は入力信号の位相検出のために利用さ
れるので、波形の整ったバースト信号を多数必要とする
ことはない。それゆえ、バースト信号の状態に関わらず
確実に書込みクロックを得ることができる。

【００４２】さらに、複雑かつ高度な演算処理を必要と
せず、比較的簡単な処理で書込みクロックを得るように
なっているので、一般的な回路を用いて、装置の低廉化
や回路規模の縮小化を容易に図ることができる。

【００４３】したがって、本発明の時間軸補正装置を採
用すれば、書込みクロックを安価かつ簡素な構成で正確
に入力信号に同期させることができるとともに、この書
込みクロックを利用して高度に時間軸補正を行うことが
できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例に係る時間軸補正装置の概略
構成を示すブロック図である。

【図２】図１の時間軸補正装置における書込みクロック
発生部の動作を示すタイムチャートである。

【図３】位相がずれた２個のクリアパルスに対する書込
みクロック発生の位相の関係を示すタイムチャートであ
る。

【図４】従来の時間軸補正装置における時間軸誤差検出
回路の構成を示すブロック図である。

【図５】図４の時間軸誤差検出回路により標本化される
バースト信号を示す波形図である。

【図６】図４の時間軸誤差検出回路の動作を説明する正
弦データおよび余弦データをアナログ的に表した波形図
である。

【符号の説明】

１ Ａ／Ｄ変換器 ２ メモリ ３ Ｄ／Ａ変換器 ４ 書込みアドレスカウンタ ５ 読出しアドレスカウンタ ６ 書込みクロック発生部（書込みクロック発生手段） ７ クリアパルス作成部（初期化手段） ８ カウンタ（分周手段）

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力信号に付加された基準信号に同期した
   書込みクロックを発生する書込みクロック発生手段と、
   この書込みクロック発生手段により発生した書込みクロ
   ックで入力信号を書込むとともに、安定した読出しクロ
   ックにより入力信号を読出すメモリとを備えた時間軸補
   正装置において、 上記書込みクロック発生手段が、入力信号を上記メモリ
   に書込むためにディジタル化する際のサンプリング周波
   数の２以上の整数倍の周波数の高速クロックをサンプリ
   ング波数にまで分周する分周手段と、この分周手段を基
   準信号に基づく間隔で初期化させる初期化手段とを備え
   ていることを特徴とする時間軸補正装置。