JPH0448875A - 垂直ブランキングパルス出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は映像信号中の複合同期信号で等化パルスの存在
する期間に出力信号を得る垂直ブランキングパルス出力
装置に関する。

従来の技術 ビデオテープレコーダ（以下ＶＴＲと記す）などの映像
機器の信号処理では垂直ブランキングパルスを得るため
に、以下のような手段を用いている。すなわち、垂直ブ
ランキング期間には等化パルスが１７２Ｈ間隔で並んで
いることを利用して、等化パルスをカウンタのデコード
出力でサンプリングすることにより、等化パルスの有無
を検出し、その結果を垂直ブランキングパルス出力信号
としている。第３図はこのような従来の垂直ブランキン
グパルス出力製蓋の一例の構成を示す回路図である。図
において２０はクロック信号入力端子、２１は複合同期
信号入力端子、２２は垂直ブランキングパルス出力端子
、９はバイナリ−カウンタ、１００はリセットパルス作
成回路、２００はハーフ上キラー回路（等化パルス除去
回路）、３００は等化パルスサンプリング回路である。

上記構成要素を図のように接続した垂直ブランキングパ
ルス出力装置の動作について第４図のタイミングチャー
トを参照しながら説明する。

複合同期信号の立ち上がりエッ゛ジがその入力端子に到
来すると、リセットパルス作成回路１００で、バイナリ
−カウンタ９と各デコードラッチ７〜８，１７〜１８を
リセットするリセットパルスが作成され、バイナリ−カ
ウンタはゼロからカウントアツプする。バイナリ−カウ
ンタの値がＤｌ（５０μｓｅｃ　）になるとデコードラ
ッチ７〜８出力が反転し、複合同期信号の入力を待ち状
態にする。前記デコード値（Ｄ、）がデコードされるま
では複合同期信号の入力は禁止される。これが／Ｎ−７
Ｈキラー回路２００である。次に等化パルスの入力に対
しては、カウンタのデコード値がＤ２（約３３μｓｅｃ
　）になるとデコードラッチ１７〜１８によりサンプリ
ングパルスが作成され、検出するようにしたのが等化パ
ルスサンプリング回路３００である。上記Ｄ２のタイミ
ングは等化パルスの立ち上がり直後に対応して設定しｆ
ものである。

発明が解決しようとする課題 このような従来の垂直ブランキングパルス出力装置では
、約２μｓｅｃ程度の幅の狭い等化パルスを、デコード
ラッチ１８の出力信号でサンプリングしているので、等
化パルスの位置（タイミング）の変動によりサンプリン
グができなくなる可能性がある。サンプリングが１回で
もできないと、その時点で垂直ブランキングパルスの出
力は停止し、システム上でトラブルが生じる結果となる
。

この等化パルスの変動は映像信号から複合同期信号を分
離する回路の精度に依存し、また、ＶＴＲなどではテー
プのダビングなどによる信号の劣化によっても発生する
。また、カウンタに印加されるクロックの周波数変動に
よっても起き易い。

本発明は上記課題を解決するもので、等化パルスの位置
変動の影響を受けず、半導体による集積回路化にも好適
な垂直ブランキングパルス出力装置を提供することを目
的とする。

課題を解決するための手段 本発明は上記の目的を達成するために、複合同期信号を
入力して垂直ブランキングパルスを出力する回路におい
て、クロック信号を入力して水平同期信号の立ち上がり
からの特定のタイミングに対応するカウント数で制御信
号を発生するカウンタと、前記複合同期信号を入力して
前記制御信号の制御により等化パルスを除去し、水平同
期信号前縁に同期した水平同期信号パルスを発生するハ
ーフ上キラー回路と、前記複合同期信号を入力して前記
制御信号の制御により等化パルスに対応したクリア信号
を発生する等化パルス検出手段と、前記水平同期パルス
と前記クリア信号を入力して垂直ブランキングパルスを
発生する垂直ブランキングパルス発生手段とを備え、前
記特定のタイミングは等化パルスの立ち上かりより遅く
設定して、等化パルスの立ち上がりが前記ハーフ上キラ
ー回路で検出されないタイミングとしたものとし、前記
垂直ブランキングパルス発生手段は等化パルスの存在す
る期間に対応する垂直ブランキングパルスを生成するも
のとする垂直ブランキングパルス出力装置とする。

作用 本発明は上記した構成により、複合同期信号における等
化パルス位置を考慮してカウンタで発生させる制御信号
のタイミングにより、水平同期信号だけに対応する水平
同期パルスを発生させるとともに、等化パルスだけに対
応するクリア信号を発生させ、前記水平同期パルスと前
記クリア信号をもとにして、等化パルスの存在する期間
に対応する垂直ブランキングパルスを生成する。

実施例 以下、本発明の一実施例の垂直プランキングツくルス出
力回路について図面を参照しながら説明する。第１図は
本発明の一実施例の垂直ブランキングパルス出力装置の
構成を示すブロック図であり、第２図はその動作を示す
タイミングチャートである。第１図において、複合同期
信号が入力端子２１からＤタイプフリップフロップ（以
下、Ｄ−ＦＦと記す）１のクロック端子およびＤ−ＦＦ
１０のクロック端子に入力される。Ｄ−ＦＦＩのＤ端子
は電源に接続され、そのＱ出力がＤ−ＦＦ２とＤ−ＦＦ
３およびＮＡＮＤ４で構成されるリセットパルス発生回
路１００に入力される。そのリセットパルスの立ち上が
りはＮＡＮＤ７およびＮＡＮＤ８で構成されるセット・
リセットフリップフロップ（以下、Ｒ５−ＦＦと記す）
のセット端子に入力され、そのＮＡＮＤ７の出力がＤ−
ＦＦＩのリセット端子Ｒに帰還して入力されるとともに
、インバータ５を介してバイナリ−カウンタ９のリセッ
ト端子Ｒに入力される。また、クロック信号が端子２０
からバイナリ−カウンタ９に入力され、水平同期信号の
立ち上がりからカウントしてカウント数Ｄ＋で発生する
制御信号が前記Ｒ５−ＦＦのリセット端子に入力される
。Ｄ−ＦＦＩに入力された複合同期信号における水平同
期信号の立ち上がりで電源電圧をラッチしてレベル“Ｈ
″を端子Ｑから出力し、Ｄ−ＦＦ２とＤ−ＦＦ３を経由
して２クロツクの後にＮＡＮＤ４のレベル“Ｌ′がＲ８
−ＦＦのＮＡＮＤ７をセットし、その出力がＤ−ＦＦＩ
をリセットすることにより、Ｄ−Ｆ　Ｆ　１のＱ出力は
水平同期信号の立ち上がりに同期した水平同期パルスを
発生する。このときのＤ−ＦＦＩの出力を第２図のタイ
ミングチャートの１８に、ＮＡＮＤ７の出力を７ａに、
インバータ５の出力を５ａに示す。カウンタ９は水平同
期信号の立ち上がりからクロックをカウントし、カウン
ト数Ｄ＋　で発生される制御信号が上記Ｒ５−ＦＦをリ
セットし、そのタイミングで波形７ａが“Ｌ′となる。

このタイミングの設定は、複合同期信号において１／２
Ｈのタイミングで存在する等化パルスがＤ−ＦＦＩに入
力するタイミングより遅れた設定として、等化パルスが
到来したあとのタイミングでＤ−ＦＦＩをリセットして
いる。したがって、等化パルスの立ち上がりでＤ−ＦＦ
Ｉが“Ｈ”をラッチすることがない。

前記のタイミングでリセットされたＤ−ＦＦＩは次の水
平同期信号の立ち上がりで“Ｈ”をラッチする。以上の
動作で等化パルスの存在する期間においてもＤ−ＦＦＩ
のＱ出力は、水平同期信号の立ち上かりだけに同期した
水平同期パルスを発生し、その波形を１ａで示す。この
ようにＤ−ＦＦＩとＲ５−ＦＦ７，８とインバータ６は
１／２Ｈの等化パルスを除去して水平同期信号の立ち上
かりに同期した水平同期パルスを発生するノ１−フＨキ
ラー回路を構成する。

一方、Ｄ−ＦＦＩＯはＤ端子に電源電圧を入力し、複合
同期信号をクロック端子２１に入力し、Ｒ３−ＦＦのＮ
ＡＮＤ８の出力をＲ端子に入力してリセットする等化パ
ルス検出手段であり、端子２１に入力した複合同期信号
の水平同期信号に対してはＲ５−ＦＦのＮＡＮＤ８の出
力“Ｈ″がＤ−ＦＦ１０を強制リセットすることにより
電源電圧をラッチせず、一方、等化パルスに対してはＮ
ＡＮＤ８の“Ｌ”が電源電圧のランチを許可することに
より、Ｑ出力は等化パルスだけに対応したクリアパルス
を発生し、その波形をタイミングチャートの１０ａに示
す。このクリアパルスは、Ｄ−ＦＦＩＩとＤ−ＦＦ１２
による２ビツトのカウンタのリセット端子に入力される
。

Ｄ−ＦＦＩＩとＤ−ＦＦ１２による２ビツトカウンタと
ＮＡＮＤ　１３とＮＡＮＤ　１４によるＲ５−ＦＦおよ
びＡＮＤ　１５は、垂直ブランキングパルスを生成する
垂直ブランキング発生回路を構成する。２ビツトカウン
タの初段のＤ−ＦＦＩＩのＤ端子に前記ハーフ上キラー
回路のＤ−ＦＦＩのＱ出力が入力され、前記等化パルス
検出手段のＤＦＦＩＯのＱ出力がＤ−ＦＦＩＩおよびＤ
ＦＦ１２のＲ端子に入力され、水平同期パルスの立ち上
がりで反転し、前記クリアパルスでリセットされること
により、Ｄ−ＦＦ１２の反転Ｑ出力にはタイミングチャ
ートの１２ａで示す波形を発生する。この反転Ｑ出力が
Ｄ−ＦＦのＮＡＮＤ１４のセット端子に入力されるとと
もに、ＮＡＮＤ１３のリセット端子に前記等化パルス検
出手段の反転Ｑ出力が入力され、ＡＮＤ１５の出力２２
にタイミングチャートの１５ａに示す垂直ブランキング
パルスが生成されて出力される。

このように本発明の実施例の垂直ブランキングパルス出
力装置によれば、等化パルスの立ち上がりで形成される
クリアパルスをもとに、等化パルスの存在する期間に対
応して垂直ブランキングパルスを生成することにより、
等化パルスの変動には関係なく垂直ブランキングパルス
が発生でき、また、等化パルスの検出のためのカウンタ
の精度は、そのカウント数Ｄ１のタイミングがＩＨの後
半１／２ＨからＨまでの間にあればよいという荒い精度
で済む効果がある。また、順序回路および組合せ回路よ
り構成されるので、集積回路化も容易である。

なお、実施例ではＤ−ＦＦを用いたが、他の相互互換性
のあるＪＫ−ＦＦなどで構成してもよく、また、垂直ブ
ランキングパルス発生手段に２ビツトカウンタを用いた
が、等化パルスの立ち上がりに同期して得た前記クリア
パルスをもとにして垂直ブランキングパルスを得る他の
構成であってもよい。

また、論理構成は正負どちらでもよいことは言うまでも
ない。

発明の効果 以上の実施例から明らかなように、複合同期信号を入力
して垂直ブランキングパルスを出力する回路において、
クロック信号を入力して水平同期信号の立ち上がりから
の特定のタイミングに対応するカウント数で制御信号を
発生するカウンタと、前記複合同期信号を入力して前記
制御信号の制御により等化パルスを除去し、水平同期信
号前縁に同期した水平同期パルスを発生するハーフＨキ
ラー回路と、前記複合同期信号を入力して前記制御信号
の制御により等化パルスに対応したクリア信号を発生す
る等化パルス検出手段と、前記水平同期パルスと前記ク
リア信号を入力して垂直ブランキングパルスを発生する
垂直ブランキングパルス発生手段とを備え、前記特定の
タイミングは等化パルスの立ち上がりより遅く設定して
、等化パルスの立ち上がりが前記ハーフＨキラー回路で
検出されないタイミングとしたものとし、前記垂直ブラ
ンキングパルス発生手段は等化パルスの存在する期間に
対応する垂直ブランキングパルスを生成するものとする
垂直ブランキングパルス出力装置とすることにより、等
化パルスの変動には関係なく垂直ブランキングパルスが
発生でき、また、等化パルスの検出のためのカウンタの
精度は、そのカウント数Ｄ１のタイミングがＩＨの後半
１／２ＨからＨまでの間にあればよいという荒い精度で
済むという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の垂直ブランキングパルス出
力装置の構成を示すブロック図、第２図は本発明の一実
施例の垂直ブランキングパルス出力装置の動作を示すタ
イミングチャート、第３図は従来の垂直ブランキングパ
ルス出力装置の構成を示すブロック図、第４図は従来の
垂直ブランキングパルス出力装置の動作を示すタイミン
グチャートである。 ９・・・・・・バイナリ−カウンタ（カウンタ）、１０
・・・・・・Ｄ−ＦＦ　（等化パルス検出手段）、２０
・・・クロック入力端子、２１・・・・・・複合同期信
号入力端子、２２・・・・・・垂直ブランキングパルス
出力端子、２００・・・・・・ハーフＨキラー回路、３
００・・・・・・垂直ブランキングパルス発生手段。

Claims (1)

1. 【特許請求の範囲】 複合同期信号を入力して垂直ブランキングパルスを出力
   する回路において、 クロック信号を入力して水平同期信号の立ち上がりから
   の特定のタイミングに対応するカウント数で制御信号を
   発生するカウンタと、 前記複合同期信号を入力して前記制御信号の制御により
   等化パルスを除去し、水平同期信号前縁に同期した水平
   同期パルスを発生するハーフＨキラー回路と、 前記複合同期信号を入力して前記制御信号の制御により
   等化パルスに対応したクリア信号を発生する等化パルス
   検出手段と、 前記水平同期パルスと前期クリア信号を入力して垂直ブ
   ランキングパルスを発生する垂直ブランキングパルス発
   生手段とを備え、 前記特定のタイミングは等化パルスの立ち上がりより遅
   く設定して、等化パルスの立ち上がりが前記ハーフＨキ
   ラー回路で検出されないタイミングとしたものとし、 前記垂直ブランキングパルス発生手段は等化パルスの存
   在する期間に対応する垂直ブランキングパルスを生成す
   るものとする 垂直ブランキングパルス出力装置。