JPS6038930A - フエ−ズロツクル−プ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔発明の技術分ＨＨ＋１　） 本発明は３゛ｌ」米符号データ列に同期したクロックを
、到来符号データ列自体から抽出するフェーズロックル
ープ回路に関する。 〔発明の技術的背景とその問題点〕 一般に搬送波帯ディジタル伝送方式に使用される受信装
置凌、レリえば５ｌ−ＩＦ’放送の音声伝送方式である
４相ＤＰ　Ｓ　Ｋ　（Ｄｉｆｌｅｒｅｎｔｉａｌ　Ｐｌ
ｔａｓｅ　５ｈｉｆｔ　Ｋｅｙｉｎｇ　）変調波を同期
検波してディジタルデータを再生する復調器においては
、同期検波信号を識別再生してＰＣＭ信号に変換する符
号識別器が必要である。 上記識別再生とＣ」、同期検波された１６号が識別レベ
ルよシ止であるか負であるかを判別し、その結果に基づ
いて波形整形して込出することである。 この時、符号誤り率を低くする為に最適なタイミングで
識別しなければならない。ここで最適なりイミングで識
別しなければならない１ＪここでＱ適なタイミングとは
、伝送符号系列のすべての組合せについての波形応答を
示した第１図のアイノくターンにおいて、最もアイの開
いている時刻

【を意味する。この時刻ｔでサンプリング
することによって、符号量干渉やジッタの発生に対して
も符号誤り率を低く維持することが可能となる。 とのタイミングの情報の与え方には外γｔ３タイミング
と自己タイミングとがある。前者はタイミング情報が別
の伝送系で送られるか、または同一の伝送系に周波数多
重あるいは時分割多重で挿入される。 一方、後者は伝送される符号系列自体の中からクロック
周波数成分を抽出するもので、伝送符号との位相偏差が
生じにくいという利点を有する。 このクロック周波数成分を抽出するのが７エーズロツク
ループ（以下ＰＬＬという）回路であり、抽出再生され
たクロックによって最適なタイミングを検出している。 以下、従来のＰＬＬ回路を符号識別器に適用した第２図
に示す符号識別器において、端子】０には４相ＤＰ８に
変調波を同期検波した回期検波信号（第３図ａ）が入力
する。この同期１欠波信号は、ＳＨＦ送受信系内の周波
数選択特性によって高周波成分が著しく減衰されている
。同期検波信号はスライサ１１を介して波形整形され、
ラッチ回路１２及びＰＬＬ回路２０にデータ列として供
給される。このＰＩ、Ｌ　Ｉり］路２０においては、上
記同期検波信号から抽出した同期再生クロックを移相回
路１３に与えている。この移相回路１３によって、上記
同期再生クロックが、上述のアイの最も聞いている時点
で立上る様に移相され、ラッチ回路１２ヘラツチパルス
（ｍ３図ｂ）として供給される。このラッチ回路１２に
おいて、上記同期検波信号は同期があわせられ、位相の
ｉＥしいＰＣＭ符号（第３図Ｃ）に変換されて端子１５
へ出力される。 同期検波信号から同期再生クロックを抽出するＰＬＬ回
路２０は、位相検波回路２１　、ローパスフィルタｎ、
電圧制御発振回路（以下■ＣＯという）２３とから構成
されている。このＰＬＬ回路２０は、スライサ１１によ
って波形整形されたデータ列としての同期検波信号とＶ
Ｃｏ　２３からの比較ノくルスとを位相検波回路２１に
おいて位相検波し、この検波出力である位相誤差電圧を
ローパスフィルタｎを通してｖｃｏ　２３に帰還する回
路である。このＰＬＩ、回路２０においては、ループ利
得を禰整することにより位相ジッタが抑圧され、かつデ
ータに同期したクロックを再生している。 ところが、上記構成のＰＬＩ、回路２０においては、Ｐ
ＬＬの引き込み位相が不安定になるといった欠点を有す
る。即ち、伝送されるデータ信号はランダムパルスであ
るので、データ列には“１″又１は”０”が連続して存
在する可能性があるうこの連続の期間においては、位相
検波回路２１から出力される位相誤差電圧は、位相誤差
にかかわらず一定値となってしまい、位相誤差を示さな
い。この為、ＶＣＯｎの制御が不可能となシ、ＰＬＬの
引き込み位相が不安定になる。 上記問題点を解消する為、送信側においてデータにスク
ランブルをかけて、′″１″又は＠０″の長期間にわた
る連続を防止しているが、数ＩＱｂｉｔの連続は確率的
に発生してしまう。従って、上述の如＜　ＰＬＬの引き
込み位相が不安定となる場合が生じ、根本的な解決には
ならなかつたつ また、複利符号を微分して両波整流し、共振回路によっ
て周波数成分を抽出するという非直線抽出法を用いてク
ロックを抽出した場合においても、なお上記問題点を解
消するととが出来ず、データ列によってはクロックに位
相偏差を生じてし才う問題点を有していた。 〔発明の目的〕 本発明は、到来符号データ列から到来符号データ列に同
期したクロックを抽出して符号識別する際、データ列に
よらずＰＬＬの引き込み位相が安定したＰＬＬ回路を提
供することを目的とする。 〔発明の概要〕 この発明では、上記到来符号データ列のデータ値の変化
をこの到来符号データ列自体と上記電圧制御発振回路の
出力パルスとから検出し、この検出出力パルス期間に対
応して上記到来符号データ列と電圧制御発振回路の出力
パルスとの位相を比較抽出すると共に、この比較抽出さ
れた比較信号を次の比較抽出動作が行なわれる−まで保
持出力して上記電圧制御発振回路の出力パルスの位相を
到来符号データ列の位１［にロックさせることにより、
上記目的を達成している。 〔発明の実施例〕 以下図面を参照して本発明に係る円孔回路の実施例を説
明する。。 第４図に示す実施例は、１）ＬＬ回路をＳＨＦ受信機の
ディジタル隊声回路における４相１）ＰＳＫ復調器の符
号識別器（（適用したものである。 第４図において、端子側には４相Ｉ）Ｉ）　Ｓ　Ｋ変調
波を同期検波した同期検波信号が人力する。この同期検
波信号は上述の如く置局波成分が著しくＪ或衰された波
形となっているっこの同期検波イａ号（・よスライサ３
１によって波形整形されて（−も５図ａ）。 ラッチ回路３２及びＰＬＬ回路４ｏにデータ列として供
給される。とのＰＬＬ回路４ｏは、上記同期検波信号か
ら同期再生クロックを抽出し、このクロックを移相回路
あに与える。この移相回路おによって、上記同期再生ク
ロックが最適のタイミングで立ち上る様に移相され、ラ
ンチ回路３２にラッチパルス（第５図ｆ）として送出さ
れる。このラッチ回路３２において、上記同期検波信号
は同期がとられ、位相の正しいＰＣＭ符号に変換されて
端子讃へ出力される。 次に、同期検波信号から同期再生クロックを抽出する上
記ＰＬＬ回路４ｏについて詳細に説明する。 上記スライサ３１がらのデータ列としての同期検波信号
（第５図ａ）は、位相検波回路４】によって２分周回路
４７の出力（第５図Ｃ）である比穀パルスと位相検波さ
れ、検波出力である位相誤差電圧がサンプル・ホールド
回路４２に供給されるっこのサンプル・ホールド回路４
２はサンプル期間においてのみ位相誤差電圧をローパス
フィルタ４３ニ送す、非サンプル期間においてはローパ
スフィルタ４３の出力を保持する電圧を出力する（第５
図ｄ）。ロー　／＜スフィルタ４３は上記サンプルホー
ルド回路４２の出力電圧を所定の時定数をもって積分、
平滑化し制御信号（第５図ｅ）を得る。この制御信号に
よって、ＶＣＯ４４は位相誤差を解消する方向に発振周
波数特性を制御して、同期検波信号に同期したクロック
を出力する。このクロック出力はサンプルパルス発生回
路４５によって、スライサ３１からの同期検波出力と共
に上記サンプルホールド回路４２のサンプルパルス（第
５図ｂ）に変換される。 ここで、丑記ＶＣＯ４４の発振周波数の設定について説
明する。ＳＨＦ放送におけるディジタル音声の伝送速度
は２．０４８　Ｍ　ｂｉ　ｔ　／ｓｅｃであるが、４相
１）Ｐ　Ｓ　Ｋ変調波の復調は直交２軸同期検波を行な
う為、復調符号は１．０２４　Ｍ　ｂｉ　ｔ　／　ｓｅ
ｃの２系列となる。従って、位相検波回＃！ｒ４１へ供
給する比較パルスは１．０２４Ｍ）ｌｚが必要となる。 しかし、識別再生以降のディジタル処理のためにさらに
６．１４４ＭＨｚ及び２．０４８Ｍ１（ｚ　）２種のク
ロックを必要とするので、ＶＣＯ４４の発振周波数を６
．１４４ＭＨ２とし、３分周及びその後２分周すルコと
ニヨリ２．０４８　ＭＨｚ及び１．０２４ＭＨｚのクロ
ックを再生している。 上述の如く％６．１４４ＭＨｚのクロック出力は端子５
゜へ供給されると共に、３分周回路４６に供給されて２
．０４８Ｍｋｌｚのクロックに変換される。また、この
２．０４８ＭＨｚのクロック端子５１に供給されると共
に２分周回路４７に供給されて１．０２４ＭＨｚの比較
パルス（第５図Ｃ）に変換される。この１．０２４　Ｍ
ｌ（ｚのクロックは上記移相回路３３及び位相検波回路
４１へ送られる。 とのＰＬＬ回路４ｏの動作を第５図に示す各部波形図を
参照して説明する。 同期検波信号をスライサ３１で波形整形した波形を示す
第５図ａにおいて、破線は位相偏差がない場合の理想波
形を示している。このとき、サンプルパルス（第５図ｂ
）は、データの立ち上りに同期し、かつ一定幅のパルス
として上記サンプルパルス発生回路４５から出方される
ものとする。 まず、■Ｃ０４４にフィードバックをかけない場合を想
定して、これを説明する。 このとき、位相検波回路４１に大刀する比較パルスを第
５図Ｃとすると、サンプルホールド回路４２から出力す
る位相誤差電圧は第５図ｄに示す如くになる。第５図ｄ
において、破線は非サンプル期間（区間ＴＩ＋　Ｔ２＋
　Ｔｓ　）の電圧を示す。そして、買−パスフィルタ４
３０時定数を適当に設定することによシ、ＶＣＯ４４を
制御する制御信号（第５図ｅ）が得られる。同図より明
らかな如く、ローパスフィルタ４３は非サンプル期間に
おいてはサンプル期間（区間ＴＩ＋　Ｔ２＋　’ｒ、　
）の最後の電圧をホールドし、出力している。 次に、フィードバック制御を行なった場合、即ちＶＣＯ
４４に制御信号（第５図ｅ）を入力し、ＶＣＯ４４の発
振周波数特性を制御電圧が正極性のときは高い周波数へ
変位し、負極性のときは低い周波数へ変位する様に設定
した場合について説明する。 区間Ｔ、に示す如く、スライサ３１の出力（第５図ａ）
と比較パルス（第５図Ｃ）の位相差が増加する、即ち比
較パルスの位相が遅れる方向に変動した場合、制御信号
（第５図ｅ）は正極性とカリ、ＶＣＯ４４の発振周波数
は高い側、つまり位相差が減少する方向に駆動される。 逆に、区間Ｉｌｌ、に示す如く、スライサ３１の出力と
比較パルスの位相差が減少する、即ち比較パルスの位相
が進む方向に変動した場合、制御信号は負極性となり、
ＶＣＩＪ　４４の発振周波数は低い側に駆動され、位相
差が増加する。 また、区間Ｔｊに示す如く、スライサ３１の出力と比較
パルスの位相差が変動しない場合は、ＶＣＯ４４への制
御信号は、サンプル期間である区間Ｔ３の前後で変化せ
ず、ＶＣＯ４４の発振周波数は変らない。 以上よシ、常にスライサ３１の出力と比較パルスとの位
相差が一定となる如（ＶＣＯ４４の発掘周波数が制御さ
れ、充分な追随性が達成できるっこのとき、上記一定と
なるべき位相差は位相検波回路４１の特性に依存し、′
／２である。 上記構成のＰＬ、Ｌ回路４０において、スライサ３１の
出力として０″又は１”の連続が存在した場合について
説明する。 とのＰＬＬ回路４０においては、スライサ３１の出力と
して供給されるデータ列の立ち上部後の一定期間である
サンプル期間のみ、位相誤差を検出し、非サンプル期間
はサンプル期間の最後の位相誤差電圧を保持し、ＶＣＯ
４４を制御している。従って、上記連続が存在した場合
でも、位相誤差情報は直前の値が保持されており、ＶＣ
Ｏ４４がフリーランになるという状態を回避でき、目的
のループゲインを得ることが可能となる。 次に、す／プルパルス発生回路の構成を第６図に示し、
その説明をする。 サンプルパルスのパルス幅を、上記比較パルスの幅を等
しくかつデータ列の立ち上りに同期させて発生させると
、上記の位相誤差電圧が得られる。 また、上述の如く、ＶＣＯ４４の発掘周波数は６１４４
ＭＨ２であシ、比較パルスは１．０２４ＭＨｚである。 従って、サンプルパルスのパルス幅は４８８　ｎ　ｓｅ
ｃとなり、これは６．１４４ＭＨｚのクロックの３クロ
ック分に相当する。 そこで、第６図に示す如く、■）型フリップフロップ４
５０．４５１．４５２を３段重ねてスライサ３１の出力
（第７図ａ）を３クロック分遅延させ、その反転出力（
第７図ｅ）とスライサ３１の出力との論理積をアンドゲ
ート４５３によってとることによって、サンプルパルス
（第７図ｆ）が得られる。 ここで％ＶＣＯ４４から入力するクロックは上記の如く
データとπ／２位相がずれているので、立ち上りがデー
タの立ち上りと一致しない。その為、インバータ４５４
によって立ち上りを一致させている。 このサンプルパルス発生回路４５によれば、サンプルパ
ルスのパルス幅の変動の最大値は６．１４４ＭＨｚの１
クロック分である１５３０ｓｅｃとなり、サンプルパル
スのパルス変動幅を小さくできる。また、ワンショット
単安定マルチパイプレークを用いたサンプルパルス発生
回路と異なシ、パルス幅の設定に外付けの容量、抵抗は
不要であるので無調整でよくしかも集積回路化に適して
いる。 なお、上記サンプルパルス発生回路においては、データ
列としての同期検波信号の立ち上りに同期したサンプル
パルスを発生させているが、立ち下りに同期したサンプ
ルパルスを発生させても良い。 即ち、データ列の変化時にサンプルすることによって、
位相誤差電圧が得られる。 以上の如く構成された本実施例によれば、伝送符号のデ
ータによるＰＬＬ引き込み位相の不安定性を極めて低く
押えることが可能であるので、データに同期し、位相ジ
ッタを抑圧したクロックを再生することができる。さら
に、ｖＣＯの発振周波数を位相比較パルスのｎ倍（ｎは
２以上の整数）としているので、適当な分局比を設定す
ることによって、データに同期した複数のクロックを得
ることができる。 なお、本実施例においてはＶＣＯ４４の発振周波数が位
相比較パルスの周波数の６倍の場合について説明したが
、周波数比はこれに限定されるものではない。 特に周波数比を２ｎ（ｎは自然数）と設定すると、上記
実施例と同様にサンプルパルス発生回路を構成できる。 即ち、Ｄ型フリップフロップをｎ段重ねてデータを遅延
させ、その反転出力とデータとの論理積をとることによ
って、サンプルパルスを得ることができる。 また、周波数比を大きく設定すると、サンプルパルスの
パルス幅の変動の最大値を小さくすることが可能となる
為、位相検波特性が位相誤差に比例し、リニアになると
いう利点を有する。 さらに、第８図及び第９図に本発明の他の実施例の一部
の回路図を示す。第８図及び第９図はサンプルパルス発
生回路の他の構成例であるっ〔発明の効果〕 上述の如く本発明によれば、到来符号データ列から位相
ジッタを低減し、かつ到来符号データ列の状態によらず
到来符号データ列に同期したクロックを再生することが
できる。

【図面の簡単な説明】

第１図はアイパターンの概略図、第２図は従来のフェー
ズロックループ回路を説明するブロック図、第３図は第
２図の各部の波形を示す波形図、第４図は本発明に係る
フェーズロックループ回路の実施例を説明するブロック
図、第５図は第４図の各部の波形を示す波形図、第６図
は第４丙の一部の詳細を示す回路図、第７図は第６図の
各部の波形を示す波形図、第８図及び第９図は第６図の
他の４ｆｒｌ成例を示す回路図である。 ４１・・・位相検波回路 ４２・・・サンプルホールド回路 ４３・・・ローパスフィルタ ４４・・・電圧制御発振回路 ４５・・・サンプルパルス発生回路 ４６．４７・・・分局回路 代理人　弁理士　則近憲佑　（ほか１名）第　４　口 Ａｎ 第５図 第６図 第７図 １＋ｌ　ＶＣＯ４４の出勾 （”・１″月′月′″出力　−→ ９７６ｎＳｅＧ ［Ｃ）　ｌ’Ｆ４５０の出力 ｔｄｌ　Ｆ　ｌ・１５１の出力 ［ｃｌ　Ｉ’Ｆ　４５２の出力 ４関ｎｓｅｃ

Claims (1)

1. 【特許請求の範囲】 到来符号データ列と゛電圧制御発振回路の出力パルスに
   対応したパルスとの位相を比較し比較信号を出力する位
   相比較手段と、 前記到来符号データ列自体と到来符号データ列に応じて
   発振用波数が制御される前記電圧制御発掘回路の出力パ
   ルスとから到来符号データのデータ値の変化を検出し、
   ７１ｙ圧制御発振回路の出力パルスによって規定される
   期間出力するデータ値の変化倹０１手段と、 このデータ値の変化検出手段によシ得られ、データ値の
   変化に応じて発生ずるパルス期間に対応して、前記位相
   比較手段の出力である比較信号を抽出する比較信号抽出
   手段と、 この比較信号抽出手段によって得られた比較信号を次の
   比較ＩＢ号抽出動作が行なわれるまで保持出力し、前記
   電圧制御発振回路の出力パルスの位相を前記到来符号デ
   ータ列の位相にロックさせる比較信号保持手段とを具備
   するととを特徴とするフェーズロックループ回路。