JP2003018139A - クロック再生回路 - Google Patents
クロック再生回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 小さい回路規模でその機能を実現した３値位
相比較器を有するクロック再生回路を提供する。 【解決手段】 信号ＤｉｎとＶＣＯ６で発生した信号Ｃ
ＬＫとを入力して両者間の位相関係を示す信号ＰＣＢを
出力する２値位相比較器２と、Ｄｉｎのエッジの有無を
検出して信号ＥＤを出力するエッジ検出器３と、ＰＣＢ
とＥＤを入力してＥＤがエッジ有りを示すときＰＣＢを
出力しエッジ無しを示すとき中間信号ＶＭを出力する２
値／３値変換器４と、その２値／３値変換器４の出力か
ら高周波成分を除去しＶＣＯ６に制御電圧として出力す
るループフィルタ５とを有する。
相比較器を有するクロック再生回路を提供する。 【解決手段】 信号ＤｉｎとＶＣＯ６で発生した信号Ｃ
ＬＫとを入力して両者間の位相関係を示す信号ＰＣＢを
出力する２値位相比較器２と、Ｄｉｎのエッジの有無を
検出して信号ＥＤを出力するエッジ検出器３と、ＰＣＢ
とＥＤを入力してＥＤがエッジ有りを示すときＰＣＢを
出力しエッジ無しを示すとき中間信号ＶＭを出力する２
値／３値変換器４と、その２値／３値変換器４の出力か
ら高周波成分を除去しＶＣＯ６に制御電圧として出力す
るループフィルタ５とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアルデータ信
号からクロックを抽出するクロック再生回路に関するも
のであって、特に光通信システムにおける光再生中継
器、光受信器等に使用されるクロック再生回路に関する
ものである。
号からクロックを抽出するクロック再生回路に関するも
のであって、特に光通信システムにおける光再生中継
器、光受信器等に使用されるクロック再生回路に関する
ものである。
【０００２】
【従来の技術】図８は従来の２値位相比較タイプのクロ
ック再生回路の構成を示す図である（参考文献：N.R.Au
let et al.,"IBM enterprise systems multimode fiber
optictechnology,"IBM J.Res.Develop.,pp.553-576,Ju
ly 1992.）。
ック再生回路の構成を示す図である（参考文献：N.R.Au
let et al.,"IBM enterprise systems multimode fiber
optictechnology,"IBM J.Res.Develop.,pp.553-576,Ju
ly 1992.）。
【０００３】２値位相比較器２は、入力データＤｉｎと
電圧制御発振器（以下、ＶＣＯと略記）６が発生するク
ロック信号ＣＬＫを入力し、Ｄｉｎの位相に対するＣＬ
Ｋの位相の状態について「進み（Ｅ）」または「遅れ
（Ｌ）」の２値の判定をし、位相比較信号ＰＣＢとして
出力する。図８では、２値位相比較器２としてＤタイプ
フリップフロップ（以下、Ｄ−ＦＦと略記）を使用した
場合について記載した。位相比較信号ＰＣＢは、ループ
フィルタ５で高周波成分が取り除かれた後ＶＣＯ６の制
御端子に入力されることにより、「進み（Ｅ）」判定の
場合にはＣＬＫの位相を遅らせる方向にＶＣＯ６が制御
され、「遅れ（Ｌ）」判定の場合にはＣＬＫの位相を進
ませる方向にＶＣＯ６が制御され、クロック再生回路の
位相同期が成立する。識別器１は、上記の通り再生され
たクロック信号ＣＬＫで、入力データＤｉｎを識別再生
して出力する。
電圧制御発振器（以下、ＶＣＯと略記）６が発生するク
ロック信号ＣＬＫを入力し、Ｄｉｎの位相に対するＣＬ
Ｋの位相の状態について「進み（Ｅ）」または「遅れ
（Ｌ）」の２値の判定をし、位相比較信号ＰＣＢとして
出力する。図８では、２値位相比較器２としてＤタイプ
フリップフロップ（以下、Ｄ−ＦＦと略記）を使用した
場合について記載した。位相比較信号ＰＣＢは、ループ
フィルタ５で高周波成分が取り除かれた後ＶＣＯ６の制
御端子に入力されることにより、「進み（Ｅ）」判定の
場合にはＣＬＫの位相を遅らせる方向にＶＣＯ６が制御
され、「遅れ（Ｌ）」判定の場合にはＣＬＫの位相を進
ませる方向にＶＣＯ６が制御され、クロック再生回路の
位相同期が成立する。識別器１は、上記の通り再生され
たクロック信号ＣＬＫで、入力データＤｉｎを識別再生
して出力する。
【０００４】図９は図８に示した従来の２値位相比較タ
イプのクロック再生回路の動作を示すタイムチャートで
ある。（ａ）入力データＤｉｎに対する（ｂ）クロック
信号ＣＬＫの位相関係は、図中左側で「遅れ（Ｌ）」の
状態、図中右側で「進み（Ｅ）」の状態として記載して
いる。２値位相比較器２としてボジティブエッジタイプ
のＤ−ＦＦを使用した場合、（ｃ）位相比較信号（２値
位相比較器反転出力）ＰＣＢは、「遅れ（Ｌ）」の状態
ではハイ、「進み（Ｅ）」の状態ではローとなる。ＰＣ
Ｂの値をループフィルタ５を通してＶＣＯ６にフィード
バックすることにより、ＣＬＫ位相はそれぞれ「進む方
向への制御」「遅れる方向への制御」を受け、位相同期
が成立する。なお、図９では「遅れ（Ｌ）」の状態から
「進み（Ｅ）」の状態へ遷移する場合について記載した
が、位相同期状態では、この２状態の制御のどちらかが
常に働く状態が継続される。すなわち、「遅れ（Ｌ）」
→「進み（Ｅ）」→「遅れ（Ｌ）」→「進み（Ｅ）」の
ように、ループ利得により決定される所定の周期ＴＢＢ
で、２状態の制御が交互に現れることで位相同期が維持
される。
イプのクロック再生回路の動作を示すタイムチャートで
ある。（ａ）入力データＤｉｎに対する（ｂ）クロック
信号ＣＬＫの位相関係は、図中左側で「遅れ（Ｌ）」の
状態、図中右側で「進み（Ｅ）」の状態として記載して
いる。２値位相比較器２としてボジティブエッジタイプ
のＤ−ＦＦを使用した場合、（ｃ）位相比較信号（２値
位相比較器反転出力）ＰＣＢは、「遅れ（Ｌ）」の状態
ではハイ、「進み（Ｅ）」の状態ではローとなる。ＰＣ
Ｂの値をループフィルタ５を通してＶＣＯ６にフィード
バックすることにより、ＣＬＫ位相はそれぞれ「進む方
向への制御」「遅れる方向への制御」を受け、位相同期
が成立する。なお、図９では「遅れ（Ｌ）」の状態から
「進み（Ｅ）」の状態へ遷移する場合について記載した
が、位相同期状態では、この２状態の制御のどちらかが
常に働く状態が継続される。すなわち、「遅れ（Ｌ）」
→「進み（Ｅ）」→「遅れ（Ｌ）」→「進み（Ｅ）」の
ように、ループ利得により決定される所定の周期ＴＢＢ
で、２状態の制御が交互に現れることで位相同期が維持
される。
【０００５】従来の２値位相比較タイプのクロック再生
回路は、Ｄｉｎのエッジ密度（データがハイからロー
へ、またはローからハイヘ遷移する割合）が低下した場
合においても、周期ＴＢＢよりも短い周期でデータのエ
ッジが存在しさえすれば２値位相比較器２は同様に動作
する。従って、Ｄｉｎのエッジ密度と無関係に２値位相
比較出力の利得は一定であり、このためクロック再生回
路の各特性を決定するループ利得が一定であり、Ｄｉｎ
のエッジ密度と無関係に位相同期状態を安定に維持する
ことができる。すなわち、従来の２値位相比較タイプの
クロック再生回路は、その各特性（位相比較器の利得、
ループ利得、プルインレンジ、ジッタ特性等）がエッジ
密度無依存である利点をもつ。
回路は、Ｄｉｎのエッジ密度（データがハイからロー
へ、またはローからハイヘ遷移する割合）が低下した場
合においても、周期ＴＢＢよりも短い周期でデータのエ
ッジが存在しさえすれば２値位相比較器２は同様に動作
する。従って、Ｄｉｎのエッジ密度と無関係に２値位相
比較出力の利得は一定であり、このためクロック再生回
路の各特性を決定するループ利得が一定であり、Ｄｉｎ
のエッジ密度と無関係に位相同期状態を安定に維持する
ことができる。すなわち、従来の２値位相比較タイプの
クロック再生回路は、その各特性（位相比較器の利得、
ループ利得、プルインレンジ、ジッタ特性等）がエッジ
密度無依存である利点をもつ。
【０００６】しかしながら、光通信におけるシリアルデ
ータ伝送においては、そのフレームの先頭に連続同符号
（１または０が連続するデータパタン）が含まれる場合
がある。また、伝送路の切替等によりデータが瞬断する
場合がある。これらの場合には、Ｄｉｎにエッジが含ま
れない期間が周期ＴＢＢと同程度またはこれを超える状
況が発生し、「遅れ（Ｌ）」または「進み（Ｅ）」の制
御状態が必要以上の長期間に渡り継続されることにな
り、ジッタの発生、ロック外れの問題等を引き起こす。
すなわち、従来の２値位相比較タイプのクロック再生回
路は、連続同符号耐性が弱い欠点を持つ。
ータ伝送においては、そのフレームの先頭に連続同符号
（１または０が連続するデータパタン）が含まれる場合
がある。また、伝送路の切替等によりデータが瞬断する
場合がある。これらの場合には、Ｄｉｎにエッジが含ま
れない期間が周期ＴＢＢと同程度またはこれを超える状
況が発生し、「遅れ（Ｌ）」または「進み（Ｅ）」の制
御状態が必要以上の長期間に渡り継続されることにな
り、ジッタの発生、ロック外れの問題等を引き起こす。
すなわち、従来の２値位相比較タイプのクロック再生回
路は、連続同符号耐性が弱い欠点を持つ。
【０００７】そこで、このような従来の２値位相比較タ
イプのクロック再生回路の欠点を克服するために、３値
位相比較タイプのクロック再生回路が提案されている
（参考文献：J.D.H.Alexander,"Clock recovery from r
andom binary signals,"Electron.Lett.,vol.11,pp.541
-542,October 1975.）。
イプのクロック再生回路の欠点を克服するために、３値
位相比較タイプのクロック再生回路が提案されている
（参考文献：J.D.H.Alexander,"Clock recovery from r
andom binary signals,"Electron.Lett.,vol.11,pp.541
-542,October 1975.）。
【０００８】図１０は従来の３値位相比較タイプのクロ
ック再生回路の構成を示す図である。Ｄ−ＦＦ１２〜１
５、演算回路１６、ディジタル／３値変換器１７は３値
位相比較器を構成している。Ｄ−ＦＦ１２〜１５におい
て、Ｄｉｎに対するＣＬＫの位相関係を３ビットのディ
ジタル信号ａ、ｂ、ｃに変換し、ディジタル／３値変換
器１７において３状態「進み（Ｅ）」「遅れ（Ｌ）」
「不明（Ｘ）」それぞれに対して「＋１」「−１」
「０」の３値信号Ａを出力する。１８はクロック信号Ｃ
ＬＫをその正相信号ＣＫＭと逆相信号ＣＫＣに分ける両
相分配器である。
ック再生回路の構成を示す図である。Ｄ−ＦＦ１２〜１
５、演算回路１６、ディジタル／３値変換器１７は３値
位相比較器を構成している。Ｄ−ＦＦ１２〜１５におい
て、Ｄｉｎに対するＣＬＫの位相関係を３ビットのディ
ジタル信号ａ、ｂ、ｃに変換し、ディジタル／３値変換
器１７において３状態「進み（Ｅ）」「遅れ（Ｌ）」
「不明（Ｘ）」それぞれに対して「＋１」「−１」
「０」の３値信号Ａを出力する。１８はクロック信号Ｃ
ＬＫをその正相信号ＣＫＭと逆相信号ＣＫＣに分ける両
相分配器である。
【０００９】図１１は３値位相比較器の動作に関する真
理値の説明図である。演算回路１６は真理値を元に３ビ
ットのディジタル信号ａ、ｂ、ｃからディジタル／３値
変換器１７のための制御信号ｄ、ｅを演算して出力す
る。
理値の説明図である。演算回路１６は真理値を元に３ビ
ットのディジタル信号ａ、ｂ、ｃからディジタル／３値
変換器１７のための制御信号ｄ、ｅを演算して出力す
る。
【００１０】従来の３値位相比較タイプのクロック再生
回路は、Ｄｉｎが連続同符号である場合に「進み
（Ｅ）」あるいは「遅れ（Ｌ）」ではなく、第３の状態
「不明（Ｘ）」と判定する。すなわち、０が連続するパ
タンがＤｉｎに現れた場合には、ａ、ｂ、ｃはすべて０
になるため第３の状態「不明（Ｘ）」と判定され、ディ
ジタル／３値変換器１７は中間レベルＡ＝０を出力す
る。１が連続するパタンがＤｉｎに現れた場合も同様で
ある。従って、Ｄｉｎに連続同符号が現れる場合であっ
ても、「進み（Ｅ）」または「遅れ（Ｌ）」の制御状態
が継続されることがなく、ＶＣＯ６の出力位相がドリフ
トすることがない。すなわち、従来の３値位相比較タイ
プのクロック再生回路は、連続同符号耐性に優れる利点
を持つ。
回路は、Ｄｉｎが連続同符号である場合に「進み
（Ｅ）」あるいは「遅れ（Ｌ）」ではなく、第３の状態
「不明（Ｘ）」と判定する。すなわち、０が連続するパ
タンがＤｉｎに現れた場合には、ａ、ｂ、ｃはすべて０
になるため第３の状態「不明（Ｘ）」と判定され、ディ
ジタル／３値変換器１７は中間レベルＡ＝０を出力す
る。１が連続するパタンがＤｉｎに現れた場合も同様で
ある。従って、Ｄｉｎに連続同符号が現れる場合であっ
ても、「進み（Ｅ）」または「遅れ（Ｌ）」の制御状態
が継続されることがなく、ＶＣＯ６の出力位相がドリフ
トすることがない。すなわち、従来の３値位相比較タイ
プのクロック再生回路は、連続同符号耐性に優れる利点
を持つ。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
３値位相比較タイプのクロック再生回路は、従来の２値
位相比較タイプのクロック再生回路と比較して回路規模
が大きく、低消費電力化が難しい欠点がある。また、微
視的に見るとＤｉｎにエッジがない瞬間には３値信号Ａ
が利得を持たないため、３値位相比較器の平均利得はエ
ッジ密度依存性を持つことになる。位相同期回路のルー
プ利得は位相比較器の利得に比例するため、クロック再
生回路のプルインレンジ、ジッタ特性（ジッタ伝達特性
のカットオフ周波数、ジッタ耐力特性の規格値に対する
余裕等）がエッジ密度依存性を持つことになる。すなわ
ち、従来の３値位相比較タイプのクロック再生回路は、
回路規模が大きく、エッジ密度依存性をもつ欠点があ
る。
３値位相比較タイプのクロック再生回路は、従来の２値
位相比較タイプのクロック再生回路と比較して回路規模
が大きく、低消費電力化が難しい欠点がある。また、微
視的に見るとＤｉｎにエッジがない瞬間には３値信号Ａ
が利得を持たないため、３値位相比較器の平均利得はエ
ッジ密度依存性を持つことになる。位相同期回路のルー
プ利得は位相比較器の利得に比例するため、クロック再
生回路のプルインレンジ、ジッタ特性（ジッタ伝達特性
のカットオフ周波数、ジッタ耐力特性の規格値に対する
余裕等）がエッジ密度依存性を持つことになる。すなわ
ち、従来の３値位相比較タイプのクロック再生回路は、
回路規模が大きく、エッジ密度依存性をもつ欠点があ
る。
【００１２】以上述べたように、従来の３値位相比較タ
イプのクロック再生回路は回路規模が大きく、低消費電
力化が難しい欠点がある。本発明が解決しようとする第
１の課題は、従来と比較して小さい回路規模でその機能
を実現した３値位相比較器を有するクロック再生回路を
提供することにある。
イプのクロック再生回路は回路規模が大きく、低消費電
力化が難しい欠点がある。本発明が解決しようとする第
１の課題は、従来と比較して小さい回路規模でその機能
を実現した３値位相比較器を有するクロック再生回路を
提供することにある。
【００１３】また、従来の３値位相比較タイプのクロッ
ク再生回路は、クロック再生回路の各特性がエッジ密度
依存性をもつ欠点がある。本発明が解決しようとする第
２の課題は、従来の３値位相比較器の利点である連続同
符号耐性を維持したまま、従来の２値位相比較器の利点
であるエッジ密度無依存の利点を合わせ持つ機能を実現
した３値位相比較器を有するクロック再生回路を提供す
ることにある。
ク再生回路は、クロック再生回路の各特性がエッジ密度
依存性をもつ欠点がある。本発明が解決しようとする第
２の課題は、従来の３値位相比較器の利点である連続同
符号耐性を維持したまま、従来の２値位相比較器の利点
であるエッジ密度無依存の利点を合わせ持つ機能を実現
した３値位相比較器を有するクロック再生回路を提供す
ることにある。
【００１４】
【課題を解決するための手段】このため、請求項１の発
明は、入力データＤｉｎを入力しクロック信号ＣＬＫを
抽出して出力するクロック再生回路であって、制御電圧
により発振周波数が制御され前記クロック信号ＣＬＫを
出力する電圧制御発振器と、前記クロック信号ＣＬＫの
エッジのタイミングで前記入力データＤｉｎを識別再生
する識別器と、前記入力データＤｉｎの位相に対する前
記クロック信号ＣＬＫの位相の進み／遅れの区別を判定
して２値出力ＰＣＢを出力する２値位相比較器と、前記
入力データＤｉｎのエッジの有無を検出して出力ＥＤを
出力するエッジ検出器と、前記２値位相比較器の２値出
力ＰＣＢと前記エッジ検出器の出力ＥＤを入力し、前記
エッジ検出器がエッジ有りと検出した場合に前記２値出
力ＰＣＢを出力し、前記エッジ検出器がエッジ無しと検
出した場合に前記２値出力ＰＣＢと異なる第３の値を出
力する２値／３値変換器と、前記２値／３値変換器の出
力を入力しそのうちの高周波成分を阻止して前記電圧制
御発振器に前記制御電圧として出力するループフィルタ
と、から構成されることを特徴とするクロック再生回路
とした。
明は、入力データＤｉｎを入力しクロック信号ＣＬＫを
抽出して出力するクロック再生回路であって、制御電圧
により発振周波数が制御され前記クロック信号ＣＬＫを
出力する電圧制御発振器と、前記クロック信号ＣＬＫの
エッジのタイミングで前記入力データＤｉｎを識別再生
する識別器と、前記入力データＤｉｎの位相に対する前
記クロック信号ＣＬＫの位相の進み／遅れの区別を判定
して２値出力ＰＣＢを出力する２値位相比較器と、前記
入力データＤｉｎのエッジの有無を検出して出力ＥＤを
出力するエッジ検出器と、前記２値位相比較器の２値出
力ＰＣＢと前記エッジ検出器の出力ＥＤを入力し、前記
エッジ検出器がエッジ有りと検出した場合に前記２値出
力ＰＣＢを出力し、前記エッジ検出器がエッジ無しと検
出した場合に前記２値出力ＰＣＢと異なる第３の値を出
力する２値／３値変換器と、前記２値／３値変換器の出
力を入力しそのうちの高周波成分を阻止して前記電圧制
御発振器に前記制御電圧として出力するループフィルタ
と、から構成されることを特徴とするクロック再生回路
とした。
【００１５】請求項２の発明は、請求項１の発明におい
て、前記２値／３値変換器は、前記エッジ検出器がエッ
ジ有りと検出した場合に前記２値位相比較器の出力ＰＣ
Ｂを出力し、前記エッジ検出器がエッジ無しと検出した
場合にハイインピーダンス出力状態とする第１のスイッ
チと、前記第１のスイッチがハイインピーダンス出力状
態の場合に前記第３の値を決定する第１のバイアス抵抗
と、から構成されることを特徴とするクロック再生回路
とした。
て、前記２値／３値変換器は、前記エッジ検出器がエッ
ジ有りと検出した場合に前記２値位相比較器の出力ＰＣ
Ｂを出力し、前記エッジ検出器がエッジ無しと検出した
場合にハイインピーダンス出力状態とする第１のスイッ
チと、前記第１のスイッチがハイインピーダンス出力状
態の場合に前記第３の値を決定する第１のバイアス抵抗
と、から構成されることを特徴とするクロック再生回路
とした。
【００１６】請求項３の発明は、入力データＤｉｎを入
力しクロック信号ＣＬＫを抽出して出力するクロック再
生回路であって、制御電圧により発振周波数が制御され
前記クロック信号ＣＬＫを出力する電圧制御発振器と、
前記クロック信号ＣＬＫのエッジのタイミングで前記入
力データＤｉｎを識別再生する識別器と、前記入力デー
タＤｉｎの位相に対する前記クロック信号ＣＬＫの位相
の進み／遅れの区別を判定して２値出力ＰＣＢを出力す
る２値位相比較器と、前記入力データＤｉｎのエッジの
有無を検出して出力ＥＤを出力するエッジ検出器と、前
記エッジ検出器の出力ＥＤを入力し、エッジ有りの場合
所定のパルス幅に伸張したパルスで示され、エッジ無し
の場合パルス無しで示される出力ＳＴＲを出力するパル
ス幅伸張器と、前記２値位相比較器の２値出力ＰＣＢと
前記パルス幅伸張器の出力ＳＴＲを入力し、前記パルス
幅伸張器の出力ＳＴＲが伸長されたパルスの場合に前記
２値信号ＰＣＢを出力し、前記パルス幅伸張器の出力Ｓ
ＴＲがパルス無しの場合に前記２値信号ＰＣＢ以外の第
３の値を出力する２値／３値変換器と、前記２値／３値
変換器の出力を入力しそのうちの高周波成分を阻止して
前記電圧制御発振器に前記制御電圧として出力するルー
プフィルタと、から構成されることを特徴とするクロッ
ク再生回路とした。
力しクロック信号ＣＬＫを抽出して出力するクロック再
生回路であって、制御電圧により発振周波数が制御され
前記クロック信号ＣＬＫを出力する電圧制御発振器と、
前記クロック信号ＣＬＫのエッジのタイミングで前記入
力データＤｉｎを識別再生する識別器と、前記入力デー
タＤｉｎの位相に対する前記クロック信号ＣＬＫの位相
の進み／遅れの区別を判定して２値出力ＰＣＢを出力す
る２値位相比較器と、前記入力データＤｉｎのエッジの
有無を検出して出力ＥＤを出力するエッジ検出器と、前
記エッジ検出器の出力ＥＤを入力し、エッジ有りの場合
所定のパルス幅に伸張したパルスで示され、エッジ無し
の場合パルス無しで示される出力ＳＴＲを出力するパル
ス幅伸張器と、前記２値位相比較器の２値出力ＰＣＢと
前記パルス幅伸張器の出力ＳＴＲを入力し、前記パルス
幅伸張器の出力ＳＴＲが伸長されたパルスの場合に前記
２値信号ＰＣＢを出力し、前記パルス幅伸張器の出力Ｓ
ＴＲがパルス無しの場合に前記２値信号ＰＣＢ以外の第
３の値を出力する２値／３値変換器と、前記２値／３値
変換器の出力を入力しそのうちの高周波成分を阻止して
前記電圧制御発振器に前記制御電圧として出力するルー
プフィルタと、から構成されることを特徴とするクロッ
ク再生回路とした。
【００１７】請求項４の発明は、請求項３の発明におい
て、前記２値／３値変換器は、前記パルス幅伸張器の出
力ＳＴＲが伸長されたパルスの場合に前記２値位相比較
器出力ＰＣＢを出力し、前記パルス幅伸張器の出力ＳＴ
Ｒがパルス無しの場合にハイインピーダンス出力状態と
する第２のスイッチと、前記第２のスイッチがハイイン
ピーダンス出力状態の場合に前記第３の値を決定する第
２のバイアス抵抗と、から構成されることを特徴とする
請求項３に記載のクロック再生回路とした。
て、前記２値／３値変換器は、前記パルス幅伸張器の出
力ＳＴＲが伸長されたパルスの場合に前記２値位相比較
器出力ＰＣＢを出力し、前記パルス幅伸張器の出力ＳＴ
Ｒがパルス無しの場合にハイインピーダンス出力状態と
する第２のスイッチと、前記第２のスイッチがハイイン
ピーダンス出力状態の場合に前記第３の値を決定する第
２のバイアス抵抗と、から構成されることを特徴とする
請求項３に記載のクロック再生回路とした。
【００１８】請求項５の発明は、請求項３又は４におい
て、前記パルス幅伸張器は、ワンショットマルチバイブ
レータからなることを特徴とするクロック再生回路とし
た。
て、前記パルス幅伸張器は、ワンショットマルチバイブ
レータからなることを特徴とするクロック再生回路とし
た。
【００１９】請求項６の発明は、請求項３又は４の発明
において、前記パルス幅伸張器は、前記エッジ検出器の
出力ＥＤがエッジ有りを示す場合に導通し、前記エッジ
検出器の出力ＥＤがエッジ無しを示す場合にハイインピ
ーダンス状態となる第３のスイッチと、前記第３のスイ
ッチがハイインピーダンス状態の場合にその両端のレベ
ルを決定する第３のバイアス抵抗と、前記第３のスイッ
チの導通で充電又は放電の一方が急速に行われ、ハイイ
ンピーダンス状態で前記第３のバイアス抵抗を経由して
充電又は放電の他方が緩慢に行われる容量と、前記容量
の両端の電圧が所定の電圧ＳＲＦを超えることを検出す
る電圧比較器と、から構成されることを特徴とするクロ
ック再生回路とした。
において、前記パルス幅伸張器は、前記エッジ検出器の
出力ＥＤがエッジ有りを示す場合に導通し、前記エッジ
検出器の出力ＥＤがエッジ無しを示す場合にハイインピ
ーダンス状態となる第３のスイッチと、前記第３のスイ
ッチがハイインピーダンス状態の場合にその両端のレベ
ルを決定する第３のバイアス抵抗と、前記第３のスイッ
チの導通で充電又は放電の一方が急速に行われ、ハイイ
ンピーダンス状態で前記第３のバイアス抵抗を経由して
充電又は放電の他方が緩慢に行われる容量と、前記容量
の両端の電圧が所定の電圧ＳＲＦを超えることを検出す
る電圧比較器と、から構成されることを特徴とするクロ
ック再生回路とした。
【００２０】請求項７の発明は、請求項１乃至６のいず
れか１つの発明において、前記エッジ検出器は、前記入
力データＤｉｎと前記識別器で再生されたデータＱとが
入力されるＥＸＯＲゲートからなることを特徴とするク
ロック再生回路とした。
れか１つの発明において、前記エッジ検出器は、前記入
力データＤｉｎと前記識別器で再生されたデータＱとが
入力されるＥＸＯＲゲートからなることを特徴とするク
ロック再生回路とした。
【００２１】請求項８の発明は、請求項１乃至６のいず
れか１つの発明において、前記エッジ検出器は、前記入
力データＤｉｎを１／２シンボル遅延させる遅延器と、
前記入力データＤｉｎと前記遅延器の出力とが入力され
るＥＸＯＲゲートと、から構成されることを特徴とする
クロック再生回路とした。
れか１つの発明において、前記エッジ検出器は、前記入
力データＤｉｎを１／２シンボル遅延させる遅延器と、
前記入力データＤｉｎと前記遅延器の出力とが入力され
るＥＸＯＲゲートと、から構成されることを特徴とする
クロック再生回路とした。
【００２２】請求項９の発明は、請求項１乃至８のいず
れか１つの発明において、前記２値位相比較器は、前記
入力データＤｉｎのエッジのタイミングで前記クロック
信号ＣＬＫを取り込みその値を保持して出力するＤタイ
プフリップフロップであることを特徴とするクロック再
生回路とした。
れか１つの発明において、前記２値位相比較器は、前記
入力データＤｉｎのエッジのタイミングで前記クロック
信号ＣＬＫを取り込みその値を保持して出力するＤタイ
プフリップフロップであることを特徴とするクロック再
生回路とした。
【００２３】請求項１０の発明は、請求項１乃至８のい
ずれか１つの発明において、前記２値位相比較器は、前
記入力データＤｉｎのボジティブエッジ及びネガティブ
エッジのタイミングで前記クロック信号ＣＬＫを取り込
みその値を保持して出力するダプルエッジタイプのＤタ
イプフリップフロップであることを特徴とするクロック
再生回路とした。
ずれか１つの発明において、前記２値位相比較器は、前
記入力データＤｉｎのボジティブエッジ及びネガティブ
エッジのタイミングで前記クロック信号ＣＬＫを取り込
みその値を保持して出力するダプルエッジタイプのＤタ
イプフリップフロップであることを特徴とするクロック
再生回路とした。
【００２４】
【発明の実施の形態】［第１の実施形態］図１は本発明
の第１の実施形態のクロック再生回路の構成を示す図で
ある。２値位相比較器２は、入力データＤｉｎとＶＣＯ
６が発生するクロック信号ＣＬＫを入力し、Ｄｉｎの位
相に対するＣＬＫの位相の状態について「進み（Ｅ）」
または「遅れ（Ｌ）」の２値の判定をし、位相比較出力
ＰＣＢとして出力する。識別器１は、再生されたクロッ
ク信号ＣＬＫで、入力データＤｉｎを識別再生して出力
する。ここまでは図８で説明した従来の２値の位相比較
器の動作と同じである。
の第１の実施形態のクロック再生回路の構成を示す図で
ある。２値位相比較器２は、入力データＤｉｎとＶＣＯ
６が発生するクロック信号ＣＬＫを入力し、Ｄｉｎの位
相に対するＣＬＫの位相の状態について「進み（Ｅ）」
または「遅れ（Ｌ）」の２値の判定をし、位相比較出力
ＰＣＢとして出力する。識別器１は、再生されたクロッ
ク信号ＣＬＫで、入力データＤｉｎを識別再生して出力
する。ここまでは図８で説明した従来の２値の位相比較
器の動作と同じである。
【００２５】エッジ検出器３は、ＥＸＯＲゲート３１か
らなり、入力データＤｉｎのエッジ（ハイからローへ、
またはローからハイヘの遷移）の有無を検出する。２値
／３値変換器４は、スイッチ４１と抵抗４２からなり、
エッジ検出器３がエッジ有りと検出した場合にＰＣＢを
出力し、エッジ無しと検出した場合に第３のレベル（図
ではＶＭ）を出力する。
らなり、入力データＤｉｎのエッジ（ハイからローへ、
またはローからハイヘの遷移）の有無を検出する。２値
／３値変換器４は、スイッチ４１と抵抗４２からなり、
エッジ検出器３がエッジ有りと検出した場合にＰＣＢを
出力し、エッジ無しと検出した場合に第３のレベル（図
ではＶＭ）を出力する。
【００２６】２値位相比較器２、エッジ検出器３、２値
／３値変換器４から構成される機能ブロックは、従来の
３値位相比較器と同等の機能を有するものである。すな
わち、この機能ブロック（本実施形態における３値位相
比較器）は「進み（Ｅ）」「遅れ（Ｌ）」「不明
（Ｘ）」の３状態を判定することができ、その出力ＴＰ
ＣＢは、ＰＣＢの「進み（Ｅ）」「遅れ（Ｌ）」２値に
加え、「不明（Ｘ）」におけるＶＭを含めた３値をと
る。次にタイムチャートを使用して動作の詳細な説明を
する。
／３値変換器４から構成される機能ブロックは、従来の
３値位相比較器と同等の機能を有するものである。すな
わち、この機能ブロック（本実施形態における３値位相
比較器）は「進み（Ｅ）」「遅れ（Ｌ）」「不明
（Ｘ）」の３状態を判定することができ、その出力ＴＰ
ＣＢは、ＰＣＢの「進み（Ｅ）」「遅れ（Ｌ）」２値に
加え、「不明（Ｘ）」におけるＶＭを含めた３値をと
る。次にタイムチャートを使用して動作の詳細な説明を
する。
【００２７】図２は本発明の第１の実施形態のクロック
再生回路の動作を示すタイムチャートである。（ａ）入
力データＤｉｎに対する（ｂ）クロック信号ＣＬＫの位
相関係は、図中左側で「遅れ（Ｌ）」の状態、図中右側
で「進み（Ｅ）」の状態として記載している。２値位相
比較器２としてボジティブエッジタイプのＤ−ＦＦを使
用した場合、（ｃ）位相比較信号（２値位相比較器反転
出力）ＰＣＢは、「遅れ（Ｌ）」の状態ではハイ、「進
み（Ｅ）」の状態ではローとなる。（ｄ）識別器１の出
力Ｑは、ＤｉｎをＣＬＫのエッジのタイミングで識別再
生した信号であり、Ｄｉｎに対して約１／２シンボル位
相が遅れている。エッジ検出器３は（ａ）Ｄｉｎと
（ｄ）Ｑを入力するＥＸＯＲで実現することができる。
（ｅ）エッジ検出器３の出力ＥＤは、Ｄｉｎにエッジが
ある場合には（ａ）Ｄｉｎと（ｄ）Ｑとが不一致となり
ハイ、Ｄｉｎにエッジがない場合には（ａ）Ｄｉｎと
（ｄ）Ｑとが一致となりローとなる（ただし、エッジ検
出器３の出力ＥＤはＲＺ（Return-to zero)信号になっ
ているので、エッジが連続している場合でも一旦ローに
戻る動作となっている。）。（ｆ）２値／３値変換器４
の出力ＴＰＣＢは、ＥＤがハイの場合にＰＣＢを出力
し、ＥＤがローの場合にＶＭ（例えば、ハイとローの中
間値に設定）を出力する。
再生回路の動作を示すタイムチャートである。（ａ）入
力データＤｉｎに対する（ｂ）クロック信号ＣＬＫの位
相関係は、図中左側で「遅れ（Ｌ）」の状態、図中右側
で「進み（Ｅ）」の状態として記載している。２値位相
比較器２としてボジティブエッジタイプのＤ−ＦＦを使
用した場合、（ｃ）位相比較信号（２値位相比較器反転
出力）ＰＣＢは、「遅れ（Ｌ）」の状態ではハイ、「進
み（Ｅ）」の状態ではローとなる。（ｄ）識別器１の出
力Ｑは、ＤｉｎをＣＬＫのエッジのタイミングで識別再
生した信号であり、Ｄｉｎに対して約１／２シンボル位
相が遅れている。エッジ検出器３は（ａ）Ｄｉｎと
（ｄ）Ｑを入力するＥＸＯＲで実現することができる。
（ｅ）エッジ検出器３の出力ＥＤは、Ｄｉｎにエッジが
ある場合には（ａ）Ｄｉｎと（ｄ）Ｑとが不一致となり
ハイ、Ｄｉｎにエッジがない場合には（ａ）Ｄｉｎと
（ｄ）Ｑとが一致となりローとなる（ただし、エッジ検
出器３の出力ＥＤはＲＺ（Return-to zero)信号になっ
ているので、エッジが連続している場合でも一旦ローに
戻る動作となっている。）。（ｆ）２値／３値変換器４
の出力ＴＰＣＢは、ＥＤがハイの場合にＰＣＢを出力
し、ＥＤがローの場合にＶＭ（例えば、ハイとローの中
間値に設定）を出力する。
【００２８】ＴＰＣＢの値をループフィルタ５を通して
ＶＣＯ６にフイードバックすることにより、クロック再
生回路は位相同期が成立する。なお、図２では「遅れ
（Ｌ）」＋「不明（Ｘ）」の混合の状態から「進み
（Ｅ）」＋「不明（Ｘ）」の混合の状態へ遷移する場合
について記載したが、位相同期状態では、「遅れ
（Ｌ）」＋「不明（Ｘ）」の混合状態→「進み（Ｅ）」
＋「不明（Ｘ）」の混合状態→「遅れ（Ｌ）」＋「不明
（Ｘ）」の混合状態のように、ループ利得により決定さ
れる所定の周期ＴＢＢで、２状態が交互に現れることで
位相同期が維持される。
ＶＣＯ６にフイードバックすることにより、クロック再
生回路は位相同期が成立する。なお、図２では「遅れ
（Ｌ）」＋「不明（Ｘ）」の混合の状態から「進み
（Ｅ）」＋「不明（Ｘ）」の混合の状態へ遷移する場合
について記載したが、位相同期状態では、「遅れ
（Ｌ）」＋「不明（Ｘ）」の混合状態→「進み（Ｅ）」
＋「不明（Ｘ）」の混合状態→「遅れ（Ｌ）」＋「不明
（Ｘ）」の混合状態のように、ループ利得により決定さ
れる所定の周期ＴＢＢで、２状態が交互に現れることで
位相同期が維持される。
【００２９】なお、これまではエッジ検出器３はＥＸＯ
Ｒゲート３１であるとして説明したが、エッジ検出器３
は図３に示す１／２シンボル遅延器３２とＥＸＯＲゲー
ト３１の組み合わせで実現しても良い。この場合にはエ
ッジの検出に識別器１の出力Ｑを用いる必要がなく、識
別器１におけるジッタ発生の影響を受けない利点があ
る。
Ｒゲート３１であるとして説明したが、エッジ検出器３
は図３に示す１／２シンボル遅延器３２とＥＸＯＲゲー
ト３１の組み合わせで実現しても良い。この場合にはエ
ッジの検出に識別器１の出力Ｑを用いる必要がなく、識
別器１におけるジッタ発生の影響を受けない利点があ
る。
【００３０】また、これまでは２値位相比較器２は通常
のエッジトリガタイプのＤ−ＦＦであるとして説明した
が、２値位相比較器２はＤｉｎのボジティブエッジ及び
ネガティブエッジの両エッジでトリがされるタイプのＤ
−ＦＦ（ダブルエッジタイプＤ−ＦＦ）であってもよ
い。この場合には、２値位相比較器がその出力値を変化
させることが可能なチャンスが２倍に増えることになる
ので、位相比較出力ＰＣＢがより速やかに現実の位相関
係を反映することができ、特にエッジ密度が小さいパタ
ンが入力された場合にジッタの発生を小さくできる利点
がある。
のエッジトリガタイプのＤ−ＦＦであるとして説明した
が、２値位相比較器２はＤｉｎのボジティブエッジ及び
ネガティブエッジの両エッジでトリがされるタイプのＤ
−ＦＦ（ダブルエッジタイプＤ−ＦＦ）であってもよ
い。この場合には、２値位相比較器がその出力値を変化
させることが可能なチャンスが２倍に増えることになる
ので、位相比較出力ＰＣＢがより速やかに現実の位相関
係を反映することができ、特にエッジ密度が小さいパタ
ンが入力された場合にジッタの発生を小さくできる利点
がある。
【００３１】本実施形態のクロック再生回路は、２値位
相比較器２、エッジ検出器３、２値／３値変換器４によ
り３値位相比較器を実現することにより、従来の３値位
相比較タイプのクロック再生回路と同等の機能を、従来
の３値位相比較タイプのクロック再生回路よりも大幅に
小さい回路規模で実現することができる。
相比較器２、エッジ検出器３、２値／３値変換器４によ
り３値位相比較器を実現することにより、従来の３値位
相比較タイプのクロック再生回路と同等の機能を、従来
の３値位相比較タイプのクロック再生回路よりも大幅に
小さい回路規模で実現することができる。
【００３２】［第２の実施形態］図４は本発明の第２の
実施形態のクロック再生回路の構成を示す図である。２
値位相比較器２は、入力データＤｉｎとＶＣＯ６が発生
するクロック信号ＣＬＫを入力し、Ｄｉｎの位相に対す
るＣＬＫの位相の状態について「進み（Ｅ）」または
「遅れ（Ｌ）」の２値の判定をし、位相比較出力ＰＣＢ
として出力する。識別器１は、再生されたクロック信号
ＣＬＫで、入力データＤｉｎを識別再生して出力する。
エッジ検出器３は入力データＤｉｎのエッジの有無を検
出する。ここまでは第１の実施形態と同じである。
実施形態のクロック再生回路の構成を示す図である。２
値位相比較器２は、入力データＤｉｎとＶＣＯ６が発生
するクロック信号ＣＬＫを入力し、Ｄｉｎの位相に対す
るＣＬＫの位相の状態について「進み（Ｅ）」または
「遅れ（Ｌ）」の２値の判定をし、位相比較出力ＰＣＢ
として出力する。識別器１は、再生されたクロック信号
ＣＬＫで、入力データＤｉｎを識別再生して出力する。
エッジ検出器３は入力データＤｉｎのエッジの有無を検
出する。ここまでは第１の実施形態と同じである。
【００３３】パルス幅伸張器９は、エッジ検出器３がエ
ッジ有りと検出した場合に、その検出結果を所定の時定
数（例えば２０クロック周期）で維持・出力する機能を
有する。エッジ密度の大小にかかわらず、通常のデータ
パタン（連続同符号パタンを含まない）が入力される場
合には、パルス幅伸張器９の出力ＳＴＲはハイを維持す
ることになる。２値／３値変換器４はパルス幅伸張器９
の出力ＳＴＲがハイの場合にＰＣＢを出力するので、本
実施形態のクロック再生回路は従来の２値位相比較タイ
プのクロック再生回路と同等の動作をすることになる。
ッジ有りと検出した場合に、その検出結果を所定の時定
数（例えば２０クロック周期）で維持・出力する機能を
有する。エッジ密度の大小にかかわらず、通常のデータ
パタン（連続同符号パタンを含まない）が入力される場
合には、パルス幅伸張器９の出力ＳＴＲはハイを維持す
ることになる。２値／３値変換器４はパルス幅伸張器９
の出力ＳＴＲがハイの場合にＰＣＢを出力するので、本
実施形態のクロック再生回路は従来の２値位相比較タイ
プのクロック再生回路と同等の動作をすることになる。
【００３４】一方、連続同符号パタン（例えば、２０ク
ロック周期以上）が入力される場合には、パルス幅伸張
器９の出力ＳＴＲはローに変化する。２値／３値変換器
４はパルス幅伸張器９の出力ＳＴＲがローの場合に第３
の電圧ＶＭを出力するので、本実施形態のクロック再生
回路は従来の３値位相比較タイプのクロック再生回路と
同等の動作をすることになる。
ロック周期以上）が入力される場合には、パルス幅伸張
器９の出力ＳＴＲはローに変化する。２値／３値変換器
４はパルス幅伸張器９の出力ＳＴＲがローの場合に第３
の電圧ＶＭを出力するので、本実施形態のクロック再生
回路は従来の３値位相比較タイプのクロック再生回路と
同等の動作をすることになる。
【００３５】すなわち、本実施形態のクロック再生回路
は、通常のデータパタンが入力される場合には、「進み
（Ｅ）」「遅れ（Ｌ）」の２状態を判定するのに対し
て、連続同符号パタンが入力される場合には、「不明
（Ｘ）」の状態と判定する。次にタイムチャートを使用
して動作の詳細な説明をする。
は、通常のデータパタンが入力される場合には、「進み
（Ｅ）」「遅れ（Ｌ）」の２状態を判定するのに対し
て、連続同符号パタンが入力される場合には、「不明
（Ｘ）」の状態と判定する。次にタイムチャートを使用
して動作の詳細な説明をする。
【００３６】図５は本発明第２の実施形態のクロック再
生回路の動作を示すタイムチャートである。（ａ）〜
（ｃ）の波形は第１の実施形態と同じであるので説明を
省略する。（ｄ）エッジ検出器３の出力ＥＤは、Ｄｉｎ
にエッジがある場合にハイ、Ｄｉｎにエッジがない場合
にローとなる。図５にはパルス幅伸張器９の出力ＳＴＲ
も点線で記載されている。Ｄｉｎが通常のデータパタン
（連続同符号パタンを含まない）であるため、ＳＴＲは
ハイを保ち続けている。（ｅ）２値／３値変換器４の出
力ＴＰＣＢは、ＳＴＲがハイの場合にＰＣＢを出力し、
ＳＴＲがローの場合にＶＭ（例えば、ハイとローの中間
値に設定）を出力する。図５に示す通常のデータパタン
が入力される場合には、ＴＰＣＢは従来の２値位相比較
器の出力ＰＣＢと同じ位相比較特性を持ち、「進み
（Ｅ）」「遅れ（Ｌ）」の２状態しか存在しない。ＴＰ
ＣＢの値をループフィルタ５を通してＶＣＯ６にフイー
ドバックすることにより、クロック再生回路は位相同期
が成立する。
生回路の動作を示すタイムチャートである。（ａ）〜
（ｃ）の波形は第１の実施形態と同じであるので説明を
省略する。（ｄ）エッジ検出器３の出力ＥＤは、Ｄｉｎ
にエッジがある場合にハイ、Ｄｉｎにエッジがない場合
にローとなる。図５にはパルス幅伸張器９の出力ＳＴＲ
も点線で記載されている。Ｄｉｎが通常のデータパタン
（連続同符号パタンを含まない）であるため、ＳＴＲは
ハイを保ち続けている。（ｅ）２値／３値変換器４の出
力ＴＰＣＢは、ＳＴＲがハイの場合にＰＣＢを出力し、
ＳＴＲがローの場合にＶＭ（例えば、ハイとローの中間
値に設定）を出力する。図５に示す通常のデータパタン
が入力される場合には、ＴＰＣＢは従来の２値位相比較
器の出力ＰＣＢと同じ位相比較特性を持ち、「進み
（Ｅ）」「遅れ（Ｌ）」の２状態しか存在しない。ＴＰ
ＣＢの値をループフィルタ５を通してＶＣＯ６にフイー
ドバックすることにより、クロック再生回路は位相同期
が成立する。
【００３７】なお、図では「遅れ（Ｌ）」の状態から
「進み（Ｅ）」の状態へ遷移する場合について記載した
が、位相同期状態では、「遅れ（Ｌ）」→「進み
（Ｅ）」→「遅れ（Ｌ）」→「進み（Ｅ）」のように、
ループ利得により決定される所定の周期ＴＢＢで、２状
態が交互に現れることで位相同期が維持される。
「進み（Ｅ）」の状態へ遷移する場合について記載した
が、位相同期状態では、「遅れ（Ｌ）」→「進み
（Ｅ）」→「遅れ（Ｌ）」→「進み（Ｅ）」のように、
ループ利得により決定される所定の周期ＴＢＢで、２状
態が交互に現れることで位相同期が維持される。
【００３８】図６はパルス幅伸張器９の動作を示すタイ
ミングチャートである。図４には対応するパルス幅伸張
器９の実現例を記載した。エッジ検出器３の出力ＥＤが
ローの場合（エッジ検出無し）にはスイッチ９１がオフ
状態となり、ノードＳＡＷは２本のバイアス抵抗９２、
９３の分圧で決定される電圧となる。ＥＤがローからハ
イヘ変化すると、スイッチ９１がオン状態になり、容量
９４に蓄えられている電荷は急速にリーク（放電）さ
れ、ノードＳＡＷは短い時定数でその電圧を高くする。
反対に、ＥＤがハイからローに変化すると、スイッチ９
１がオフ状態になり、バイアス抵抗９３経由で容量９４
にゆっくり電荷が流れ込み、ノードＳＡＷは長い時定数
でその電圧を低くする。このようにノードＳＡＷの電圧
の上りと下りの時定数に大きな差を付けることにより、
幅の広いパルスを発生することができ、基準電圧ＳＲＦ
と比較する電圧比較器９５で波形を整形することにより
矩形波の出力ＳＴＲを得ることができる。伸長されるパ
ルス幅は、容量９４のの容量値、バイアス抵抗９２、９
３の値、基準電圧ＳＲＦのレベルを調整することで自由
に設計することが可能である。図４に示すパルス幅伸張
器９の実現例は、簡易な構成で実現できるため、回路規
模、消費電力の面で優れている。なお、図４のパルス幅
伸張器９では、容量９４の一端をノードＳＡＷに接続
し、他端を接地に接続しているが、該容量９４の他端は
固定の任意電位の電源端子に接続すればよい。例えば、
容量９４の他端を電源端子ＶＳＳに接続したときは、ス
イッチ９１がオン状態になると急速にノードＳＡＷの電
圧が立ち上がり、スイッチ９１がオフ状態になるとバイ
アス抵抗９３により緩慢に放電されるので、図６と同様
な特性を実現できる。
ミングチャートである。図４には対応するパルス幅伸張
器９の実現例を記載した。エッジ検出器３の出力ＥＤが
ローの場合（エッジ検出無し）にはスイッチ９１がオフ
状態となり、ノードＳＡＷは２本のバイアス抵抗９２、
９３の分圧で決定される電圧となる。ＥＤがローからハ
イヘ変化すると、スイッチ９１がオン状態になり、容量
９４に蓄えられている電荷は急速にリーク（放電）さ
れ、ノードＳＡＷは短い時定数でその電圧を高くする。
反対に、ＥＤがハイからローに変化すると、スイッチ９
１がオフ状態になり、バイアス抵抗９３経由で容量９４
にゆっくり電荷が流れ込み、ノードＳＡＷは長い時定数
でその電圧を低くする。このようにノードＳＡＷの電圧
の上りと下りの時定数に大きな差を付けることにより、
幅の広いパルスを発生することができ、基準電圧ＳＲＦ
と比較する電圧比較器９５で波形を整形することにより
矩形波の出力ＳＴＲを得ることができる。伸長されるパ
ルス幅は、容量９４のの容量値、バイアス抵抗９２、９
３の値、基準電圧ＳＲＦのレベルを調整することで自由
に設計することが可能である。図４に示すパルス幅伸張
器９の実現例は、簡易な構成で実現できるため、回路規
模、消費電力の面で優れている。なお、図４のパルス幅
伸張器９では、容量９４の一端をノードＳＡＷに接続
し、他端を接地に接続しているが、該容量９４の他端は
固定の任意電位の電源端子に接続すればよい。例えば、
容量９４の他端を電源端子ＶＳＳに接続したときは、ス
イッチ９１がオン状態になると急速にノードＳＡＷの電
圧が立ち上がり、スイッチ９１がオフ状態になるとバイ
アス抵抗９３により緩慢に放電されるので、図６と同様
な特性を実現できる。
【００３９】なお、パルス幅伸張器９として、ワンショ
ットマルチバイブレータを利用することもできる。図７
はＤ−ＦＦを使用したワンショットマルチバイブレータ
の実現例である。エッジ検出器３の出力ＥＤがローから
ハイに変化すると、Ｄ−ＦＦ９６出力のＳＴＲはデータ
入力（ハイに固定）を取り込みハイに変化しその値を保
持する。Ｄ−ＦＦ９６の反転出力はローとなるが、抵抗
９７と容量９８の時定数経過後にその共通接続点が接続
されたリセット反転入力もローレベルヘ変化し、Ｄ−Ｆ
Ｆ９６を初期状態にリセットする。この時点で、Ｄ−Ｆ
Ｆ９６の出力ＳＴＲはローとなる。以上の動作により、
ワンショットマルチバイブレータはＥＤのパルス幅を抵
抗９７と容量９８の時定数にまで伸張することが可能で
ある。パルス幅伸張器９として、このようなワンショッ
トマルチバイブレータを利用すると、フリップフロップ
が持つディジタルの確実性を享受することができるた
め、安定した動作と精度良いパルス幅設計を行うことが
可能である。
ットマルチバイブレータを利用することもできる。図７
はＤ−ＦＦを使用したワンショットマルチバイブレータ
の実現例である。エッジ検出器３の出力ＥＤがローから
ハイに変化すると、Ｄ−ＦＦ９６出力のＳＴＲはデータ
入力（ハイに固定）を取り込みハイに変化しその値を保
持する。Ｄ−ＦＦ９６の反転出力はローとなるが、抵抗
９７と容量９８の時定数経過後にその共通接続点が接続
されたリセット反転入力もローレベルヘ変化し、Ｄ−Ｆ
Ｆ９６を初期状態にリセットする。この時点で、Ｄ−Ｆ
Ｆ９６の出力ＳＴＲはローとなる。以上の動作により、
ワンショットマルチバイブレータはＥＤのパルス幅を抵
抗９７と容量９８の時定数にまで伸張することが可能で
ある。パルス幅伸張器９として、このようなワンショッ
トマルチバイブレータを利用すると、フリップフロップ
が持つディジタルの確実性を享受することができるた
め、安定した動作と精度良いパルス幅設計を行うことが
可能である。
【００４０】本実施形態のクロック再生回路は、通常の
データパタンが入力される場合には「進み（Ｅ）」「遅
れ（Ｌ）」の２状態を判定するのに対して、連続同符号
パタンが入力される場合には、「不明（Ｘ）」の状態と
判定することにより、２値位相比較タイプの利点である
エッジ密度無依存性と、３値位相比較タイプの利点であ
る優れた連続同符号耐性とを合わせ持つ利点がある。
データパタンが入力される場合には「進み（Ｅ）」「遅
れ（Ｌ）」の２状態を判定するのに対して、連続同符号
パタンが入力される場合には、「不明（Ｘ）」の状態と
判定することにより、２値位相比較タイプの利点である
エッジ密度無依存性と、３値位相比較タイプの利点であ
る優れた連続同符号耐性とを合わせ持つ利点がある。
【００４１】
【発明の効果】本発明のクロック再生回路は、従来の３
値位相比較タイプのクロック再生回路と同等の機能を、
従来の３値位相比較タイプのクロック再生回路よりも大
幅に小さい回路規模で実現することができる。
値位相比較タイプのクロック再生回路と同等の機能を、
従来の３値位相比較タイプのクロック再生回路よりも大
幅に小さい回路規模で実現することができる。
【００４２】また、パルス幅伸張器を備える本発明のク
ロック再生回路は、２値位相比較タイプの利点であるエ
ッジ密度無依存性と、３値位相比較タイプの利点である
優れた連続同符号耐性とを合わせ持つ利点がある。
ロック再生回路は、２値位相比較タイプの利点であるエ
ッジ密度無依存性と、３値位相比較タイプの利点である
優れた連続同符号耐性とを合わせ持つ利点がある。
【００４３】
【図１】 本発明の第１の実施形態のクロック再生回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 図１のクロック再生回路の動作を示すタイム
チャートである。
チャートである。
【図３】 図１のクロック再生回路のエッジ検出器３の
別の実現例を示す回路図である。
別の実現例を示す回路図である。
【図４】 本発明の第２の実施形態のクロック再生回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】 図４のクロック再生回路の動作を示すタイム
チャートである。
チャートである。
【図６】 図５のクロック再生回路内のパルス幅伸張器
９の動作を示すタイムチャートである。
９の動作を示すタイムチャートである。
【図７】 図５のクロック再生回路内のパルス幅伸張器
９の機能をＤ−ＦＦを使用したワンショットマルチバイ
ブレータで実現した回路図である。
９の機能をＤ−ＦＦを使用したワンショットマルチバイ
ブレータで実現した回路図である。
【図８】 従来の２値位相比較タイプのクロック再生回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図９】 図８のクロック再生回路の動作を示すタイム
チャートである。
チャートである。
【図１０】 従来の３値位相比較タイプのクロック再生
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図１１】 ３値位相比較器の動作に関する真理値の説
明図である。
明図である。
１：識別器
２：２値位相比較器
３：エッジ検出器、３１：ＥＸＯＲゲート、３２：１／
２シンボル遅延器 ４：２値／３値変換器、４１：スイッチ、４２：バイア
ス抵抗 ５：ループフィルタ ６：電圧制御発振器（ＶＣＯ） ７：入力データＤｉｎの入力端子 ８：再生データＱの出力端子 ９：パルス幅伸張器、９１：スイッチ、９２，９３：バ
イアス抵抗、９４：容量、９５：電圧比較器、９６：Ｄ
−ＦＦ、９７：抵抗、９８：容量 １２〜１５：Ｄタイプフリップフロップ（Ｄ−ＦＦ） １６：演算回路 １７：ディジタル／３値変換器 １８：両相分配器
２シンボル遅延器 ４：２値／３値変換器、４１：スイッチ、４２：バイア
ス抵抗 ５：ループフィルタ ６：電圧制御発振器（ＶＣＯ） ７：入力データＤｉｎの入力端子 ８：再生データＱの出力端子 ９：パルス幅伸張器、９１：スイッチ、９２，９３：バ
イアス抵抗、９４：容量、９５：電圧比較器、９６：Ｄ
−ＦＦ、９７：抵抗、９８：容量 １２〜１５：Ｄタイプフリップフロップ（Ｄ−ＦＦ） １６：演算回路 １７：ディジタル／３値変換器 １８：両相分配器
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フロントページの続き
(72)発明者 榎木 孝知
東京都千代田区大手町二丁目３番１号 日
本電信電話株式会社内
(72)発明者 村口 正弘
東京都渋谷区道玄坂一丁目12番１号 エヌ
ティティエレクトロニクス株式会社内
(72)発明者 滝口 謙一
東京都渋谷区道玄坂一丁目12番１号 エヌ
ティティエレクトロニクス株式会社内
Ｆターム(参考） 5J106 AA04 CC01 CC26 CC41 DD01
DD48 EE01 JJ02 KK18 KK38
KK39 LL02
5K047 AA12 AA16 GG24 MM28 MM33
MM36 MM43 MM50 MM53
Claims (10)
- 【請求項１】入力データＤｉｎを入力しクロック信号Ｃ
ＬＫを抽出して出力するクロック再生回路であって、 制御電圧により発振周波数が制御され前記クロック信号
ＣＬＫを出力する電圧制御発振器と、 前記クロック信号ＣＬＫのエッジのタイミングで前記入
力データＤｉｎを識別再生する識別器と、 前記入力データＤｉｎの位相に対する前記クロック信号
ＣＬＫの位相の進み／遅れの区別を判定して２値出力Ｐ
ＣＢを出力する２値位相比較器と、 前記入力データＤｉｎのエッジの有無を検出して出力Ｅ
Ｄを出力するエッジ検出器と、 前記２値位相比較器の２値出力ＰＣＢと前記エッジ検出
器の出力ＥＤを入力し、前記エッジ検出器がエッジ有り
と検出した場合に前記２値出力ＰＣＢを出力し、前記エ
ッジ検出器がエッジ無しと検出した場合に前記２値出力
ＰＣＢと異なる第３の値を出力する２値／３値変換器
と、 前記２値／３値変換器の出力を入力しそのうちの高周波
成分を阻止して前記電圧制御発振器に前記制御電圧とし
て出力するループフィルタと、 から構成されることを特徴とするクロック再生回路。 - 【請求項２】前記２値／３値変換器は、 前記エッジ検出器がエッジ有りと検出した場合に前記２
値位相比較器の出力ＰＣＢを出力し、前記エッジ検出器
がエッジ無しと検出した場合にハイインピーダンス出力
状態とする第１のスイッチと、 前記第１のスイッチがハイインピーダンス出力状態の場
合に前記第３の値を決定する第１のバイアス抵抗と、 から構成されることを特徴とする請求項１に記載のクロ
ック再生回路。 - 【請求項３】入力データＤｉｎを入力しクロック信号Ｃ
ＬＫを抽出して出力するクロック再生回路であって、 制御電圧により発振周波数が制御され前記クロック信号
ＣＬＫを出力する電圧制御発振器と、 前記クロック信号ＣＬＫのエッジのタイミングで前記入
力データＤｉｎを識別再生する識別器と、 前記入力データＤｉｎの位相に対する前記クロック信号
ＣＬＫの位相の進み／遅れの区別を判定して２値出力Ｐ
ＣＢを出力する２値位相比較器と、 前記入力データＤｉｎのエッジの有無を検出して出力Ｅ
Ｄを出力するエッジ検出器と、 前記エッジ検出器の出力ＥＤを入力し、エッジ有りの場
合所定のパルス幅に伸張したパルスで示され、エッジ無
しの場合パルス無しで示される出力ＳＴＲを出力するパ
ルス幅伸張器と、 前記２値位相比較器の２値出力ＰＣＢと前記パルス幅伸
張器の出力ＳＴＲを入力し、前記パルス幅伸張器の出力
ＳＴＲが伸長されたパルスの場合に前記２値信号ＰＣＢ
を出力し、前記パルス幅伸張器の出力ＳＴＲがパルス無
しの場合に前記２値信号ＰＣＢ以外の第３の値を出力す
る２値／３値変換器と、 前記２値／３値変換器の出力を入力しそのうちの高周波
成分を阻止して前記電圧制御発振器に前記制御電圧とし
て出力するループフィルタと、 から構成されることを特徴とするクロック再生回路。 - 【請求項４】前記２値／３値変換器は、 前記パルス幅伸張器の出力ＳＴＲが伸長されたパルスの
場合に前記２値位相比較器出力ＰＣＢを出力し、前記パ
ルス幅伸張器の出力ＳＴＲがパルス無しの場合にハイイ
ンピーダンス出力状態とする第２のスイッチと、 前記第２のスイッチがハイインピーダンス出力状態の場
合に前記第３の値を決定する第２のバイアス抵抗と、 から構成されることを特徴とする請求項３に記載のクロ
ック再生回路。 - 【請求項５】前記パルス幅伸張器は、ワンショットマル
チバイブレータからなることを特徴とする請求項３又は
４に記載のクロック再生回路。 - 【請求項６】前記パルス幅伸張器は、 前記エッジ検出器の出力ＥＤがエッジ有りを示す場合に
導通し、前記エッジ検出器の出力ＥＤがエッジ無しを示
す場合にハイインピーダンス状態となる第３のスイッチ
と、 前記第３のスイッチがハイインピーダンス状態の場合に
その両端のレベルを決定する第３のバイアス抵抗と、
前記第３のスイッチの導通で充電又は放電の一方が急速
に行われ、ハイインピーダンス状態で前記第３のバイア
ス抵抗を経由して充電又は放電の他方が緩慢に行われる
容量と、 前記容量の両端の電圧が所定の電圧ＳＲＦを
超えることを検出する電圧比較器と、 から構成される
ことを特徴とする請求項３又は４に記載のクロック再生
回路。 - 【請求項７】前記エッジ検出器は、前記入力データＤｉ
ｎと前記識別器で再生されたデータＱとが入力されるＥ
ＸＯＲゲートからなることを特徴とする請求項１乃至６
のいずれか１つに記載のクロック再生回路。 - 【請求項８】前記エッジ検出器は、 前記入力データＤｉｎを１／２シンボル遅延させる遅延
器と、 前記入力データＤｉｎと前記遅延器の出力とが入力され
るＥＸＯＲゲートと、から構成されることを特徴とする
請求項１乃至６のいずれか１つに記載のクロック再生回
路。 - 【請求項９】前記２値位相比較器は、前記入力データＤ
ｉｎのエッジのタイミングで前記クロック信号ＣＬＫを
取り込みその値を保持して出力するＤタイプフリップフ
ロップであることを特徴とする請求項１乃至８のいずれ
か１つに記載のクロック再生回路。 - 【請求項１０】前記２値位相比較器は、前記入力データ
Ｄｉｎのボジティブエッジ及びネガティブエッジのタイ
ミングで前記クロック信号ＣＬＫを取り込みその値を保
持して出力するダプルエッジタイプのＤタイプフリップ
フロップであることを特徴とする請求項１乃至８のいず
れか１つに記載のクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001201816A JP2003018139A (ja) | 2001-07-03 | 2001-07-03 | クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001201816A JP2003018139A (ja) | 2001-07-03 | 2001-07-03 | クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003018139A true JP2003018139A (ja) | 2003-01-17 |
Family
ID=19038716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001201816A Pending JP2003018139A (ja) | 2001-07-03 | 2001-07-03 | クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003018139A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010252244A (ja) * | 2009-04-20 | 2010-11-04 | Sony Corp | クロックデータリカバリ回路および逓倍クロック生成回路 |
-
2001
- 2001-07-03 JP JP2001201816A patent/JP2003018139A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010252244A (ja) * | 2009-04-20 | 2010-11-04 | Sony Corp | クロックデータリカバリ回路および逓倍クロック生成回路 |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040204 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040824 |
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