CN105406859A - 单片全数字锁相环 - Google Patents
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Abstract
本发明公开了一种单片全数字锁相环，具体是：利用一片CPLD芯片，通过编程实现相互连接的高精度计数器模块、32位除法器模块、倍频信号发生器、信号分频器、测相位模块、相位补偿模块、计数补偿模块、接口控制模块，由此构成一种基于CPLD的单片全数字锁相环。本发明具有输入信号频带宽、倍频数值任意设定、倍频数值更改方便、相位锁定所需时间短和接口方式多等优点。
Description
技术领域
本发明涉及一种全新的基于CPLD(ComplexProgrammableLogicDevice)的单片全数字锁相环及方法，实现对输入方波信号的锁相和任意倍频信号的输出。
背景技术
复杂可编程逻辑器件(CPLD)，它是在PAL、GAL、EPLD等可编程器件的基本上进一步发展的产物。它是作为作用的集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
数字锁相环不仅继承了数字电路的可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。而基于大规模可编程集成芯片的数字锁相环可根据实际要求，充分利用器件资源，同时把一些相关的数字电路集成在一起，不仅提高了系统的集成度和可靠性，降低了功耗，降低了成本，而且使电路性能明显得到改善。
锁相环在电子和通信领域有着广泛的应用，如测试设备、空间遥测装置，频率合成、数据调制-解调、时钟正反馈和调制/解调器等众多领域。传统的锁相环大多数是模拟和数字电路的混合电路，这种电路存在对电路中电阻、电容的值敏感，锁相范围窄等缺陷。
本发明将CPLD器件用于锁相环电路是完全可行的。它去除了传统锁相环中的核心部分：模拟比较器+压控震荡器，取而代之是信号周期测量+倍频信号跟踪，从而实现全数字锁相环。其重要特征是单片CPLD芯片、纯数字编码设置，快速实现输入方波信号的倍频和锁相。该方法能够精确稳定实现输入方波(频率范围0.1Hz-1MHz)的任意倍频值的合成信号输出(最高倍频值65535倍)，倍频值可以预设，输出方波信号的锁相相位可以预设为0°或者90°。该方法通过实际电路实测，验证了该全数字锁相环的性能完全达到设计要求。
发明内容
本发明所要解决的主要技术问题是：基于CPLD器件，设计一种单片全数字锁相环，对输入的方波信号实现锁相输出，并且实现对输入信号的任意倍频输出，解决传统的数字锁相环在应用中倍频数不能任意、输入信号频率范围窄、锁相时间长、倍频信号周期不均匀等缺点。
本发明解决其技术问题采用的技术方案是：
本发明提供的单片全数字锁相环，具体是：利用一片CPLD芯片，通过编程实现相互连接的高精度计数器模块、32位除法器模块、倍频信号发生器、信号分频器、测相位模块、相位补偿模块、计数补偿模块、接口控制模块，由此构成一种基于CPLD的单片全数字锁相环。
所述的单片全数字锁相环，其对输入的方波信号实现锁相倍频输出，并且倍频数可设置。
所述的单片全数字锁相环，其在50M系统时钟工作下，实现0.1Hz～1MHz输入方波信号的稳定倍频。
所述的高精度计数器模块，采用50M系统时钟计数，实时更新在一个输入信号周期内的计数值。
所述的32位除法器模块用Verilog语言描述，除数为预设的倍频数，被除数为高精度计数器的计数值，通过逐级减法运算，实现32位的除法运算，得到商和余数。
所述的倍频信号发生器模块，根据32位除法器模块的运算结果，商值作为输出倍频信号的翻转周期，余数作为翻转周期的微调值，从而得到倍频信号的输出。
所述的信号分频器对倍频信号进行等值分频，通过计数补偿模块比较分频信号与输入信号的计数值对32位除法器的被除数进行误差补偿，组成一个锁频环路，使得输入信号和分频信号周期相等，倍频信号稳定输出。
所述的相位补偿模块，根据测相位模块的测量值和所设置的相位锁相值90°或0°，进行跟踪补偿。
所述的计数补偿模块，根据分频模块的测量值与输入信号的周期进行比较补偿，从而实现输入信号与输出信号同频。
所述的接口控制模块，通过芯片引脚实现三种方式的倍频值设定，分别为：8位并口总线传输，SPI三线传输，16位二进制编码值直接设置。
本发明与现有技术相比具有以下主要的优点：
1.输入信号频带宽：
在50M系统时钟工作下能够实现0.1Hz～1MHz输入方波信号的稳定倍频。
2.倍频数值任意：
在倍频信号最大频率允许情况下倍频值可以设定为0-65535倍。
3.倍频数值更改方便：
接口控制模块可实现三种方式的倍频值设定，分别为8位并口总线传输，SPI三线传输，16位二进制编码值直接设置。
4.相位锁定所需时间短：
不管是改变输入信号的频率或者改变倍频数，该发明都可以快速的响应，完成锁相和倍频。
5.锁相相位根据需要可以设置为90°或者0°。
6.接口方式多，适合各种应用。
附图说明
图1是本发明的结构框图。
图2是实际电路标准的双列直插DIP-40封装引脚图。
具体实施方式
本发明提供的基于CPLD的单片全数字锁相环，它去除了传统锁相环中的核心部分“模拟比较器+压控震荡器”，取而代之是信号周期测量+倍频信号跟踪，从而实现全数字锁相环。其重要特征是单片CPLD芯片、纯数字编码设置，快速实现输入方波信号的倍频和锁相。该锁相环能够精确稳定实现输入方波(频率范围0.1Hz-1MHz)的任意倍频值的合成信号输出(最高倍频值65535倍)，倍频值可以预设，输出方波信号的锁相相位可以预设为0°或者90°。
下面结合实施例参照附图对本发明作进一步说明。
本发明提供的单片全数字锁相环是一种基于CPLD芯片的单片全数字锁相环，如图1所示，利用一片CPLD芯片编程实现相互连接的高精度计数器模块、32位除法器模块、倍频信号发生器、信号分频器、测相位模块、相位补偿模块、计数补偿模块、接口控制模块，其工作时钟为高精度恒温晶振50MHz(可根据实际需要更换)。
所述的CPLD芯片，采用型号为EPM1270T144C5N芯片，或依据需要而定。
所述高精度计数器模块，采用高精度时钟计数，实时更新在一个输入信号周期内的计数值。该高精度计数器模块的计数器位宽为32位，输入方波信号的上升沿锁存计数值并清零计数器，对输入方波信号每个周期都进行计数，实时更新输入信号频率。
所述32位除法器模块用Verilog语言描述，由复杂的时序逻辑组成，除数为预设的倍频数，被除数为高精度计数器的计数值，通过逐级减法运算，实现32位的除法运算，得到商和余数。
所述倍频信号发生器模块根据32位除法器模块的运算结果，商值作为输出倍频信号的翻转周期，余数作为翻转周期的微调值，从而得到倍频信号的输出。
所述信号分频器对倍频信号进行等值分频，通过计数补偿模块比较分频信号与输入信号的计数值对32位除法器的被除数进行误差补偿，组成一个锁频环路，使得输入信号和分频信号周期相等，倍频信号稳定输出。
所述测相位模块对输入信号(Fin)和分频信号(Fout1)进行相位测量。作为相位补偿的依据。
所述相位补偿模块根据测相位模块的测量值和所设置的相位锁相值(90°或0°)，进行跟踪补偿。从而实现输入信号(Fin)与输出信号(Fout1)的相位差为90°或0°。
所述计数补偿模块根据分频模块的测量值(分频信号的周期)与输入信号的周期进行比较补偿，从而实现输入信号(Fin)与输出信号(Fout1)同频。
所述的接口控制模块，通过EPM1270T144C5N芯片引脚实现三种方式的倍频值设定，见图2，分别为：8位并口总线传输，SPI三线传输，16位二进制编码值直接设置。
本发明提供的上述的基于CPLD的单片全数字锁相环，基本原理是：利用CPLD芯片内部的可编程逻辑，编程实现测频、测相、倍频、分频以及跟踪补偿模块。其创新的核心是根据对输入信号的周期测量和所设置倍频参数，决定倍频输出信号的周期。通过对倍频输出信号进行同倍数的分频，然后将该分频信号的周期与输入信号周期进行比较跟踪，形成周期跟踪环路，使得两信号的周期相等。通过对倍频输出信号进行同倍数的分频，然后将该分频信号与输入信号相位进行比较跟踪，形成相位跟踪环路，使得两信号的相差为90°或0°。最终实现单片全数字锁相环。
本发明通过实际电路实测，验证了该全数字锁相环的性能完全达到设计要求。所述实际电路采用的是EPM1270T144C5N芯片。
用户使用过程中可使用一个标准DIP-40封装的转接板，引脚定义见表1。
表1
| PIN NO. | Mnemonic | Description |
| 1～6,39,38 | DATA[0～7] | 8位并口数据通讯总线 |
| 15 | TMS | CPLD程序下载JTAG接口引脚 |
| 16 | TDI | CPLD程序下载JTAG接口引脚 |
| 17 | TCLK | CPLD程序下载JTAG接口引脚 |
| 18 | TDO | CPLD程序下载JTAG接口引脚 |
| 19 | RST | 系统复位引脚，下降沿复位 |
| 20 | GND | 电源地 |
| 21 | CHANGE | 通信模式选择引脚：1为SPI模式；0为并口模式 |
| 22 | DOUT | SPI模式下数据检测输出(用户不用) |
| 23 | DONE | 输出信号稳定指示灯，亮为不稳定，灭为稳定 |
| 24 | F_CLK | 分频信号输出 |
| 25 | OUT_CLK | 倍频信号输出 |
| 26 | IN_CLK | 输入方波信号 |
| 35 | CS | SPI数据片选/清零 |
| 36 | DIN | SPI数据传输引脚 |
| 37 | SCLK | SPI数据传输时钟 |
| 40 | 3.3V | 电源3.3V |
| 7～14 | NC | 不连接，闲置管脚 |
| 27～34 | NC | 不连接，闲置管脚 |
Claims (10)
1.一种单片全数字锁相环，其特征是利用一片CPLD芯片，通过编程实现相互连接的高精度计数器模块、32位除法器模块、倍频信号发生器、信号分频器、测相位模块、相位补偿模块、计数补偿模块、接口控制模块，由此构成一种基于CPLD的单片全数字锁相环。
2.根据权利要求1所述的单片全数字锁相环，其特征在于该锁相环对输入的方波信号实现锁相倍频输出，并且倍频数可设置。
3.根据权利要求2所述的单片全数字锁相环，其特征在于该锁相环在50M系统时钟工作下，实现0.1Hz～1MHz输入方波信号的稳定倍频。
4.根据权利要求1所述的单片全数字锁相环，其特征在于所述的高精度计数器模块，采用50M系统时钟计数，实时更新在一个输入信号周期内的计数值。
5.根据权利要求1所述的单片全数字锁相环，其特征在于所述的32位除法器模块用Verilog语言描述，除数为预设的倍频数，被除数为高精度计数器的计数值，通过逐级减法运算，实现32位的除法运算，得到商和余数。
6.根据权利要求1所述的单片全数字锁相环，其特征在于所述的倍频信号发生器模块，根据32位除法器模块的运算结果，商值作为输出倍频信号的翻转周期，余数作为翻转周期的微调值，从而得到倍频信号的输出。
7.根据权利要求1所述的单片全数字锁相环，其特征在于所述的信号分频器对倍频信号进行等值分频，通过计数补偿模块比较分频信号与输入信号的计数值对32位除法器的被除数进行误差补偿，组成一个锁频环路，使得输入信号和分频信号周期相等，倍频信号稳定输出。
8.根据权利要求1所述的单片全数字锁相环，其特征在于所述的相位补偿模块，根据测相位模块的测量值和所设置的相位锁相值90°或0°，进行跟踪补偿。
9.根据权利要求1所述的单片全数字锁相环，其特征在于所述的计数补偿模块，根据分频模块的测量值与输入信号的周期进行比较补偿，从而实现输入信号与输出信号同频。
10.根据权利要求1所述的单片全数字锁相环，其特征在于所述的接口控制模块，通过芯片引脚实现三种方式的倍频值设定，分别为：8位并口总线传输，SPI三线传输，16位二进制编码值直接设置。
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