JPH0685631A - 信号周期判別回路 - Google Patents
信号周期判別回路Info
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- JPH0685631A JPH0685631A JP23097692A JP23097692A JPH0685631A JP H0685631 A JPH0685631 A JP H0685631A JP 23097692 A JP23097692 A JP 23097692A JP 23097692 A JP23097692 A JP 23097692A JP H0685631 A JPH0685631 A JP H0685631A
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- JP
- Japan
- Prior art keywords
- signal
- khz
- synchronization
- circuit
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【目的】いくつかの既値周期の何れかに該当する被測定
信号の周期を判別する回路であって、例えば、１５．７
５ＫＨｚ、２４ＫＨｚまたは３１．５ＫＨｚの何れかに
該当する画像表示用水平走査周波数の判別に好適な信号
周期判別回路の提供を目的とする。 【構成】被測定信号の後縁に同期して準安定状態に移行
すると共に、次の被測定信号の入力前に規定時間が経過
すると安定状態に復帰し、且つ、準安定状態期間中に次
の被測定信号が入力するとその信号の後縁に同期して前
記規定時間の準安定状態を再開する複数の単安定マルチ
バイブレータを備え、前記単安定マルチバイブレータご
との規定時間を異ならせると共に、前記被測定信号の前
縁に同期して各単安定マルチバイブレータの出力をラッ
チするラッチ手段を設けたことを特徴とする。
信号の周期を判別する回路であって、例えば、１５．７
５ＫＨｚ、２４ＫＨｚまたは３１．５ＫＨｚの何れかに
該当する画像表示用水平走査周波数の判別に好適な信号
周期判別回路の提供を目的とする。 【構成】被測定信号の後縁に同期して準安定状態に移行
すると共に、次の被測定信号の入力前に規定時間が経過
すると安定状態に復帰し、且つ、準安定状態期間中に次
の被測定信号が入力するとその信号の後縁に同期して前
記規定時間の準安定状態を再開する複数の単安定マルチ
バイブレータを備え、前記単安定マルチバイブレータご
との規定時間を異ならせると共に、前記被測定信号の前
縁に同期して各単安定マルチバイブレータの出力をラッ
チするラッチ手段を設けたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、信号周期判別回路に関
し、特に、いくつかの既値周期の何れかに該当する被測
定信号の周期を判別する回路であって、例えば、１５．
７５ＫＨｚ、２４ＫＨｚまたは３１．５ＫＨｚの何れか
に該当する画像表示用水平走査周波数の判別に好適な信
号周期判別回路に関する。
し、特に、いくつかの既値周期の何れかに該当する被測
定信号の周期を判別する回路であって、例えば、１５．
７５ＫＨｚ、２４ＫＨｚまたは３１．５ＫＨｚの何れか
に該当する画像表示用水平走査周波数の判別に好適な信
号周期判別回路に関する。
【０００２】一般に、ラスタスキャン方式の表示装置の
水平走査周波数は、解像度ごとに、例えば、テレビジョ
ン受信機用で１５．７５ｋＨｚ、コンピュータ用で１
５．７５ＫＨｚ以上となっており（なお、以下では説明
の簡単化のために１５．７５ＫＨｚ、２４ＫＨｚ、３
１．５ＫＨｚの３種類に限定する）、複数の機器を併用
する場合は、機器ごとに表示装置を備えなければならな
いから、置き場所をとるといった不都合を招く。そこ
で、１台の表示装置でテレビ画像やコンピュータ画像等
の様々な映像ソースに適用できることが求められる。
水平走査周波数は、解像度ごとに、例えば、テレビジョ
ン受信機用で１５．７５ｋＨｚ、コンピュータ用で１
５．７５ＫＨｚ以上となっており（なお、以下では説明
の簡単化のために１５．７５ＫＨｚ、２４ＫＨｚ、３
１．５ＫＨｚの３種類に限定する）、複数の機器を併用
する場合は、機器ごとに表示装置を備えなければならな
いから、置き場所をとるといった不都合を招く。そこ
で、１台の表示装置でテレビ画像やコンピュータ画像等
の様々な映像ソースに適用できることが求められる。
【０００３】
【従来の技術】図１１は、１５．７５ＫＨｚ、２４ＫＨ
ｚおよび３１．５ＫＨｚ（以下、小数点以下省略）の３
種類の水平走査周波数に使用できるマルチスキャンタイ
プの表示装置のブロック図である。この表示装置は、複
合映像信号（以下、ビデオ信号）、アナログＲＧＢ信
号、またはディジタルＲＧＢ信号の何れかで使用でき
る。すなわちビデオ／ＲＧＢスイッチ１をビデオ側に切
り換えればビデオ信号用になり、あるいは、ビデオ／Ｒ
ＧＢスイッチ１をＲＧＢ側に切り換えればアナログＲＧ
Ｂ用またはディジタルＲＧＢ用になる。ビデオ信号は、
ビデオ処理回路２によってＲ、Ｇ、Ｂの各信号に分けら
れ、ＲＧＢ信号処理回路３を通してＣＲＴ４に与えられ
る。また、ディジタルＲＧＢ信号またはアナログＲＧＢ
信号は、アナログ／ディジタルスイッチ５によって選択
され、ＲＧＢ信号処理回路３を通してＣＲＴ４に与えら
れる。これらのビデオ信号処理回路２とＲＧＢ信号処理
回路３は、ビデオ信号やアナログＲＧＢ信号およびディ
ジタルＲＧＢ信号中の同期信号以外の画像情報を処理す
る回路であり、同期信号は水平・垂直走査回路部６に送
られる。
ｚおよび３１．５ＫＨｚ（以下、小数点以下省略）の３
種類の水平走査周波数に使用できるマルチスキャンタイ
プの表示装置のブロック図である。この表示装置は、複
合映像信号（以下、ビデオ信号）、アナログＲＧＢ信
号、またはディジタルＲＧＢ信号の何れかで使用でき
る。すなわちビデオ／ＲＧＢスイッチ１をビデオ側に切
り換えればビデオ信号用になり、あるいは、ビデオ／Ｒ
ＧＢスイッチ１をＲＧＢ側に切り換えればアナログＲＧ
Ｂ用またはディジタルＲＧＢ用になる。ビデオ信号は、
ビデオ処理回路２によってＲ、Ｇ、Ｂの各信号に分けら
れ、ＲＧＢ信号処理回路３を通してＣＲＴ４に与えられ
る。また、ディジタルＲＧＢ信号またはアナログＲＧＢ
信号は、アナログ／ディジタルスイッチ５によって選択
され、ＲＧＢ信号処理回路３を通してＣＲＴ４に与えら
れる。これらのビデオ信号処理回路２とＲＧＢ信号処理
回路３は、ビデオ信号やアナログＲＧＢ信号およびディ
ジタルＲＧＢ信号中の同期信号以外の画像情報を処理す
る回路であり、同期信号は水平・垂直走査回路部６に送
られる。
【０００４】水平・垂直走査回路部６では、まず、同期
分離回路７によって同期信号から水平同期信号と垂直同
期信号を分離する。垂直同期信号は垂直発振回路８の発
振周波数の同期を取るために用いられ、垂直発振回路８
の出力（垂直走査信号）を垂直偏向回路９で増幅して垂
直偏向電圧を発生し、この偏向電圧をＣＲＴ４の垂直偏
向コイルに印加する。
分離回路７によって同期信号から水平同期信号と垂直同
期信号を分離する。垂直同期信号は垂直発振回路８の発
振周波数の同期を取るために用いられ、垂直発振回路８
の出力（垂直走査信号）を垂直偏向回路９で増幅して垂
直偏向電圧を発生し、この偏向電圧をＣＲＴ４の垂直偏
向コイルに印加する。
【０００５】一方、水平同期信号は、水平発振回路１０
とＦ−Ｖコンバータ＆周波数判別回路１１に与えられ、
Ｆ−Ｖコンバータ＆周波数判別回路１１の出力で、水平
発振回路１０、電源回路１２および水平偏向回路１３を
コントロールし、水平同期信号の周波数（１５ＫＨｚ／
２４ＫＨｚ／３１ＫＨｚ）に応じた水平偏向電圧を発生
してこの偏向電圧をＣＲＴ４の水平偏向コイルに印加す
る。
とＦ−Ｖコンバータ＆周波数判別回路１１に与えられ、
Ｆ−Ｖコンバータ＆周波数判別回路１１の出力で、水平
発振回路１０、電源回路１２および水平偏向回路１３を
コントロールし、水平同期信号の周波数（１５ＫＨｚ／
２４ＫＨｚ／３１ＫＨｚ）に応じた水平偏向電圧を発生
してこの偏向電圧をＣＲＴ４の水平偏向コイルに印加す
る。
【０００６】以上の構成によれば、ビデオ信号、アナロ
グＲＧＢ信号またはディジタルＲＧＢ信号の水平走査周
波数に対応した水平偏向電圧を発生できるので、１台の
表示装置でテレビ画像やコンピュータ画像等の様々な映
像ソースに適用できる。
グＲＧＢ信号またはディジタルＲＧＢ信号の水平走査周
波数に対応した水平偏向電圧を発生できるので、１台の
表示装置でテレビ画像やコンピュータ画像等の様々な映
像ソースに適用できる。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
従来の信号周期判別回路にあっては、各種映像ソースの
走査周波数に対応して偏向電圧のみを調節するので、映
像処理系統が手つかずであり、例えば、ある画像（以
下、基本画像）に走査周波数の異なる他の画像（以下、
挿入画像）をスーパーインポーズする際に挿入画像のサ
イズが不適切になることがあった。
従来の信号周期判別回路にあっては、各種映像ソースの
走査周波数に対応して偏向電圧のみを調節するので、映
像処理系統が手つかずであり、例えば、ある画像（以
下、基本画像）に走査周波数の異なる他の画像（以下、
挿入画像）をスーパーインポーズする際に挿入画像のサ
イズが不適切になることがあった。
【０００８】ここで、基本画像と挿入画像の走査周波数
が異なる場合は、基本画像の走査周波数に挿入画像の走
査周波数を対応させなければならない。基本画像の走査
周波数が予め決まっている（例として２４ＫＨｚ）場合
は、例えば、挿入画像を書き込んだ画像メモリの読み出
し周波数を２４ＫＨｚに同期させることにより対処でき
る。しかし、画像メモリの読み出し周波数を２４ＫＨｚ
固定とすると、他の走査周波数の基本画像に適用した際
に、挿入画像が拡大されたり、縮小されたりするといっ
た表示上の不都合を招く。 ［目的］そこで、本発明は、いくつかの既値周期の何れ
かに該当する被測定信号の周期を判別する回路であっ
て、例えば、１５．７５ＫＨｚ、２４ＫＨｚまたは３
１．５ＫＨｚの何れかに該当する画像表示用水平走査周
波数の判別に好適な信号周期判別回路の提供を目的とす
る。
が異なる場合は、基本画像の走査周波数に挿入画像の走
査周波数を対応させなければならない。基本画像の走査
周波数が予め決まっている（例として２４ＫＨｚ）場合
は、例えば、挿入画像を書き込んだ画像メモリの読み出
し周波数を２４ＫＨｚに同期させることにより対処でき
る。しかし、画像メモリの読み出し周波数を２４ＫＨｚ
固定とすると、他の走査周波数の基本画像に適用した際
に、挿入画像が拡大されたり、縮小されたりするといっ
た表示上の不都合を招く。 ［目的］そこで、本発明は、いくつかの既値周期の何れ
かに該当する被測定信号の周期を判別する回路であっ
て、例えば、１５．７５ＫＨｚ、２４ＫＨｚまたは３
１．５ＫＨｚの何れかに該当する画像表示用水平走査周
波数の判別に好適な信号周期判別回路の提供を目的とす
る。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、被測定信号の後縁に同期して準安定状態
に移行すると共に、次の被測定信号の入力前に規定時間
が経過すると安定状態に復帰し、且つ、準安定状態期間
中に次の被測定信号が入力するとその信号の後縁に同期
して前記規定時間の準安定状態を再開する複数の単安定
マルチバイブレータを備え、前記単安定マルチバイブレ
ータごとの規定時間を異ならせると共に、前記被測定信
号の前縁に同期して各単安定マルチバイブレータの出力
をラッチするラッチ手段を設けたことを特徴とする。
成するために、被測定信号の後縁に同期して準安定状態
に移行すると共に、次の被測定信号の入力前に規定時間
が経過すると安定状態に復帰し、且つ、準安定状態期間
中に次の被測定信号が入力するとその信号の後縁に同期
して前記規定時間の準安定状態を再開する複数の単安定
マルチバイブレータを備え、前記単安定マルチバイブレ
ータごとの規定時間を異ならせると共に、前記被測定信
号の前縁に同期して各単安定マルチバイブレータの出力
をラッチするラッチ手段を設けたことを特徴とする。
【００１０】
【作用】本発明では、複数の単安定マルチバイブレータ
の各準安定状態期間をいくつかの既値周期に対応させる
ことにより、各単安定マルチバイブレータのラッチ出力
の組み合せから、被測定信号の周期が上記既値周期の何
れに該当するかが判別される。
の各準安定状態期間をいくつかの既値周期に対応させる
ことにより、各単安定マルチバイブレータのラッチ出力
の組み合せから、被測定信号の周期が上記既値周期の何
れに該当するかが判別される。
【００１１】従って、その判別結果に基づいて画像メモ
リの読み出し周波数を変更することにより、他の走査周
波数の基本画像に適用した際の挿入画像の拡大・縮小問
題を回避できる。
リの読み出し周波数を変更することにより、他の走査周
波数の基本画像に適用した際の挿入画像の拡大・縮小問
題を回避できる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図５は本発明に係る信号周期判別回路の第
１実施例を示す図であり、コンピュータの拡張スロット
等に装着されるスーパーインポーザに適用した例であ
る。
する。図１〜図５は本発明に係る信号周期判別回路の第
１実施例を示す図であり、コンピュータの拡張スロット
等に装着されるスーパーインポーザに適用した例であ
る。
【００１３】まず、構成を説明する。図１において、２
０は、ＣＰＵ２１からのＲＧＢ信号にＮＴＳＣ規格の複
合映像信号をスーパーインポーズするスーパーインポー
ザである。スーパーインポーザ２０は、複合映像信号を
ディジタル信号に変換するＡＤ変換器２２、ディジタル
変換された複合映像信号を輝度成分Ｙと色成分Ｃに分離
するディジタル映像信号処理回路２３、分離された輝度
成分Ｙと色成分Ｃを格納する画像メモリ２４、画像メモ
リ２４から読み出された輝度成分Ｙと色成分Ｃから赤
Ｒ、緑Ｇ、青Ｂの各ディジタルビデオ信号を生成するデ
ィジタルＲＧＢ処理回路２５、ディジタルビデオ信号を
アナログのＲＧＢ信号に変換するＤ／Ａ変換器２６を備
えると共に、複合映像信号から水平同期信号ＨＳＹＮＣ
(VID) を分離する同期分離回路２７、分離された水平同
期信号ＨＳＹＮＣ(VID) によって発振周波数φOSC1が規
制される第１のＰＬＬ（phase locked loop ）２８、Ｃ
ＰＵ２１からの水平同期信号ＨＳＹＮＣ(CPU) によって
発振周波数φOSC2が規制される第２のＰＬＬ２９、ＣＰ
Ｕ２１からの水平同期信号ＨＳＹＮＣ(CPU) の周期がい
くつかの既値周期の何れに該当するかを判別する信号周
期判別回路３０、ＨＳＹＮＣ(VID) 、ＨＳＹＮ
Ｃ(CPU) 、φOSC1、φOSC2および信号周期判別回路３０
の出力に基づいて画像メモリ２４のリード／ライト動作
をコントロールするメモリコントローラ３１、Ｄ／Ａ変
換器２６からのＲＧＢ信号（すなわち挿入画像）または
ＣＰＵ２１からのＲＧＢ信号（すなわち基本画像）の何
れかを選択して表示装置３２に出力するセレクタ３３を
備える。
０は、ＣＰＵ２１からのＲＧＢ信号にＮＴＳＣ規格の複
合映像信号をスーパーインポーズするスーパーインポー
ザである。スーパーインポーザ２０は、複合映像信号を
ディジタル信号に変換するＡＤ変換器２２、ディジタル
変換された複合映像信号を輝度成分Ｙと色成分Ｃに分離
するディジタル映像信号処理回路２３、分離された輝度
成分Ｙと色成分Ｃを格納する画像メモリ２４、画像メモ
リ２４から読み出された輝度成分Ｙと色成分Ｃから赤
Ｒ、緑Ｇ、青Ｂの各ディジタルビデオ信号を生成するデ
ィジタルＲＧＢ処理回路２５、ディジタルビデオ信号を
アナログのＲＧＢ信号に変換するＤ／Ａ変換器２６を備
えると共に、複合映像信号から水平同期信号ＨＳＹＮＣ
(VID) を分離する同期分離回路２７、分離された水平同
期信号ＨＳＹＮＣ(VID) によって発振周波数φOSC1が規
制される第１のＰＬＬ（phase locked loop ）２８、Ｃ
ＰＵ２１からの水平同期信号ＨＳＹＮＣ(CPU) によって
発振周波数φOSC2が規制される第２のＰＬＬ２９、ＣＰ
Ｕ２１からの水平同期信号ＨＳＹＮＣ(CPU) の周期がい
くつかの既値周期の何れに該当するかを判別する信号周
期判別回路３０、ＨＳＹＮＣ(VID) 、ＨＳＹＮ
Ｃ(CPU) 、φOSC1、φOSC2および信号周期判別回路３０
の出力に基づいて画像メモリ２４のリード／ライト動作
をコントロールするメモリコントローラ３１、Ｄ／Ａ変
換器２６からのＲＧＢ信号（すなわち挿入画像）または
ＣＰＵ２１からのＲＧＢ信号（すなわち基本画像）の何
れかを選択して表示装置３２に出力するセレクタ３３を
備える。
【００１４】図２は、信号周期判別回路３０の構成図で
あり、信号周期判別回路３０は、ＨＳＹＮＣ(CPU) の反
転信号ＨＳＹＮＣＸ(CPU) を生成するインバータゲート
３０ａ、２個の単安定マルチバイブレータ３０ｂ、３０
ｃおよび２個のＤフリップフロップ（ラッチ手段）３０
ｄ、３０ｅから構成される。ここに、２個の単安定マル
チバイブレータ（以下、ＭＭ）３０ｂ、３０ｃは、ＨＳ
ＹＮＣ(CPU) の立上りエッジ、すなわちＨＳＹＮＣ
(CPU) の後縁のタイミングで準安定状態（出力Ｌレベ
ル）に移行し、その後、規定時間以内に次のＨＳＹＮＣ
(CPU) の後縁が入力しなければ、安定状態（出力Ｈレベ
ル）に復帰するものであり、２個のＭＭ３０ｂ、３０ｃ
の上記規定時間は各々異なっている。例えば一方のＭＭ
３０ｂの規定時間を「ｔｄ１」、他方のＭＭ３０ｃの規
定時間を「ｔｄ２」とすると、ｔｄ１は、周波数３１．
５ＫＨｚの１周期よりも長く、かつ周波数２４ＫＨｚの
１周期よりも短い適当な時間であり、また、ｔｄ２は、
２４ＫＨｚの１周期よりも長く、かつ１５．７５ＫＨｚ
の１周期よりも短い適当な時間である。
あり、信号周期判別回路３０は、ＨＳＹＮＣ(CPU) の反
転信号ＨＳＹＮＣＸ(CPU) を生成するインバータゲート
３０ａ、２個の単安定マルチバイブレータ３０ｂ、３０
ｃおよび２個のＤフリップフロップ（ラッチ手段）３０
ｄ、３０ｅから構成される。ここに、２個の単安定マル
チバイブレータ（以下、ＭＭ）３０ｂ、３０ｃは、ＨＳ
ＹＮＣ(CPU) の立上りエッジ、すなわちＨＳＹＮＣ
(CPU) の後縁のタイミングで準安定状態（出力Ｌレベ
ル）に移行し、その後、規定時間以内に次のＨＳＹＮＣ
(CPU) の後縁が入力しなければ、安定状態（出力Ｈレベ
ル）に復帰するものであり、２個のＭＭ３０ｂ、３０ｃ
の上記規定時間は各々異なっている。例えば一方のＭＭ
３０ｂの規定時間を「ｔｄ１」、他方のＭＭ３０ｃの規
定時間を「ｔｄ２」とすると、ｔｄ１は、周波数３１．
５ＫＨｚの１周期よりも長く、かつ周波数２４ＫＨｚの
１周期よりも短い適当な時間であり、また、ｔｄ２は、
２４ＫＨｚの１周期よりも長く、かつ１５．７５ＫＨｚ
の１周期よりも短い適当な時間である。
【００１５】このような構成の信号周期判別回路３０に
よれば、ＨＳＹＮＣ(CPU) の周期が１５．７５ＫＨｚ、
２４ＫＨｚおよび３１．５ＫＨｚの各周波数の周期の何
れに該当するかを判別し、その判別結果を２ビットの信
号Ｂ0 、Ｂ1 で表示することができる。図３は、ＨＳＹ
ＮＣ(CPU) の周波数が１５．７５ＫＨｚのときのタイム
チャートである。まず、ＨＳＹＮＣ(CPU) の後縁（立ち
上がりエッジ）のタイミングで２個のＭＭ３０ｂ、３０
ｃが同時に準安定状態（出力Ｌレベル）に移行する。そ
の後、時間ｔｄ１が経過すると、一方のＭＭ３０ｂが安
定状態（出力Ｈレベル）に復帰し、また、時間ｔｄ２が
経過すると、他方のＭＭ３０ｃが安定状態（出力Ｈレベ
ル）に復帰する。２個のＭＭ３０ｂ、３０ｃの出力は２
個のＤフリップフロップ３０ｄ、３０ｅの端子Ｄにそれ
ぞれ入力されており、Ｄフリップフロップ３０ｄ、３０
ｅは、ＨＳＹＮＣＸ(CPU) の立上りエッジ、すなわちＨ
ＳＹＮＣＸ (CPU) の前縁のタイミングで端子Ｄの状態を
ラッチし、端子Ｑからそのラッチ状態を出力する。従っ
て、図３の例（１５．７５ＫＨｚ）では、ＨＳＹＮＣＸ
(CPU ) の立上り時点における２個のＤフリップフロップ
３０ｄ、３０ｅの出力が共にＨレベルであるから「Ｂ0
＝Ｈ、Ｂ1 ＝Ｈ」の判定信号が生成される。
よれば、ＨＳＹＮＣ(CPU) の周期が１５．７５ＫＨｚ、
２４ＫＨｚおよび３１．５ＫＨｚの各周波数の周期の何
れに該当するかを判別し、その判別結果を２ビットの信
号Ｂ0 、Ｂ1 で表示することができる。図３は、ＨＳＹ
ＮＣ(CPU) の周波数が１５．７５ＫＨｚのときのタイム
チャートである。まず、ＨＳＹＮＣ(CPU) の後縁（立ち
上がりエッジ）のタイミングで２個のＭＭ３０ｂ、３０
ｃが同時に準安定状態（出力Ｌレベル）に移行する。そ
の後、時間ｔｄ１が経過すると、一方のＭＭ３０ｂが安
定状態（出力Ｈレベル）に復帰し、また、時間ｔｄ２が
経過すると、他方のＭＭ３０ｃが安定状態（出力Ｈレベ
ル）に復帰する。２個のＭＭ３０ｂ、３０ｃの出力は２
個のＤフリップフロップ３０ｄ、３０ｅの端子Ｄにそれ
ぞれ入力されており、Ｄフリップフロップ３０ｄ、３０
ｅは、ＨＳＹＮＣＸ(CPU) の立上りエッジ、すなわちＨ
ＳＹＮＣＸ (CPU) の前縁のタイミングで端子Ｄの状態を
ラッチし、端子Ｑからそのラッチ状態を出力する。従っ
て、図３の例（１５．７５ＫＨｚ）では、ＨＳＹＮＣＸ
(CPU ) の立上り時点における２個のＤフリップフロップ
３０ｄ、３０ｅの出力が共にＨレベルであるから「Ｂ0
＝Ｈ、Ｂ1 ＝Ｈ」の判定信号が生成される。
【００１６】また、図４に示すように、ＨＳＹＮＣ
(CPU) の周波数が２４ＫＨｚの場合には、ＭＭ３０ｃの
規定時間（ｔｄ２）以内に次のＨＳＹＮＣ(CPU) が入力
するため、ＭＭ３０ｃはその立上りタイミングから再び
準安定状態（出力Ｌレベル）に移行する。従って、図４
の例（２４ＫＨｚ）では、ＨＳＹＮＣＸ(CPU) の立上り
時点における一方のＤフリップフロップ３０ｄの出力が
Ｈレベル、他方のＤフリップフロップ３０ｅの出力がＬ
レベルであるから「Ｂ0 ＝Ｈ、Ｂ1 ＝Ｌ」の判定信号が
生成される。
(CPU) の周波数が２４ＫＨｚの場合には、ＭＭ３０ｃの
規定時間（ｔｄ２）以内に次のＨＳＹＮＣ(CPU) が入力
するため、ＭＭ３０ｃはその立上りタイミングから再び
準安定状態（出力Ｌレベル）に移行する。従って、図４
の例（２４ＫＨｚ）では、ＨＳＹＮＣＸ(CPU) の立上り
時点における一方のＤフリップフロップ３０ｄの出力が
Ｈレベル、他方のＤフリップフロップ３０ｅの出力がＬ
レベルであるから「Ｂ0 ＝Ｈ、Ｂ1 ＝Ｌ」の判定信号が
生成される。
【００１７】さらにまた、図５に示すように、ＨＳＹＮ
Ｃ(CPU) の周波数が３１．５ＫＨｚの場合には、２個の
ＭＭ３０ｂ、３０ｃの規定時間（ｔｄ１、ｔｄ２）以内
に次のＨＳＹＮＣ(CPU) が入力するため、２個のＭＭ３
０ｂ、３０ｃはその立上りタイミングから再び準安定状
態（出力Ｌレベル）に移行する。従って、図５の例（３
１．５ＫＨｚ）では、ＨＳＹＮＣＸ(CPU) の立上り時点
における２個のＤフリップフロップ３０ｄ、３０ｅの出
力が共にＬレベルであるから「Ｂ0 ＝Ｌ、Ｂ1＝Ｌ」の
判定信号が生成される。
Ｃ(CPU) の周波数が３１．５ＫＨｚの場合には、２個の
ＭＭ３０ｂ、３０ｃの規定時間（ｔｄ１、ｔｄ２）以内
に次のＨＳＹＮＣ(CPU) が入力するため、２個のＭＭ３
０ｂ、３０ｃはその立上りタイミングから再び準安定状
態（出力Ｌレベル）に移行する。従って、図５の例（３
１．５ＫＨｚ）では、ＨＳＹＮＣＸ(CPU) の立上り時点
における２個のＤフリップフロップ３０ｄ、３０ｅの出
力が共にＬレベルであるから「Ｂ0 ＝Ｌ、Ｂ1＝Ｌ」の
判定信号が生成される。
【００１８】以上の判定動作をまとめると、次表１のよ
うになる。 従って、かかる判定機能を有する信号周期判別回路３０
を含む図１記載のスーパーインポーザ２０においては、
その判定結果信号Ｂ0 、Ｂ1 に基づいてメモリコントロ
ーラ３１の制御態様を切り換えることができ、画像メモ
リ２４の読み出し速度をＨＳＹＮＣ(CPU) の周波数に応
じて最適化することができる。その結果、ＨＳＹＮＣ
(CPU) の周波数の違いによって発生する挿入画像の拡大
や縮小といった表示上の不都合を回避できる。
うになる。 従って、かかる判定機能を有する信号周期判別回路３０
を含む図１記載のスーパーインポーザ２０においては、
その判定結果信号Ｂ0 、Ｂ1 に基づいてメモリコントロ
ーラ３１の制御態様を切り換えることができ、画像メモ
リ２４の読み出し速度をＨＳＹＮＣ(CPU) の周波数に応
じて最適化することができる。その結果、ＨＳＹＮＣ
(CPU) の周波数の違いによって発生する挿入画像の拡大
や縮小といった表示上の不都合を回避できる。
【００１９】なお、本発明は、上記の第１実施例に限定
されるものではなく、他の様々なタイプのスーパーイン
ポーザにも適用することができる。例えば、図６に本発
明の第２実施例を示すように、ディジタル映像信号処理
回路４０でＲＧＢ信号を生成し、そのＲＧＢ信号を画像
メモリ４１に書き込むタイプのスーパーインポーザであ
ってもよく、あるいは、図７に本発明の第３実施例を示
すように、輝度信号Ｙと色信号ＣをそれぞれＡ／Ｄ変換
器４２、４３でディジタル信号に変換し、そのディジタ
ル変換されたＹ信号とＣ信号をディジタル映像信号処理
回路４４に入力して所要の処理を施した後、画像メモリ
２４に書き込むタイプのスーパーインポーザであっても
よい。また、図８に本発明の第４実施例を示すように、
輝度信号Ｙと色信号ＣをそれぞれＡ／Ｄ変換器４２、４
３でディジタル信号に変換し、そのディジタル変換され
たＹ信号とＣ信号をディジタル映像信号処理回路４５に
入力して所要の処理を施した後、ＲＧＢ信号として取り
出し、そのＲＧＢ信号を画像メモリ４１に書き込むタイ
プのスーパーインポーザであってもよく、あるいは、図
９に本発明の第５実施例を示すように、Ｒ信号、Ｇ信号
およびＢ信号をそれぞれＡ／Ｄ変換器４６〜４８でディ
ジタル信号に変換し、それらのディジタル信号をディジ
タルＲＧＢ処理回路４９に入力して所要の処理を施した
後、画像メモリ４１に書き込むタイプのスーパーインポ
ーザであってもよい。または、図１０に本発明の第６実
施例を示すように、第１のＰＬＬ２８の発振周波数φ
OSC1をＨＳＹＮＣ(CPU) によって規制すると共に、第２
のＰＬＬ２９の発振周波数φOSC2をＨＳＹＮＣ(VID) に
よって規制するタイプ、すなわち上記の第５実施例の映
像系同期信号とコンピュータ同期信号を逆にしたタイプ
のスーパーインポーザであってもよい。
されるものではなく、他の様々なタイプのスーパーイン
ポーザにも適用することができる。例えば、図６に本発
明の第２実施例を示すように、ディジタル映像信号処理
回路４０でＲＧＢ信号を生成し、そのＲＧＢ信号を画像
メモリ４１に書き込むタイプのスーパーインポーザであ
ってもよく、あるいは、図７に本発明の第３実施例を示
すように、輝度信号Ｙと色信号ＣをそれぞれＡ／Ｄ変換
器４２、４３でディジタル信号に変換し、そのディジタ
ル変換されたＹ信号とＣ信号をディジタル映像信号処理
回路４４に入力して所要の処理を施した後、画像メモリ
２４に書き込むタイプのスーパーインポーザであっても
よい。また、図８に本発明の第４実施例を示すように、
輝度信号Ｙと色信号ＣをそれぞれＡ／Ｄ変換器４２、４
３でディジタル信号に変換し、そのディジタル変換され
たＹ信号とＣ信号をディジタル映像信号処理回路４５に
入力して所要の処理を施した後、ＲＧＢ信号として取り
出し、そのＲＧＢ信号を画像メモリ４１に書き込むタイ
プのスーパーインポーザであってもよく、あるいは、図
９に本発明の第５実施例を示すように、Ｒ信号、Ｇ信号
およびＢ信号をそれぞれＡ／Ｄ変換器４６〜４８でディ
ジタル信号に変換し、それらのディジタル信号をディジ
タルＲＧＢ処理回路４９に入力して所要の処理を施した
後、画像メモリ４１に書き込むタイプのスーパーインポ
ーザであってもよい。または、図１０に本発明の第６実
施例を示すように、第１のＰＬＬ２８の発振周波数φ
OSC1をＨＳＹＮＣ(CPU) によって規制すると共に、第２
のＰＬＬ２９の発振周波数φOSC2をＨＳＹＮＣ(VID) に
よって規制するタイプ、すなわち上記の第５実施例の映
像系同期信号とコンピュータ同期信号を逆にしたタイプ
のスーパーインポーザであってもよい。
【００２０】
【発明の効果】本発明によれば、以上のように構成した
ので、いくつかの既値周期の何れかに該当する被測定信
号の周期を判別する回路、例えば、１５．７５ＫＨｚ、
２４ＫＨｚまたは３１．５ＫＨｚの何れかに該当する画
像表示用水平走査周波数の判別に好適な信号周期判別回
路を提供できる。
ので、いくつかの既値周期の何れかに該当する被測定信
号の周期を判別する回路、例えば、１５．７５ＫＨｚ、
２４ＫＨｚまたは３１．５ＫＨｚの何れかに該当する画
像表示用水平走査周波数の判別に好適な信号周期判別回
路を提供できる。
【００２１】従って、かかる信号周期判別回路をスーパ
インポーザに適用すれば、水平走査周波数の違いによっ
て発生する挿入画像の拡大や縮小といった表示上の不都
合を回避することができ、画像ソースへの依存性のない
利便性の高い表示装置およびその関連機器を実現でき
る。
インポーザに適用すれば、水平走査周波数の違いによっ
て発生する挿入画像の拡大や縮小といった表示上の不都
合を回避することができ、画像ソースへの依存性のない
利便性の高い表示装置およびその関連機器を実現でき
る。
【図１】第１実施例の構成図である。
【図２】信号周期判別回路の構成図である。
【図３】水平走査周波数が１５．７５ＫＨｚのときのタ
イムチャートである。
イムチャートである。
【図４】水平走査周波数が２４ＫＨｚのときのタイムチ
ャートである。
ャートである。
【図５】水平走査周波数が３１．５ＫＨｚのときのタイ
ムチャートである。
ムチャートである。
【図６】第２実施例の構成図である。
【図７】第３実施例の構成図である。
【図８】第４実施例の構成図である。
【図９】第５実施例の構成図である。
【図１０】第６実施例の構成図である。
【図１１】従来例の構成図である。
ＨＳＹＮＣ(CPU) ：水平同期信号（被測定信号） ３０ｂ、３０ｃ：単安定マルチバイブレータ ３０ｄ、３０ｅ：Ｄフリップフロップ（ラッチ手段）
Claims (1)
- 【請求項１】被測定信号の後縁に同期して準安定状態に
移行すると共に、次の被測定信号の入力前に規定時間が
経過すると安定状態に復帰し、且つ、準安定状態期間中
に次の被測定信号が入力するとその信号の後縁に同期し
て前記規定時間の準安定状態を再開する複数の単安定マ
ルチバイブレータを備え、 前記単安定マルチバイブレータごとの規定時間を異なら
せると共に、 前記被測定信号の前縁に同期して各単安定マルチバイブ
レータの出力をラッチするラッチ手段を設けたことを特
徴とする信号周期判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23097692A JPH0685631A (ja) | 1992-08-31 | 1992-08-31 | 信号周期判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23097692A JPH0685631A (ja) | 1992-08-31 | 1992-08-31 | 信号周期判別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685631A true JPH0685631A (ja) | 1994-03-25 |
Family
ID=16916278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23097692A Withdrawn JPH0685631A (ja) | 1992-08-31 | 1992-08-31 | 信号周期判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685631A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4901313A (en) * | 1987-05-11 | 1990-02-13 | Hitachi, Ltd. | A-point to multi-points communication system |
| US6133900A (en) * | 1996-11-15 | 2000-10-17 | Nec Corporation | OSD device capable of maintaining the size of displayed OSD data at a constant in a multisync monitor regardless of a frequency of a horizontal synchronous signal |
| JP2011103051A (ja) * | 2009-11-10 | 2011-05-26 | Toshiba Tec Corp | 情報処理装置 |
-
1992
- 1992-08-31 JP JP23097692A patent/JPH0685631A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4901313A (en) * | 1987-05-11 | 1990-02-13 | Hitachi, Ltd. | A-point to multi-points communication system |
| US6133900A (en) * | 1996-11-15 | 2000-10-17 | Nec Corporation | OSD device capable of maintaining the size of displayed OSD data at a constant in a multisync monitor regardless of a frequency of a horizontal synchronous signal |
| JP2011103051A (ja) * | 2009-11-10 | 2011-05-26 | Toshiba Tec Corp | 情報処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |