JP3360769B2 - ビデオ信号処理回路 - Google Patents
ビデオ信号処理回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ビデオ信号処理回路に
関し、詳細にはアナログビデオ信号をデジタル化する際
のサンプリングの改良に関するものである。
関し、詳細にはアナログビデオ信号をデジタル化する際
のサンプリングの改良に関するものである。
【０００２】
【従来の技術】従来よりディスプレイ上に再生されるビ
デオ画像等の動画像を、レーザプリンタ等の印刷装置を
用いて静止画像として出力することが行われている。こ
こでディスプレイ上に再生される画像は、アナログビデ
オ信号に基づいて出力される画像であり、この信号を印
刷装置などに送って印刷用の信号とするためには、アナ
ログビデオ信号を所定の周波数のクロックでサンプリン
グし、サンプリングされた信号を量子化してデジタル信
号化する必要がある。
デオ画像等の動画像を、レーザプリンタ等の印刷装置を
用いて静止画像として出力することが行われている。こ
こでディスプレイ上に再生される画像は、アナログビデ
オ信号に基づいて出力される画像であり、この信号を印
刷装置などに送って印刷用の信号とするためには、アナ
ログビデオ信号を所定の周波数のクロックでサンプリン
グし、サンプリングされた信号を量子化してデジタル信
号化する必要がある。
【０００３】このサンプリングは通常、アナログビデオ
信号を順次、ＰＬＬ発振回路より発せられる所定の周波
数のクロックにしたがってサンプリングするＡＤ変換器
に入力することによって行っており、サンプリングの周
波数が高いほど高精細の画像を再生することができる。
信号を順次、ＰＬＬ発振回路より発せられる所定の周波
数のクロックにしたがってサンプリングするＡＤ変換器
に入力することによって行っており、サンプリングの周
波数が高いほど高精細の画像を再生することができる。
【０００４】
【発明が解決しようとする課題】ところで近年、水平走
査周波数が例えば 64kHz程度の高精細ディスプレイ上に
再生されるビデオ信号の周波数は、100MHzを超える程の
高周波数であり、それに応じてクロックの周波数も高く
する必要がある。
査周波数が例えば 64kHz程度の高精細ディスプレイ上に
再生されるビデオ信号の周波数は、100MHzを超える程の
高周波数であり、それに応じてクロックの周波数も高く
する必要がある。
【０００５】しかしクロックの発振周波数を100MHz程度
の高周波とすると、クロックの発振安定性が悪化し、ジ
ッタ等のノイズを生じる場合があり、ジッタの生じたク
ロックに基づいてデジタル変換されたデジタル信号にも
ノイズを生じ、その結果、再生される画像の画質を悪化
させることとなる。
の高周波とすると、クロックの発振安定性が悪化し、ジ
ッタ等のノイズを生じる場合があり、ジッタの生じたク
ロックに基づいてデジタル変換されたデジタル信号にも
ノイズを生じ、その結果、再生される画像の画質を悪化
させることとなる。
【０００６】本発明は上記事情に鑑みなされたものであ
って、ジッタ等のノイズを生じることなく高周波のサン
プリングを行うことを可能にしたビデオ信号処理回路を
提供することを目的とするものである。
って、ジッタ等のノイズを生じることなく高周波のサン
プリングを行うことを可能にしたビデオ信号処理回路を
提供することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明の第１のビデオ信
号処理回路は請求項１に記載したように、アナログビデ
オ信号をＡＤ変換してデジタル化された信号としてメモ
リに記憶せしめるビデオ信号処理回路において、所定の
周波数のクロックを発生するＰＬＬ（フェーズロックル
ープ）発振回路と、該クロックを入力し該クロックの周
期の１／Ｎ（Ｎは２以上の自然数）ずつ該クロックのタ
イミングを時間的に遅らせて出力する（Ｎ−１）個の遅
延回路と、該各遅延回路より出力されたタイミングの互
いに異なる（Ｎ−１）個のクロックおよび前記ＰＬＬ回
路より出力されたクロックの各タイミングに応じて、前
記アナログビデオ信号を各別にＡＤ変換するＮ個のＡＤ
変換手段と、該各ＡＤ変換手段によりそれぞれＡＤ変換
されたＮ個のデジタル信号を時系列に合成して記憶する
メモリとを備えてなることを特徴とするものである。
号処理回路は請求項１に記載したように、アナログビデ
オ信号をＡＤ変換してデジタル化された信号としてメモ
リに記憶せしめるビデオ信号処理回路において、所定の
周波数のクロックを発生するＰＬＬ（フェーズロックル
ープ）発振回路と、該クロックを入力し該クロックの周
期の１／Ｎ（Ｎは２以上の自然数）ずつ該クロックのタ
イミングを時間的に遅らせて出力する（Ｎ−１）個の遅
延回路と、該各遅延回路より出力されたタイミングの互
いに異なる（Ｎ−１）個のクロックおよび前記ＰＬＬ回
路より出力されたクロックの各タイミングに応じて、前
記アナログビデオ信号を各別にＡＤ変換するＮ個のＡＤ
変換手段と、該各ＡＤ変換手段によりそれぞれＡＤ変換
されたＮ個のデジタル信号を時系列に合成して記憶する
メモリとを備えてなることを特徴とするものである。
【０００８】すなわちＰＬＬ発振回路から発せられた比
較的低い周波数の１つのクロックを複数の回路に分割
し、各回路に送られた各クロックは各遅延回路によりそ
れぞれ、その位相差が等間隔となるように遅延され、得
られた等間隔の位相差の複数のクロックにしたがってＡ
Ｄ変換手段により、アナログビデオ信号を同時にサンプ
リングして、クロックの周波数の数倍から数十倍の周波
数のサンプリングを行うものである。
較的低い周波数の１つのクロックを複数の回路に分割
し、各回路に送られた各クロックは各遅延回路によりそ
れぞれ、その位相差が等間隔となるように遅延され、得
られた等間隔の位相差の複数のクロックにしたがってＡ
Ｄ変換手段により、アナログビデオ信号を同時にサンプ
リングして、クロックの周波数の数倍から数十倍の周波
数のサンプリングを行うものである。
【０００９】また本発明の第２のビデオ信号処理回路は
請求項２に記載したように、アナログビデオ信号をＡＤ
変換してデジタル化された信号としてメモリに記憶せし
めるビデオ信号処理回路において、所定の周波数のクロ
ックを発生するＰＬＬ発振回路と、該クロックを入力し
該クロックのタイミングを該クロックの周期の１／Ｎ
（Ｎ；２以上の自然数）ずつ時間的に遅らせて互いに異
なる（Ｎ−１）種類のタイミングのクロックおよび前記
ＰＬＬ回路より出力されたクロックを順次出力する遅延
回路と、該遅延回路より順次出力されたタイミングの互
いに異なるＮ個のクロックに応じて前記アナログビデオ
信号をＮ回ＡＤ変換するＡＤ変換手段と、該ＡＤ変換手
段により各クロックのタイミングごとに、それぞれＡＤ
変換されたＮ個のデジタル信号を時系列に合成して記憶
するメモリとを備えてなることを特徴とするものであ
る。
請求項２に記載したように、アナログビデオ信号をＡＤ
変換してデジタル化された信号としてメモリに記憶せし
めるビデオ信号処理回路において、所定の周波数のクロ
ックを発生するＰＬＬ発振回路と、該クロックを入力し
該クロックのタイミングを該クロックの周期の１／Ｎ
（Ｎ；２以上の自然数）ずつ時間的に遅らせて互いに異
なる（Ｎ−１）種類のタイミングのクロックおよび前記
ＰＬＬ回路より出力されたクロックを順次出力する遅延
回路と、該遅延回路より順次出力されたタイミングの互
いに異なるＮ個のクロックに応じて前記アナログビデオ
信号をＮ回ＡＤ変換するＡＤ変換手段と、該ＡＤ変換手
段により各クロックのタイミングごとに、それぞれＡＤ
変換されたＮ個のデジタル信号を時系列に合成して記憶
するメモリとを備えてなることを特徴とするものであ
る。
【００１０】すなわちＰＬＬ発振回路から発せられた比
較的低い周波数のクロックを、第１回目は遅延させず、
そのクロックにしたがってＡＤ変換手段によりアナログ
ビデオ信号をサンプリングし、次いで第２回目はクロッ
クを所定の位相だけ遅延せしめ、そのクロックにしたが
ってＡＤ変換手段によりアナログビデオ信号をサンプリ
ングし、以後クロックの位相を等間隔で遅延せしめて同
様の作用を繰り返すことにより、クロックの周波数の数
倍から数十倍の周波数のサンプリングを行うものであ
る。
較的低い周波数のクロックを、第１回目は遅延させず、
そのクロックにしたがってＡＤ変換手段によりアナログ
ビデオ信号をサンプリングし、次いで第２回目はクロッ
クを所定の位相だけ遅延せしめ、そのクロックにしたが
ってＡＤ変換手段によりアナログビデオ信号をサンプリ
ングし、以後クロックの位相を等間隔で遅延せしめて同
様の作用を繰り返すことにより、クロックの周波数の数
倍から数十倍の周波数のサンプリングを行うものであ
る。
【００１１】なお、上記Ｎ回ＡＤ変換するとは、ＰＬＬ
発振回路から発振されるクロックの１周期あたりＮ回、
ＡＤ変換することを意味するものである。
発振回路から発振されるクロックの１周期あたりＮ回、
ＡＤ変換することを意味するものである。
【００１２】また上記ＰＬＬ発振回路が発振するクロッ
クの所定の周波数とは、ジッタ等のノイズが発生しない
範囲の周波数を意味し、略100MHz以下の周波数が望まし
い。
クの所定の周波数とは、ジッタ等のノイズが発生しない
範囲の周波数を意味し、略100MHz以下の周波数が望まし
い。
【００１３】
【作用および発明の効果】本発明の第１のビデオ信号処
理回路によれば、ＰＬＬ発振回路から比較的低い、例え
ば 30MHz程度の周波数ｆのクロックを発生し、このクロ
ックは後段のＮ個の回路に送られ、第１の回路に送られ
た第１のクロックはそのまま第１のＡＤ変換手段に入力
され、この第１のクロックにしたがって、第１のＡＤ変
換手段に入力するアナログビデオ信号を周波数ｆでサン
プリングする。第２の回路に送られた第２のクロックは
第１の遅延回路に入力し、第１のクロックに対して位相
が２π／Ｎだけ遅延されて第２のＡＤ変換手段に入力す
る。第２のＡＤ変換手段は、この位相が２π／Ｎだけ遅
延された第２のクロックにしたがって、第２のＡＤ変換
手段に入力したアナログビデオ信号を周波数ｆでサンプ
リングする。第３の回路に送られた第３のクロック以下
についても同様の作用がなされ、第ｉの回路に送られた
第ｉ番目のクロックは第（ｉ−１）番目の遅延回路に入
力し、第１のクロックに対して位相が２π（ｉ−１）／
Ｎだけ遅延されて第ｉ番目のＡＤ変換手段に入力し、第
ｉ番目のＡＤ変換手段はこのクロックにしたがって、ア
ナログビデオ信号を周波数ｆでサンプリングする。
理回路によれば、ＰＬＬ発振回路から比較的低い、例え
ば 30MHz程度の周波数ｆのクロックを発生し、このクロ
ックは後段のＮ個の回路に送られ、第１の回路に送られ
た第１のクロックはそのまま第１のＡＤ変換手段に入力
され、この第１のクロックにしたがって、第１のＡＤ変
換手段に入力するアナログビデオ信号を周波数ｆでサン
プリングする。第２の回路に送られた第２のクロックは
第１の遅延回路に入力し、第１のクロックに対して位相
が２π／Ｎだけ遅延されて第２のＡＤ変換手段に入力す
る。第２のＡＤ変換手段は、この位相が２π／Ｎだけ遅
延された第２のクロックにしたがって、第２のＡＤ変換
手段に入力したアナログビデオ信号を周波数ｆでサンプ
リングする。第３の回路に送られた第３のクロック以下
についても同様の作用がなされ、第ｉの回路に送られた
第ｉ番目のクロックは第（ｉ−１）番目の遅延回路に入
力し、第１のクロックに対して位相が２π（ｉ−１）／
Ｎだけ遅延されて第ｉ番目のＡＤ変換手段に入力し、第
ｉ番目のＡＤ変換手段はこのクロックにしたがって、ア
ナログビデオ信号を周波数ｆでサンプリングする。
【００１４】上述の作用により得られた、位相差の等し
いＮ個のデジタル信号は、メモリにより、サンプリング
のタイミングに応じて時系列に合成されて記憶される。
いＮ個のデジタル信号は、メモリにより、サンプリング
のタイミングに応じて時系列に合成されて記憶される。
【００１５】このようにＮ個の回路において等間隔に異
なる位相で、同時にサンプリングすることにより、アナ
ログビデオ信号をＰＬＬ発振回路から発振された比較的
低周波のクロックを用いてその周波数のＮ倍のサンプリ
ングを行うことができる。
なる位相で、同時にサンプリングすることにより、アナ
ログビデオ信号をＰＬＬ発振回路から発振された比較的
低周波のクロックを用いてその周波数のＮ倍のサンプリ
ングを行うことができる。
【００１６】また本発明の第２のビデオ信号処理回路に
よれば、ＰＬＬ発振回路より発せられたクロックは遅延
回路に入力され、１回目は遅延されずにＡＤ変換手段に
入力され、このクロックにしたがってＡＤ変換手段に入
力するアナログビデオ信号を周波数ｆでサンプリング
し、得られた第１のデジタル信号はメモリに記憶され
る。次いで遅延回路によって位相が２π／Ｎだけ遅延さ
れてＡＤ変換手段に入力する。ＡＤ変換手段は、この位
相が２π／Ｎだけ遅延されたクロックにしたがって、再
度ＡＤ変換手段に入力したアナログビデオ信号を周波数
ｆでサンプリングし、第２のデジタル信号としてメモリ
に記憶される。第３回目以後についても同様の作用がな
され、第ｉ回目は遅延回路によりクロックは位相が２π
（ｉ−１）／Ｎだけ遅延され、第ｉ回目にＡＤ変換手段
に入力したアナログビデオ信号を周波数ｆでサンプリン
グして、第２のデジタル信号としてメモリに記憶され
る。
よれば、ＰＬＬ発振回路より発せられたクロックは遅延
回路に入力され、１回目は遅延されずにＡＤ変換手段に
入力され、このクロックにしたがってＡＤ変換手段に入
力するアナログビデオ信号を周波数ｆでサンプリング
し、得られた第１のデジタル信号はメモリに記憶され
る。次いで遅延回路によって位相が２π／Ｎだけ遅延さ
れてＡＤ変換手段に入力する。ＡＤ変換手段は、この位
相が２π／Ｎだけ遅延されたクロックにしたがって、再
度ＡＤ変換手段に入力したアナログビデオ信号を周波数
ｆでサンプリングし、第２のデジタル信号としてメモリ
に記憶される。第３回目以後についても同様の作用がな
され、第ｉ回目は遅延回路によりクロックは位相が２π
（ｉ−１）／Ｎだけ遅延され、第ｉ回目にＡＤ変換手段
に入力したアナログビデオ信号を周波数ｆでサンプリン
グして、第２のデジタル信号としてメモリに記憶され
る。
【００１７】上述の作用によりメモリに入力された、位
相差の等しいＮ個のデジタル信号は、メモリによりサン
プリングのタイミングに応じて時系列に合成されて記憶
される。
相差の等しいＮ個のデジタル信号は、メモリによりサン
プリングのタイミングに応じて時系列に合成されて記憶
される。
【００１８】このように１つのＡＤ変換手段に、周波数
ｆのクロックを位相を変化させてＮ回入力し、そのクロ
ックの入力ごとにＡＤ変換手段に入力されるアナログビ
デオ信号をサンプリングすることにより、アナログビデ
オ信号をＰＬＬ発振回路から発振された比較的低周波数
のクロックを用いてその周波数のＮ倍のサンプリングを
行うことができる。
ｆのクロックを位相を変化させてＮ回入力し、そのクロ
ックの入力ごとにＡＤ変換手段に入力されるアナログビ
デオ信号をサンプリングすることにより、アナログビデ
オ信号をＰＬＬ発振回路から発振された比較的低周波数
のクロックを用いてその周波数のＮ倍のサンプリングを
行うことができる。
【００１９】このように本発明のビデオ信号処理回路に
よれば、発振安定性に優れ、かつジッタ等のノイズの少
ない、比較的低い周波数のクロックを用いて、そのクロ
ックより高い周波数のサンプリングを行うことができ
る。
よれば、発振安定性に優れ、かつジッタ等のノイズの少
ない、比較的低い周波数のクロックを用いて、そのクロ
ックより高い周波数のサンプリングを行うことができ
る。
【００２０】
【実施例】以下、図面を用いて本発明のビデオ信号処理
回路について説明する。
回路について説明する。
【００２１】図１は本発明のビデオ信号処理回路の１実
施態様を示すブロック図である。図示のビデオ信号処理
回路は、アナログビデオ信号をＡＤ変換してデジタル化
された信号としてメモリに記憶せしめる回路であって、
所定の周波数ｆのクロックを発生するＰＬＬ発振回路10
と、このＰＬＬ発振回路10より発せられたクロックを入
力し、このクロックのタイミングを周期１／ｆの１／
２、すなわち位相π[rad] だけ時間的に遅らせて互いに
異なる２種類のタイミングのクロックを順次出力するプ
ログラマブル遅延回路21と、この遅延回路21より順次出
力される２個のクロックに応じてアナログビデオ信号を
ＡＤ変換するＡＤコンバータ（以下、ＡＤＣと略す）30
と、ＡＤＣ30により各クロックのタイミングごとに、そ
れぞれＡＤ変換された２個のデジタル信号を各別に記憶
する第１のメモリ51および第２のメモリ52と、この２つ
のメモリ51，52にそれぞれ記憶されたデジタル信号を時
系列に合成する合成手段60と、この合成手段60により合
成して得られたデジタル信号を記憶するフレームメモリ
61とを備えてなる構成である。
施態様を示すブロック図である。図示のビデオ信号処理
回路は、アナログビデオ信号をＡＤ変換してデジタル化
された信号としてメモリに記憶せしめる回路であって、
所定の周波数ｆのクロックを発生するＰＬＬ発振回路10
と、このＰＬＬ発振回路10より発せられたクロックを入
力し、このクロックのタイミングを周期１／ｆの１／
２、すなわち位相π[rad] だけ時間的に遅らせて互いに
異なる２種類のタイミングのクロックを順次出力するプ
ログラマブル遅延回路21と、この遅延回路21より順次出
力される２個のクロックに応じてアナログビデオ信号を
ＡＤ変換するＡＤコンバータ（以下、ＡＤＣと略す）30
と、ＡＤＣ30により各クロックのタイミングごとに、そ
れぞれＡＤ変換された２個のデジタル信号を各別に記憶
する第１のメモリ51および第２のメモリ52と、この２つ
のメモリ51，52にそれぞれ記憶されたデジタル信号を時
系列に合成する合成手段60と、この合成手段60により合
成して得られたデジタル信号を記憶するフレームメモリ
61とを備えてなる構成である。
【００２２】次に本実施例のビデオ信号処理回路の作用
について説明する。
について説明する。
【００２３】サンプリングしようとするアナログビデオ
信号は図２（Ａ）のような信号波形を示し、ＡＤＣ30に
入力される。またアナログビデオ信号の水平同期信号が
ＰＬＬ発振回路10に入力され、この水平同期信号に応じ
たタイミングでＰＬＬ発振回路10より周波数ｆのクロッ
クが出力される。このクロックはプログラマブル遅延回
路21に入力され、遅延回路21に記憶せしめられた制御に
よって１回目は遅延されずにＡＤＣ30に入力される。こ
の遅延されないクロックを以下第１のクロックと呼び、
図２（Ｂ）にその波形を示す。
信号は図２（Ａ）のような信号波形を示し、ＡＤＣ30に
入力される。またアナログビデオ信号の水平同期信号が
ＰＬＬ発振回路10に入力され、この水平同期信号に応じ
たタイミングでＰＬＬ発振回路10より周波数ｆのクロッ
クが出力される。このクロックはプログラマブル遅延回
路21に入力され、遅延回路21に記憶せしめられた制御に
よって１回目は遅延されずにＡＤＣ30に入力される。こ
の遅延されないクロックを以下第１のクロックと呼び、
図２（Ｂ）にその波形を示す。
【００２４】ＡＤＣ30に入力したアナログビデオ信号は
この第１のクロックにしたがって周波数ｆでサンプリン
グされて第１のデジタル信号として、切替バッファ40を
介して第１のメモリ51に記憶される。第１のデジタル信
号の波形を図２（Ｃ）に示す。
この第１のクロックにしたがって周波数ｆでサンプリン
グされて第１のデジタル信号として、切替バッファ40を
介して第１のメモリ51に記憶される。第１のデジタル信
号の波形を図２（Ｃ）に示す。
【００２５】次に前述と同様の作用により、再度アナロ
グビデオ信号がＡＤＣ30に入力され、そのアナログビデ
オ信号の水平同期信号に応じたタイミングでＰＬＬ発振
回路10より周波数ｆのクロックが出力される。このクロ
ックはプログラマブル遅延回路21に入力され、遅延回路
21に記憶せしめられた制御によって第１のクロックに対
して位相差πだけ遅延されてＡＤＣ30に入力される。こ
の位相差πだけ遅延されたクロックを以下第２のクロッ
クと呼び、図２（Ｄ）にその波形を示す。
グビデオ信号がＡＤＣ30に入力され、そのアナログビデ
オ信号の水平同期信号に応じたタイミングでＰＬＬ発振
回路10より周波数ｆのクロックが出力される。このクロ
ックはプログラマブル遅延回路21に入力され、遅延回路
21に記憶せしめられた制御によって第１のクロックに対
して位相差πだけ遅延されてＡＤＣ30に入力される。こ
の位相差πだけ遅延されたクロックを以下第２のクロッ
クと呼び、図２（Ｄ）にその波形を示す。
【００２６】ＡＤＣ30に入力したアナログビデオ信号は
この第２のクロックにしたがって周波数ｆでサンプリン
グされて第２のデジタル信号として、切替バッファ40に
入力され、切替バッファ40はプログラマブル遅延回路21
からの制御信号によって出力が切り替えられ、第２のデ
ジタル信号は第２のメモリ52に出力されて記憶される。
第２のデジタル信号の波形を図２（Ｅ）に示す。
この第２のクロックにしたがって周波数ｆでサンプリン
グされて第２のデジタル信号として、切替バッファ40に
入力され、切替バッファ40はプログラマブル遅延回路21
からの制御信号によって出力が切り替えられ、第２のデ
ジタル信号は第２のメモリ52に出力されて記憶される。
第２のデジタル信号の波形を図２（Ｅ）に示す。
【００２７】各メモリ51，52にそれぞれ記憶された２つ
のデジタル信号は、合成手段60により読み出され、図２
（Ｆ）に示すように時系列に合成されて、フレームメモ
リ６１に格納され、後段の例えば印刷装置等の画像再生
装置に出力されて可視画像として再生される。
のデジタル信号は、合成手段60により読み出され、図２
（Ｆ）に示すように時系列に合成されて、フレームメモ
リ６１に格納され、後段の例えば印刷装置等の画像再生
装置に出力されて可視画像として再生される。
【００２８】上述のような作用により得られたフレーム
メモリ６１に格納された合成デジタル信号は、ＰＬＬ発
振回路10から発振されるクロックの周波数の２倍の周波
数でサンプリングされたものとなる。
メモリ６１に格納された合成デジタル信号は、ＰＬＬ発
振回路10から発振されるクロックの周波数の２倍の周波
数でサンプリングされたものとなる。
【００２９】本実施例のビデオ信号処理回路は発振され
るクロックの周波数の２倍の周波数でサンプリングする
ものであるが、本発明のビデオ信号処理回路の効果をよ
り一層顕著なものとする場合には、例えば図３に示す構
成を採用すればよい。すなわちＰＬＬ発振回路10より発
せられるクロックを、その位相差が等しくなるような10
種類の遅延時間（位相差に換算して２π（ｉ−１）／１
０，ｉ；１以上10以下の自然数）の制御を行いうるプロ
グラマブル遅延回路22と、10種類の出力に切替可能な切
替バッファ41と、10個のメモリ511,512,…,520とを備え
た構成である。
るクロックの周波数の２倍の周波数でサンプリングする
ものであるが、本発明のビデオ信号処理回路の効果をよ
り一層顕著なものとする場合には、例えば図３に示す構
成を採用すればよい。すなわちＰＬＬ発振回路10より発
せられるクロックを、その位相差が等しくなるような10
種類の遅延時間（位相差に換算して２π（ｉ−１）／１
０，ｉ；１以上10以下の自然数）の制御を行いうるプロ
グラマブル遅延回路22と、10種類の出力に切替可能な切
替バッファ41と、10個のメモリ511,512,…,520とを備え
た構成である。
【００３０】このような構成とすることでクロックを位
相差π／５毎に10分割することができるため、発振クロ
ックの10倍の周波数でサンプリングすることができ、波
形の安定性の高い低周波のクロックを用いた場合にも、
高解像度の画像を得るのに十分高周波のサンプリングを
行うことができる。
相差π／５毎に10分割することができるため、発振クロ
ックの10倍の周波数でサンプリングすることができ、波
形の安定性の高い低周波のクロックを用いた場合にも、
高解像度の画像を得るのに十分高周波のサンプリングを
行うことができる。
【００３１】図４は本発明のビデオ信号処理回路の第２
の実施態様を示すブロック図である。図示のビデオ信号
処理回路は、アナログビデオ信号をＡＤ変換してデジタ
ル化された信号としてメモリに記憶せしめる回路であっ
て、所定の周波数ｆのクロックを発生するＰＬＬ発振回
路10と、このＰＬＬ発振回路10より発せられたクロック
を入力し、このクロックのタイミングを周期１／ｆの１
／２、すなわち位相πだけ時間的に遅らせて出力する遅
延回路20と、入力されるクロックにしたがってアナログ
ビデオ信号をそれぞれＡＤ変換する２つのＡＤＣ31，32
と、各ＡＤＣ31，32によりそれぞれＡＤ変換された２個
のデジタル信号を各別に記憶する第１のメモリ51および
第２のメモリ52と、この２つのメモリ51，52にそれぞれ
記憶されたデジタル信号を時系列に合成する合成手段60
と、この合成手段60により合成して得られたデジタル信
号を記憶するフレームメモリ61とを備えてなる構成であ
る。
の実施態様を示すブロック図である。図示のビデオ信号
処理回路は、アナログビデオ信号をＡＤ変換してデジタ
ル化された信号としてメモリに記憶せしめる回路であっ
て、所定の周波数ｆのクロックを発生するＰＬＬ発振回
路10と、このＰＬＬ発振回路10より発せられたクロック
を入力し、このクロックのタイミングを周期１／ｆの１
／２、すなわち位相πだけ時間的に遅らせて出力する遅
延回路20と、入力されるクロックにしたがってアナログ
ビデオ信号をそれぞれＡＤ変換する２つのＡＤＣ31，32
と、各ＡＤＣ31，32によりそれぞれＡＤ変換された２個
のデジタル信号を各別に記憶する第１のメモリ51および
第２のメモリ52と、この２つのメモリ51，52にそれぞれ
記憶されたデジタル信号を時系列に合成する合成手段60
と、この合成手段60により合成して得られたデジタル信
号を記憶するフレームメモリ61とを備えてなる構成であ
る。
【００３２】次に本実施例のビデオ信号処理回路の作用
について説明する。
について説明する。
【００３３】サンプリングしようとするアナログビデオ
信号は図２（Ａ）のような信号波形を示し、第１のＡＤ
Ｃ31および第２のＡＤＣ32に並列に入力される。またア
ナログビデオ信号の水平同期信号がＰＬＬ発振回路10に
入力され、この水平同期信号に応じたタイミングでＰＬ
Ｌ発振回路10より周波数ｆのクロックが出力される（図
２（Ｂ）参照）。このクロックは第１のＡＤＣ31および
遅延回路20に入力され、第１のＡＤＣ31はこのクロック
に応じたタイミングでアナログビデオ信号をサンプリン
グする（図２（Ｃ）参照）。
信号は図２（Ａ）のような信号波形を示し、第１のＡＤ
Ｃ31および第２のＡＤＣ32に並列に入力される。またア
ナログビデオ信号の水平同期信号がＰＬＬ発振回路10に
入力され、この水平同期信号に応じたタイミングでＰＬ
Ｌ発振回路10より周波数ｆのクロックが出力される（図
２（Ｂ）参照）。このクロックは第１のＡＤＣ31および
遅延回路20に入力され、第１のＡＤＣ31はこのクロック
に応じたタイミングでアナログビデオ信号をサンプリン
グする（図２（Ｃ）参照）。
【００３４】一方、遅延回路20に入力されたクロック
は、この遅延回路20により位相πだけ時間的に遅延され
（図２（Ｄ）参照）、第２のＡＤＣ32に入力される。第
２のＡＤＣ32は、入力されたクロックに応じたタイミン
グでアナログビデオ信号をサンプリングする（図２
（Ｅ）参照）。
は、この遅延回路20により位相πだけ時間的に遅延され
（図２（Ｄ）参照）、第２のＡＤＣ32に入力される。第
２のＡＤＣ32は、入力されたクロックに応じたタイミン
グでアナログビデオ信号をサンプリングする（図２
（Ｅ）参照）。
【００３５】各ＡＤＣ31，32によりデジタル信号として
出力された２つの信号は、それぞれ各ＡＤＣ31，32に各
別に接続された第１のメモリ51，第２のメモリ52に記憶
される。
出力された２つの信号は、それぞれ各ＡＤＣ31，32に各
別に接続された第１のメモリ51，第２のメモリ52に記憶
される。
【００３６】各メモリ51，52にそれぞれ記憶された２つ
のデジタル信号は、合成手段60により読み出され、図２
（Ｆ）に示すように時系列に合成されて、フレームメモ
リ61に格納され、後段の例えば印刷装置等の画像再生装
置に出力されて可視画像として再生される。
のデジタル信号は、合成手段60により読み出され、図２
（Ｆ）に示すように時系列に合成されて、フレームメモ
リ61に格納され、後段の例えば印刷装置等の画像再生装
置に出力されて可視画像として再生される。
【００３７】上述のような作用により得られたフレーム
メモリ61に格納された合成デジタル信号は、ＰＬＬ発振
回路10から発振されるクロックの周波数の２倍の周波数
でサンプリングされたものとなる。
メモリ61に格納された合成デジタル信号は、ＰＬＬ発振
回路10から発振されるクロックの周波数の２倍の周波数
でサンプリングされたものとなる。
【００３８】本実施例のビデオ信号処理回路は発振され
るクロックの周波数の２倍の周波数でサンプリングする
ものであるが、本発明のビデオ信号処理回路の効果をよ
り一層顕著なものとする場合には、例えば図５に示す構
成を採用すればよい。すなわちＰＬＬ発振回路10より発
せられるクロックは、並列に接続された10個の回路にそ
れぞれ送られ、そのうちの１つは第１のＡＤＣ311 に入
力し、第１のＡＤＣ311 に入力するアナログビデオ信号
を周波数ｆでサンプリングする。また第２の回路に送ら
れた第２のクロックは第１の遅延回路201 に入力され、
第１のＡＤＣ311 に入力した第１のクロックに対して位
相がπ／５だけ遅延されて第２のＡＤＣ312 に入力す
る。第２のＡＤＣ312 は、この位相がπ／５だけ遅延さ
れた第２のクロックにしたがって、第２のＡＤＣ312 に
入力したアナログビデオ信号を周波数ｆでサンプリング
する。第３の回路に送られた第３のクロック以下につい
ても各遅延回路…，209 により、第１のクロックに対し
て位相が２π（ｉ−１）／１０（ｉ；１以上10以下の自
然数）だけ遅延されて各ＡＤＣに入力する。
るクロックの周波数の２倍の周波数でサンプリングする
ものであるが、本発明のビデオ信号処理回路の効果をよ
り一層顕著なものとする場合には、例えば図５に示す構
成を採用すればよい。すなわちＰＬＬ発振回路10より発
せられるクロックは、並列に接続された10個の回路にそ
れぞれ送られ、そのうちの１つは第１のＡＤＣ311 に入
力し、第１のＡＤＣ311 に入力するアナログビデオ信号
を周波数ｆでサンプリングする。また第２の回路に送ら
れた第２のクロックは第１の遅延回路201 に入力され、
第１のＡＤＣ311 に入力した第１のクロックに対して位
相がπ／５だけ遅延されて第２のＡＤＣ312 に入力す
る。第２のＡＤＣ312 は、この位相がπ／５だけ遅延さ
れた第２のクロックにしたがって、第２のＡＤＣ312 に
入力したアナログビデオ信号を周波数ｆでサンプリング
する。第３の回路に送られた第３のクロック以下につい
ても各遅延回路…，209 により、第１のクロックに対し
て位相が２π（ｉ−１）／１０（ｉ；１以上10以下の自
然数）だけ遅延されて各ＡＤＣに入力する。
【００３９】各ＡＤＣ311,312,…,320によりそれぞれＡ
Ｄ変換されて得られた10個のデジタル信号はそれぞれ各
別に第１のメモリ511,第２のメモリ512,…, 第10のメモ
リ520 に記憶され、合成手段62により時系列に合成され
てフレームメモリ61に記憶される。
Ｄ変換されて得られた10個のデジタル信号はそれぞれ各
別に第１のメモリ511,第２のメモリ512,…, 第10のメモ
リ520 に記憶され、合成手段62により時系列に合成され
てフレームメモリ61に記憶される。
【００４０】この作用によりクロックを位相差π／５毎
に10分割することができるため、発振クロックの10倍の
周波数でサンプリングすることができ、波形の安定性の
高い低周波のクロックを用いた場合にも、高解像度の画
像を得るのに十分高周波のサンプリングを行うことがで
きる。
に10分割することができるため、発振クロックの10倍の
周波数でサンプリングすることができ、波形の安定性の
高い低周波のクロックを用いた場合にも、高解像度の画
像を得るのに十分高周波のサンプリングを行うことがで
きる。
【００４１】なお図１および図３に示した実施例は、１
つのＡＤＣを用いて複数回のサンプリングを行っている
ため、サンプリングの各回ごとにＡＤＣの個体差、特に
リニアリティの差の影響を受けることがなく、また図４
および図５に示した実施例は、複数のＡＤＣを用いて同
時にサンプリングを行っているためほぼリアルタイムに
サンプリング処理を行うことができる。
つのＡＤＣを用いて複数回のサンプリングを行っている
ため、サンプリングの各回ごとにＡＤＣの個体差、特に
リニアリティの差の影響を受けることがなく、また図４
および図５に示した実施例は、複数のＡＤＣを用いて同
時にサンプリングを行っているためほぼリアルタイムに
サンプリング処理を行うことができる。
【図１】本発明のビデオ信号処理回路の１実施態様を示
すブロック図
すブロック図
【図２】（Ａ）アナログビデオ信号の波形を示す図 （Ｂ）第１のクロックの波形を示す図 （Ｃ）第１のデジタル信号の波形を示す図 （Ｄ）第２のクロックの波形を示す図 （Ｅ）第２のデジタル信号の波形を示す図 （Ｆ）２つのデジタル信号を時系列に合成した合成デジ
タル信号の波形を示す図
タル信号の波形を示す図
【図３】図１に示したビデオ信号処理回路の他の実施態
様を示すブロック図
様を示すブロック図
【図４】本発明のビデオ信号処理回路の第２の実施態様
を示すブロック図
を示すブロック図
【図５】図４に示したビデオ信号処理回路の他の実施態
様を示すブロック図
様を示すブロック図
10 ＰＬＬ発振回路 20，201 〜209 遅延回路 21，22 プログラマブル遅延回路 30，31，32，311 〜320 ＡＤコンバータ 40，41 切替バッファ 51，52，511 〜520 メモリ 60，62 合成手段 61 フレームメモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/76 - 5/956 H04N 5/14 - 5/217
Claims (2)
- 【請求項１】 アナログビデオ信号をＡＤ変換してデジ
タル化された信号としてメモリに記憶せしめるビデオ信
号処理回路において、 所定の周波数のクロックを発生するＰＬＬ発振回路と、
該クロックを入力し該クロックの周期の１／Ｎ（Ｎ；２
以上の自然数）ずつ該クロックのタイミングを時間的に
遅らせて出力する（Ｎ−１）個の遅延回路と、該各遅延
回路より出力されたタイミングの互いに異なる（Ｎ−
１）個のクロックおよび前記ＰＬＬ回路より出力された
クロックの各タイミングに応じて、前記アナログビデオ
信号を各別にＡＤ変換するＮ個のＡＤ変換手段と、該各
ＡＤ変換手段によりそれぞれＡＤ変換されたＮ個のデジ
タル信号を時系列に合成して記憶するメモリとを備えて
なることを特徴とするビデオ信号処理回路。 - 【請求項２】 アナログビデオ信号をＡＤ変換してデジ
タル化された信号としてメモリに記憶せしめるビデオ信
号処理回路において、 所定の周波数のクロックを発生するＰＬＬ発振回路と、
該クロックを入力し該クロックのタイミングを該クロッ
クの周期の１／Ｎ（Ｎ；２以上の自然数）ずつ時間的に
遅らせて互いに異なる（Ｎ−１）種類のタイミングのク
ロックおよび前記ＰＬＬ回路より出力されたクロックを
順次出力する遅延回路と、該遅延回路より順次出力され
たタイミングの互いに異なるＮ個のクロックに応じて前
記アナログビデオ信号をＮ回ＡＤ変換するＡＤ変換手段
と、該ＡＤ変換手段により各クロックのタイミングごと
に、それぞれＡＤ変換されたＮ個のデジタル信号を時系
列に合成して記憶するメモリとを備えてなることを特徴
とするビデオ信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16666294A JP3360769B2 (ja) | 1994-07-19 | 1994-07-19 | ビデオ信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16666294A JP3360769B2 (ja) | 1994-07-19 | 1994-07-19 | ビデオ信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832910A JPH0832910A (ja) | 1996-02-02 |
| JP3360769B2 true JP3360769B2 (ja) | 2002-12-24 |
Family
ID=15835414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16666294A Expired - Fee Related JP3360769B2 (ja) | 1994-07-19 | 1994-07-19 | ビデオ信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3360769B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323666B1 (ko) * | 1999-08-12 | 2002-02-07 | 구자홍 | 모니터의 클럭위상 보상장치 및 방법 |
-
1994
- 1994-07-19 JP JP16666294A patent/JP3360769B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0832910A (ja) | 1996-02-02 |
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