JP2595979B2

JP2595979B2 - 高速画像読取り装置

Info

Publication number: JP2595979B2
Application number: JP62192292A
Authority: JP
Inventors: 浩杉田
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1987-07-31
Filing date: 1987-07-31
Publication date: 1997-04-02
Anticipated expiration: 2012-04-02
Also published as: JPS6436262A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は高速画像読取り装置に関し、特に複数個のCC
Dチップを有する密着型CCDセンサにおいて、高速の読取
りを可能にした高速画像読取り装置に関する。

（従来の技術）従来の密着型CCDセンサを用いた画像読取り装置の一
例を第３図を参照して説明する。図において、１は密着
型CCDセンサであり、５個のCCDチップ1a〜1eが千鳥状に
配置されたものから構成されている。２は該密着型のCC
Dセンサ１から画像信号を読出すための信号を生成する
駆動タイミング発生回路である。該密着型CCDセンサ１
から読出された画像信号はビデオ信号量子化回路３に供
給され、アナログの画像信号が量子化すなわち二値化さ
れる。次いで、該量子化された画像信号は補正二値化回
路４に送られ、シェーディング等の補正がなされてデー
タとして出力される。

なお、前記密着型CCDセンサ１は第１列目のCCDチップ
1a、1cおよび1eと、第２列目のCCDチップ1bおよび1dと
から構成されており、これらの間に所定のギャップが設
けられている。このため、該第１列目のCCDチップから
読取った画像信号と第２列目のCCDチップから読取った
画像信号とを１ラインの連続する画像信号とするために
は、例えば第１列目のCCDチップから読取った画像信号
をギャップ分遅延させて第２列目のCCDチップからの読
取信号と時間的に整合させ必要があるが、この整合は既
存の技術により密着型CCDセンサ１内の図示されていな
い回路によりなされているものとする。

（発明が解決しようとする問題点）上記した画像読取り装置の読取り速度は、密着型CCD
センサ１の転送クロックと、ビデオ信号量子化回路３あ
るいは補正二値化回路４の動作速度によって決定され
る。しかしながら、これらの動作速度はあまり速くする
ことができず、画像読取り装置の動作速度のネックとな
っていた。

本発明の目的は、前記した従来技術の問題点を除去
し、該画像読取り装置の動作速度のネックを改善するこ
とにより、高速化された画像読取り装置を提供すること
にある。

（問題点を解決するための手段および作用）本発明は、前記目的を達成するために、CCDセンサに
含まれている複数個のCCDチップから並列的に画像デー
タを読出す手段と、該画像データを並列的に処理する手
段と、該処理されたデータを格納する複数個の第１の高
速ラインメモリと、該第１の高速ラインメモリから高速
でデータの転送を受ける複数個の第２の高速ラインメモ
リとを備えた点に特徴がある。

本発明においては、前記複数個のCCDチップから画像
データを並列的に読出すことができるので、CCDの転送
クロックの周波数を上げることなく高速の画像読取りを
行うことができる。

（実施例）以下に、図面を参照して、本発明を詳細に説明する。

第１図は本発明の一実施例のブロック図を示す。図に
おいて、１は密着型CCDセンサ、２は駆動タイミング発
生回路であり、前記第３図のものと同一または同等であ
る。3a〜3eはそれぞれビデオ信号量子化回路、4a〜4eは
それぞれ補正二値化回路である、これらの一つ一つは前
記第３図のものと同一または同等である。5a〜5eは第１
の高速ラインメモリ、6a〜6dは第２の高速ラインメモリ
である。また、７はスイッチング回路である。

次に、本実施例の動作を第２図を参照して説明する。
第２図は第１図の第１の高速ラインメモリ5aおよび第２
の高速ラインメモリ6a〜6dに印加されるメモリ読出しイ
ネーブル信号▲▼〜▲▼と、転送イネ
ーブル信号▲▼と、CCDイネーブル信号CCDEN
のタイミングチャートを示す。

本実施例の密着型CCDセンサ１は並列読出しのセンサ
であり、駆動タイミング発生回路２から駆動信号が印加
されると、該密着型CCDセンサ１の各CCDチップから同時
に画像データが読出される。該CCDチップは千鳥状に配
置され、第１列目のCCDチップと第２列目のそれとの間
には所定ギャップが設けられている。このため、該第１
列目のCCDチップで先に原稿情報を読取った時には、該
原稿情報である画像データの読出しを、第２列目のCCD
チップで読取った画像データの読出しに比べて、前記ギ
ャップ分遅延させて両画像データの読出しのタイミング
を整合させる必要があるが、このような整合は前記第３
図の場合と同様に、既存の技術によりなされているもの
とする。

さて、第２図の時間t0に着目すると、この時間には、
量子化および補正二値化の処理を受けた後の前１ライン
の画像データが高速ラインメモリ5a〜5eに格納されてい
る。時間t0〜t2の間は、前記高速ラインメモリ5aのメモ
リ読出しがイネーブルであるので、画像データが読出し
クロックRCLKによって該高速ラインメモリ5aから読出さ
れる。また、t0〜t3の間は第１の高速ラインメモリ5b〜
5eに印加される転送イネーブル信号▲▼がイ
ネーブルであるので、該第１の高速ラインメモリ5b〜5e
に格納されていた画像データは転送クロックTRACLKによ
って第２の高速ラインメモリ6b〜6eに高速で転送され
る。

さて、前記密着型CCDセンサ１の各CCDチップからの読
出しは、時間t1から始められる。該密着型CCDセンサ１
の各CCDチップから読出された画像データは同時にビデ
オ信号量子化回路3a〜3eに送られ、並列的に量子化され
る。次いで、補正二値化回路4a〜4eに送られ、補正の処
理を受けた後、書込みクロックWCLKによって前記第１の
高速ラインメモリ5a〜5eに書込まれる。なお、前記読出
しクロックRCLKおよび転送クロックTRACLKは、該書込み
クロックWCLKの５倍程度の速度になされている。

上記のように、密着型CCDセンサ１の各CCDチップから
の読出しは、時間t1から始められるので、該密着型CCD
センサ１から読出された画像データは、第１の高速ライ
ンメモリ5aからのデータの読出し、あるいは他の第１の
高速ラインメモリ5b〜5eから第２の高速ラインメモリ6a
〜6dへのデータ転送が終了する前に、該第１の高速ライ
ンメモリ5a〜5eに送られることになる。しかし、書込み
クロックWCLKの速度は前記のように読出しクロックRCLK
および転送クロックTRACLKに比べ低速であるので、前ラ
インデータの上に新しいデータが重複して書かれること
はない。

さて、時間t2では第２の高速ラインメモリ6aのメモリ
読出しイネーブル信号▲▼がイネーブルとなる
ので、前記第１の高速ラインメモリ5aからのデータの読
出しに引続いて該第２の高速ラインメモリ6aからの画像
データの読出しが行われる。この画像データの読出しは
時間t4までの間に終了する。次いで、時間t4〜t5までの
間は第２の高速ラインメモリ6bからの画像データの読出
しが前記第２の高速ラインメモリ6aからのデータの読出
しに引続いて行われる。また、時間t5〜t6の間は前記第
２の高速ラインメモリ6cからの画像データの読出しが前
記第２の高速ラインメモリ6bからのデータの読出しに引
続いて行われる。さらに、時間t6〜t7の間は第２の高速
ラインメモリ6dからの画像データの読出しが前記第２の
高速ラインメモリ6cからのデータの読出しに引続いて行
われる。

一方、時間t1〜t7の間に新しい１ラインのデータが、
前記第１の高速ラインメモリ5a〜5eに低速で書込まれ
る。

以上のようにして、前１ラインの画像データの読出し
と、新しい１ラインの画像データの第１の高速ラインメ
モリ5a〜5eへの書込みとが、同時に行われる。したがっ
て、第１図の出力データは、通常の走査のように１ライ
ンの第１番目の画素から順次連続して最終の画素に至る
データとなる。この動作が繰返し行われることにより、
複数ラインの画像データが順次読出されることになる。

なお、前記スイッチング手段７はCCDイネーブル信号C
CDENがイネーブルの時にオンになり、書込みクロックWC
LKを第１の高速ラインメモリ5a〜5eへ供給する作用をす
る。

本実施例によれば、５個のCCDチップから並列的に画
像データを読出すことができるので、CCDの最高転送速
度の約５倍の速度で画像を読取ることができる。

（発明の効果）上記の説明から明らかなように、本発明によれば、複
数のCCDチップを千鳥状に配置したCCDセンサを並列的に
駆動させるようにしているので、従来の装置に比べて、
読取り速度を大幅に向上することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の主要ブロックに印加する制御信号のタイミングチャ
ート、第３図は従来装置のブロック図である。１……密着形CCDセンサ、２……駆動タイミング発生回
路、3a〜3e……ビデオ信号量子化回路、5a〜5e……第１
の高速ラインメモリ、6a〜6d……第２の高速ラインメモ
リ

Claims

(57)【特許請求の範囲】

【請求項１】複数個のCCDチップを有するイメージセン
サを用いた画像読取り装置において、該複数個のCCDチップを並列的に動作させ該CCDチップか
ら画像データを並列的に読出す手段と、該CCDチップから読出されたデータを並列的に処理する
手段と、該並列的に処理されたデータを格納し、かつ書込み速度
より速い読出し速度を有する複数個の第１の高速ライン
メモリと、該第１の高速ラインメモリに新たなデータの書込みを始
める前に該第１の高速ラインメモリの１個を除くライン
メモリからデータの転送を開始される複数個の第２の高
速ラインメモリとを具備し、前記第１の高速ラインメモリに新たなデータの書込みを
始める前に、前記１個の第１の高速ラインメモリからデ
ータの読出しを始め、次いで前記第２の高速ラインメモ
リから順次データを読み出すことにより、前記CCDチッ
プの転送クロック速度を上げることなしに、高速画像読
取りを可能にしたことを特徴とする高速画像読取り装
置。
【請求項２】前記第１、第２の高速ラインメモリからの
読出しクロックおよび第１の高速ラインメモリから第２
の高速ラインメモリへの転送クロックの速度が、前記第
１の高速ラインメモリへの書込みクロックの速度より数
倍大きいことを特徴とする前記特許請求の範囲第１項記
載の高速画像読取り装置。