SU1049917A1 - Вычислительное устройство дл формировани маршрута сообщени - Google Patents
Вычислительное устройство дл формировани маршрута сообщени Download PDFInfo
- Publication number
- SU1049917A1 SU1049917A1 SU823470757A SU3470757A SU1049917A1 SU 1049917 A1 SU1049917 A1 SU 1049917A1 SU 823470757 A SU823470757 A SU 823470757A SU 3470757 A SU3470757 A SU 3470757A SU 1049917 A1 SU1049917 A1 SU 1049917A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- input
- outputs
- elements
- register
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ МАРШРУТА СООБЩЕНИЯ , содержащее генератор тактовых импульсов, группы элементов И, блок буферных регистров и коммутатор, группа информационных входов которого вл етс группой информационных входов устройства, отличающеес тем, что, с целью повышени быстродействи и сокращени оборудовани , оно содержит-регистр вводд и блок сравнени п двоичных чисел, ин формационные входы которого соединены соответственно с выходами ком.мутатора , тактовый и управл ющий входы подключены соответственно к выходу генератора тактовых импульсов и к входу установки исходного состо ни устройства., выходы блока сравнени п двоичных чисел соединены соответственно с первыми входами элементрв И группу вторые входы которых подключены к информационному выходу регистра ввода, адресный выход которого соединен с адресным входом ком- i мутатора, выходы групп элементов И соединенц соответственно с входами блока буферных регистров, выходы .которого вл ютс выходами устройства , вход регистра ввода вл етс информационным входом устройства.
Description
Изобретение относитс к вычислительной технике и предназначено дл применени в устройствах коммутации сообщений и пакетов в сет х электронных вычислительных машин (ЭВМ). Известно устройство дл форм11ровани кода маршрута в цифровой сети св зи, включающее мини-ЭВМ l. Недостатками устройства вл ютс высока стоимост.ь, сложность и сравнительно низка надежность. Наиболее близким к изобретению по технической сущности вл етс устройство дл формировани маршрута сообщени , содержащее генератор тактовых импульсов, группу элементов И, блок буферных регистров, ком ,мутатор, группа информационных входов которого соединена с входными шинами устройства, а его выходы с группой входных шин блока сравнени , первый вход которого соединен с выходом генератора тактовых импуль сов, а его второй вход - с управл юще шиной устройства 2 . Недостатками известного устройства вл ютс сравнительно высокие аппара турные затраты на его реализацию и низкЬе быстродействие, обусловленноенеобходимостью формировани таблицы маршрутов. Таблица маршрутов имеет число стро на единицу меньше числа узлов в цифровой сети свйзи. Число групп элеменf TOB и и блоков сравнени должно быть равно числу узлов назначени в сети. Формирование таблицы маршрутов в указанном устройстве осу цествл етс последовательно путем опроса, сравнени и записи в регистре величин задержек поступающих от соседних узлов. Это требует значительных затрат времени. Цель изобретени - повышение быстродействи и сокращение оборудовани Поставленна цель достигаетс тем что вычислительное устройство, содержащее генератор тактовых импульсов, группы элементов И, блок буферных регистров и коммутатор, группа информационных входов которого вл етс груп пои информационных входов устройства, содержит регистр ввода и блок сравнени п двоичных чисел, информационные входы которого соединены соответственно с выходами коммутатора, тактовый и управл ющий входы подключены со ответственно к выходу генератора такт вых :импульсов и к входу установки исходного состо ни устройства, выходы блока сравнени п двоичных чисел соединены соответственно с первыми входами элементов И групп, вторые входы которых подключены к информационному выходу регистра ввода, адресный выход которого соединен с адресным входом коммутатора , выходы групп элементов И соединены соответственно с входами блока буферных регистров, выходы которого вл ютс выходами устройства, вход регистра ввода вл етс информационным входом устройства. , На фиг. 1 представлена .блок-схема предлагаемого устройства; на фиг. 2 схема блока сравнени п чисел; на фиг.З схема коммутатора;на фиг. 4 - пример процедуры выбора маршibyfa дл по снени работы устройства. Устройство содержит регистр 1 ввода , блок 2 буферных регистров, группы элементов И 3, блок Ц сравнени п двоичных чисел, коммутатор 5, генератор 6 тактовых импульсов, информационный вход 7 устройства, вход 8 установки исходного состо ни устройства , выходы 9 устр.ойства, группу информационных входов 10 устройства, входы-выходы 11-й блоков устройства , регистры 15, 152..--,15ц, сдвигающий регистр 16, регистр 17 результата , элементы И 18, 182,..., 18ц,элементы ИЛИ 19, 19 , элемент 20 задержки, накапливающий сумматор 21, триггер 22 знака, элеwjf i-ii-io I w(-j - 9 I j-ri I I cf опагча , «7JiC2 „енты И 23, 2),2,..., 24, группы элементов И 25-1, 25г,, ,25п. 26, 26 ..., 2бц-1, элементы И 27f, 27, 28, 282, менты 29 и 30 задержки,элемент ИЛИ 31, элемент 32 задержки,счетчик 33,триггер З управлени ,элемент И35 дешифратор 36, группы регистров 37,37, .;.,37т задержек, группы элементов И 38, 38,..., 38fyj ,. группы элементов ИЛИ 39. I Устройство работает следующим образом . Сообщение по входу 7 поступает в регистр 1. Одновременно с этим на вход 8 подаетс управл ющий импульс, готов щий блок 4 к работв. Адрес узла назначени п0ин того сообщени поступает в коммутатор 5. Во входных регистрах коммутатора 5 хран тс величины задержек по всем возможнь м маршрутам дл сообщени с произвольным адресом. Эти задержки пе3 риодически обновл ютс путем опроса соседних узлов (входы 10). На выхода коммутатора 5 по вл ютс величины задержек по всем, возможным маршрутам следовани дл сообщени с за,данным адресом. Эти задержки поступают на блок i. После сравнени задержек на одном из выходов блока по вл етс импульс, который, поступа на одну из групп элементов И 3, разрешает прохождение сообщени из реги стра 1 в буферный 1регистр, откуда оно передаетс на соседний узел.Следу через выбранный соседний узел к узлу назначени ; сообщение имеет минимальную задержку в пути. Блок сравнени работает следующим образом. Исходное состо ние устанавливаетс путем подачи на вход 8 установочного импульса, по которому в еди ничное состо ние устанавливаютс три геры младших разр дов сдвигающего ре гистра 16, регистра 1 результата и триггер З управлени . Счетчик 33 и накапливающий сумматор 21 с тригге ром 22 знака устанавливаютс в нулевое состо ние. Первый тактовый импульс через эле мент И 35, открытый единичным потенциалом с триггера управлени , и элемент И , который открыт единичным потенциалом с триггера младшего разр да регистра 17 результата, подаетс на входы группы элементов . Пер вое число в пр мом коде из регистра 15 записываетс в накапливающий с-ум матор 21.чЭтот же импульс, задержанный элементом 20 задержки, подаетс на элементы И 27, 27г2,... ,27 -1-Единичным потенциалом с триггера младше го разр да сдвигающего регистра 16 элемент И 27 открываетс , сигнал с его выхода поступает на входы группы элементов И 26i , и второе число из регистра 1 S-j записываетс в накапливающий сумматор 21 в обратном коде) I . . Если второе двоичное число окажетс меньше первого числа, то триггер 22 знака - в нулевом состо нии, поэтому тактовый импульс, задержанны элементами 20 и 29 на врем выполне ни суммировани , поступает через элементы И 23 и 28| на триггер регистра 17 результата, и единичное значение из сдвигающего регистра 16 перезаписываетс в соответствующий триггер регистра 17 результата. П Если второе двоичное число окажетс больше или равно первому числу, то единица из сдвигающего регистра 16 регистр 17 результата не перезапишетс . Тактовый импульс после окончани сравнени поступает также через элемент 30 задержки на шину сдвига сдвигающего регистра 16, обеспечнва сдвиг единицы на один разр д и через элемент ИЛИ 31 на вход сброса накапливающего сумматора 21, который устанавливаетс в нулевое состр ние. Во втором и последующих тактах сравнени первым в накапливающий сумматор 21 записываетс наименьшее число в пр мом коде, выбранное в предыдущих тактах. Номер этого числа определ етс положейием единицы в регистре 17. Вторым числом в обратном коде в каждом такте сравнени записываютс в накапливающий сумматор 21 очередные сравниваемые числа. После каждого такта сравнени единица в сдвигающем регистре 16 сдвигаетс на один разр д , в сторону старших разр дов. Переписываетс эта единица в соответствующий триггер регистра 17 результата, если в очередном такте сравнени второе число оказываетс меньше первого.При этом все другие триггеры регистра 17 результата устанавливаютс в нулевое состр ние сигналом, поступающим через элементы ИЛИ 19 на нулевые входы этих триггеров. После подачи всех тактовых импульсов цикл сравнени чисел зака нчиваетс . В результате один из триггеров регистра 17 результата находитс в единичном состо нии,номер этого триггера соответствует номеру регистра , в котором записано минимальное число. После поступлени последнего тактового импульса на выходе счетчика 33 по вл етс импульс, который переводит триггер управлени в нулевое состо ние,- запреща прохождение тактовых импульсов через элемент И 35, и через один из открытых элементов И 18 поступает на выход блока . Коммутатор работает следующим ооразом . Двоичные числа задержек от соседних узлов дл всех узлов назначени поступают на группы регистров 37 ,37/2.. 37т по входам 10 путем периодического опроса этих узлов (т - число узлов назначени ).
, $10 99
При наличии на входе адреса узла кавначени на одном из выходов дешифратора 36 по вл етс высокий потенциал, и информаци о задержках дл данного узла назначени через 5 группы элементов И 38 и группы элементов ИЛИ 39 передаетс на выход ЭВ-качестве примера, по сн ющего процедуру выбора маршрута передачи с минимальными задержками, рас- О смотрим процедуру выбора маршрута дл гипотетической цифровой сети, предстабленной на фиг..
Дл выбора маршрута с минимальной задержкой на узле-отправителе 15 необходимо иметь информацию о задержках от соседних узлов. Дл этого формируетс таблица задержек узла. После опроса всех соседних узлов таблица хранитс в регистрах 37 комму- 20 татора 5.
Допустим, что нужно передать сообщение И8 узла 1 в узел VI. Дл этого на дешифратор Зб подаетс код адреса узла VI, и двоичные 25 числа задержек 0010, ООП, 0100 поступают на блок t. После сравнени чисел по вл етс импульс на выходе, соответствующем соседнему узлу II,и сообщение передаетс в указанный где вновь, определ етс маршрут с минимальной задержкой , и т.д.
В данном примере дл передачи сообщени из узла 1 в узел VI маршрут с минимальной задержкой прохо- j дит через узел П, хот кратчайший маршрут - через узел TV.
Предлагаемое устройство позвол ет снизить аппаратурные затраты и повысить быстродействие при решении за- jto
17
дачи вычислени маршрута с минимальной задержкой в пути.
В известном уртройстве формирование маршрута кратчайшего пути в цифровой сети св зи осуществл етс на основе данных, хранимых в регистрах в виде таблицы маршрутов. Таблица .маршрутов имеет (N-1) строк, где N общее число узлов в цифровой сети св зи. Число групп элементов И и блоков сравнени также равно числу узлов назначени в сети.
В.предлагаемом устройстве вместо группы блоков сравнени , содержащей (N-1) блоков, используетс один блок сравнени п двоичных чисел, где п - число соседних узлов.
Число буферных регистров и групп элементов И равно не (N-1), как в известном устройстве, а п. Так как в любой цифровой сети св зи {N-l)n, то изобретение обеспечивает сокращение объема оборудовани при решении такого же объема задач. Как и в известном устройстве.
Предлагаемое устройство по сравнению с известным вл етс более быстродействующим, так как в известном устройстве формирование таблицы маршрутов осуществл етс последовательно путем опроса, сравнени и записи в регистре величин задержек, поступающих от соседних узлов, а в предлагаемом устройстве величины задержек хран тс в регистрах коммутатора и эти задержки одновременно поступают на блок сравнени , который обеспечивает выбор маршрута из всех возможных маршрутов дл сообщени с заданным адресом.
Claims (1)
- ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ МАРШРУТА СООБЩЕНИЯ , содержащее генератор тактовых импульсов, группы элементов И, блок буферных регистров и коммутатор, группа информационных входов которого является группой информационных входов устройства, отличающееся тем, что, с целью повыше- ния быстродействия и сокращения оборудования, оно содержитрегистр вводд и •блок сравнения η двоичных чисел, ин- f формационные входы которого соединены соответственно с выходами ком,му татора, тактовый и управляющий входы подключены соответственно к выходу генератора тактовых импульсов и к входу установки исходного состояния устройства., выходы блока сравнения п двоичных чисел соединены соответственно с первыми входами элемен. трв И групп, вторые входы которых подключены к информационному выходу регистра ввода, адресный выход которого соединен с адресным входом ком- - о мутатора, выходы групп элементов И . ® соединены соответственно с входами f блока буферных регистров, выходы * которого являются выходами устройст- С ва, вход регистра ввода является информационным входом устройства. Б
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823470757A SU1049917A1 (ru) | 1982-07-15 | 1982-07-15 | Вычислительное устройство дл формировани маршрута сообщени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823470757A SU1049917A1 (ru) | 1982-07-15 | 1982-07-15 | Вычислительное устройство дл формировани маршрута сообщени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1049917A1 true SU1049917A1 (ru) | 1983-10-23 |
Family
ID=21022517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823470757A SU1049917A1 (ru) | 1982-07-15 | 1982-07-15 | Вычислительное устройство дл формировани маршрута сообщени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1049917A1 (ru) |
-
1982
- 1982-07-15 SU SU823470757A patent/SU1049917A1/ru active
Non-Patent Citations (1)
Title |
---|
1. КлейнрокЛ. Вычислительные системы с очеред ми. М., Мир, 1979 с. V70- 73. 2. Авторское свидетельство СССР по за вке № 32 1f6 /l8-2A , кл. G Об F 15/20, 1980 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2769746B2 (ja) | 高速データスイッチ用データパケット再順番付け装置 | |
AU602397B2 (en) | Switching network | |
US3692942A (en) | Multiplexed information transmission system | |
US4797880A (en) | Non-blocking, self-routing packet switch | |
US4450557A (en) | Switching network for use in a time division multiplex system | |
US2711526A (en) | Method and means for outlining electric coded impulse trains | |
SU1049917A1 (ru) | Вычислительное устройство дл формировани маршрута сообщени | |
US4058682A (en) | Expandable memory for PCM signal transmission | |
EP0151430A2 (en) | Detector | |
US3573752A (en) | Pulse-code-modulation system with converging signal paths | |
JPS582497B2 (ja) | 信号速度補償装置 | |
CA2020343C (en) | Time-division multiplex communication system with a synchronizing circuit at the receiving end which responds to the coding of words inserted in the transmitted information | |
SE441229B (sv) | Stromstellarkrets for tidslegesomvandling i ett tidsmultiplexsystem | |
SU1527641A1 (ru) | Устройство дл формировани маршрута сообщени | |
EP0078634B1 (en) | Switching network for use in a time division multiplex system | |
SU1037269A1 (ru) | Вычислительное устройство дл формировани маршрута сообщени | |
RU1800461C (ru) | Устройство дл формировани маршрута сообщени | |
SU1107328A1 (ru) | Устройство дл передачи многочастотных сигналов | |
SU452827A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU1003123A1 (ru) | Устройство дл коммутации информационных каналов | |
SU1647580A1 (ru) | Устройство дл сопр жени ЭВМ с каналом передачи данных | |
SU1478366A1 (ru) | Устройство передачи информации псевдослучайными сигналами | |
SU1488799A1 (ru) | Устройство для организации доступа к ресурсам | |
SU838701A1 (ru) | Устройство дл формировани кратчай-шЕгО пуТи B цифРОВОй СЕТи СВ зи | |
SU1387007A1 (ru) | Устройство дл коммутации многоадресных сообщений |