KR100213264B1 - 주파수 변조 회로 - Google Patents

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Abstract

듀티 조정이 용이하게 수행될 수 있는 반도체 장치의 주파수 변조 회로가 개시되어 있다. 주파수 변조 회로는 시스템 클럭 발생부, 1/2 듀티 클럭 발생부, 1/3 듀티 클럭 발생부, 1/4 듀티 클럭 발생부, 선택 신호 발생부 및 선택부로 구성된다. 시스템 클럭 발생부는 반도체 장치의 외부에서 인가되는 클럭을 입력하여 서로 다른 기간에 활성화하고 기준 동작신호들로 작용하는 다수의 시스템 클럭을 발생한다. 1/2 듀티 클럭 발생부는 외부 클럭에 동기되며 자신의 출력들을 분주하는 분주기들에 의하여 듀티 기간이 1/2인 제1 변조 클럭을 발생하고, 1/3 듀티 클럭 발생부는 시스템 클럭에 동기되고 자신의 출력을 분주하는 분주기의 출력을 활성화시키는 시스템 클럭에 의하여 듀티 기간이 1/3인 제2 변조 클럭을 발생한다. 1/4 듀티 클럭 발생부는 시스템 클럭에 동기되고 자신의 출력을 분주하는 분주기의 출력을 활성화시키는 다른 시스템 클럭에 의하여 듀티 기간이 1/4인 제3 변조 클럭을 발생한다. 이와 같이 발생된 변조 클럭들중 어느 하나를 선택하기 위하여 2개 제어신호의 조합으로 구성되는 선택부에 의하여 선택되어 출력된다. 선택 신호 발생부는 듀티 조정이 요구되는 경우에 외부에서 입력된 신호를 디코딩하거나 반도체 장치의 내부에 포함되는 레지스터 등에 저장된 데이타를 읽어서 발생시킬 수 있다.

Description

주파수 변조 회로{Frequency modulation circuit}
본 발명은 주파수 변조 회로에 관한 것으로, 특히 리모콘 등과 같은 장치에 내장될 수 있는 것으로 다양한 듀티(duty)를 가지는 주파수를 발생하는 주파수 변조 회로에 관한 것이다.
리모콘(remote controller)은 원격 조정되는 장치에 특정 주파수를 가지는 신호를 전송함으로써 제어를 수행한다. 따라서, 다양한 조정 기능을 달성하기 위해서는 리모콘에서 발생되는 주파수의 듀티가 다양하며 용이하게 조정될 필요가 있다.
따라서, 본 발명의 목적은 듀티 조정이 용이한 주파수 변조 회로를 제공하는 것이다.
본 발명의 다른 목적은 리모콘의 기능을 향상시키기 위하여 다양한 듀티 사이클을 가지는 클럭을 발생할 수 있는 주파수 변조 회로를 제공하는 것이다.
도 1은 본 발명에 따른 주파수 변조 회로의 블럭도.
도 2는 변조 클럭들의 파형도.
도 3 및 도 4는 도 1에 도시된 시스템 클럭 발생부의 회로도.
도 5는 시스템 클럭 발생부에서 각 신호들의 타이밍도.
도 6은 도 1에 도시된 1/2 듀티 클럭 발생부의 회로도.
도 7은 1/2 듀티 클럭 발생부에서 각 신호들의 타이밍도.
도 8은 도 1에 도시된 1/3 듀티 클럭 발생부의 회로도.
도 9는 1/3 듀티 클럭 발생부에서 각 신호들의 타이밍도.
도 10은 도 1에 도시된 1/4 듀티 클럭 발생부의 회로도.
도 11은 1/4 듀티 클럭 발생부에서 각 신호들의 타이밍도.
도 12는 도 1에 도시된 선택부의 회로도.
도면의 주요 부분에 대한 부호의 설명
110...시스템 클럭 발생부 120...1/2 듀티 클럭 발생부
130...1/3 듀티 클럭 발생부 140...1/4 듀티 클럭 발생부
150...선택부 160...선택 신호 발생부
이러한 목적들을 달성하기 위하여, 본 발명에 따른 주파수 변조 회로는 시스템 클럭 발생부, 1/2 듀티 클럭 발생부, 1/3 듀티 클럭 발생부, 1/4 듀티 클럭 발생부, 선택 신호 발생부 및 선택부로 구성된다. 시스템 클럭 발생부는 반도체 장치의 외부에서 인가되는 클럭을 입력하여 서로 다른 기간에 활성화하고 기준 동작신호들로 작용하는 다수의 시스템 클럭을 발생한다. 1/2 듀티 클럭 발생부는 외부 클럭에 동기되며 자신의 출력들을 분주하는 분주기들에 의하여 듀티 기간이 1/2인 제1 변조 클럭을 발생하고, 1/3 듀티 클럭 발생부는 시스템 클럭에 동기되고 자신의 출력을 분주하는 분주기의 출력을 활성화시키는 시스템 클럭에 의하여 듀티 기간이 1/3인 제2 변조 클럭을 발생한다. 1/4 듀티 클럭 발생부는 시스템 클럭에 동기되고 자신의 출력을 분주하는 분주기의 출력을 활성화시키는 다른 시스템 클럭에 의하여 듀티 기간이 1/4인 제3 변조 클럭을 발생한다. 이와 같이 발생된 변조 클럭들중 어느 하나를 선택하기 위하여 2개 제어신호의 조합으로 구성되는 선택부에 의하여 선택되어 출력된다. 선택 신호 발생부는 LCD 듀티를 조정이 요구되는 경우에 외부에서 입력된 신호를 디코딩하거나 반도체 장치의 내부에 포함되는 레지스터 등에 저장된 데이타를 읽어서 발생시킬 수 있다.
시스템 클럭 발생부는 제어 클럭 발생부, 다수의 플립플롭들, 시스템 클럭 합성부 및 리세트 제어 신호 발생부로 구성될 수 있다. 제어 클럭 발생부는 외부 클럭에 근거하여 제어 클럭을 발생하며, 다수의 플립플롭은 제어 클럭에 동기하여 동작하며 순환 연결되어 있으며, 플립플롭의 출력들에 근거하여 서로 다른 기간에 활성화하고 기준 동작신호들로 작용하는 시스템 클럭들 및 리세트 제어 신호가 발생된다. 순환 연결되어 있기 때문에 각 플립플롭의 파형이 순차적으로 지연되어 나타나며, 리세트 제어 신호에 의하여 플립플롭이 동시에 리세트된다.
1/2 듀티 클럭 발생부는 상호 직렬로 연결되어 있으며 각각 그 자신의 입력을 분주하여 출력하는 다수의 분주기들을 구비하며, 외부 클럭이 첫 번째 분주기의 입력으로 인가되고 최종단의 반전 출력이 1/2 듀티 변조 클럭으로서 출력된다.
1/3 듀티 클럭 발생부는 시스템 클럭들 중 어느 하나에 동기하여 동작하고 그 출력이 토글되는 플립플롭 및 플립플롭의 출력과 상기 시스템 클럭을 입력하여 1/3 듀티 변조 클럭을 발생하는 논리 게이트부를 구비한다.
1/4 듀티 클럭 발생부는 시스템 클럭들 중 어느 하나에 동기하여 동작하고 그 출력이 토글되는 플립플롭 및 시스템 클럭들과 플립플롭의 출력에 근거하여 1/4 변조 클럭을 발생하는 논리 게이트부로 구성된다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명에 따른 주파수 변조 회로가 도 1에 도시되어 있다. 주파수 변조 회로는 시스템 클럭 발생부(110), 1/2 듀티 클럭 발생부(120), 1/3 듀티 클럭 발생부(130), 1/4 듀티 클럭 발생부(140), 선택부(150) 및 선택 신호 발생부(160)를 포함하여 구성된다. 시스템 클럭 발생부(110)는 외부 클럭(OSCLK)을 입력하여 다수의 시스템 클럭(SCLK)을 발생한다. 1/2 듀티 클럭 발생부(120)는 듀티 기간이 1/2인 제1 변조 클럭(MCLK1)을 발생하고, 1/3 듀티 클럭 발생부(130)는 듀티 기간이 1/3인 제2 변조 클럭(MCLK2)을 발생하며, 1/4 듀티 클럭 발생부(140)는 듀티 기간이 1/4인 제3 변조 클럭(MCLK3)을 발생한다. 이와 같은 변조 클럭들의 파형도는 도 2에 도시한 바와 같다. 선택 신호 발생부(160)는 외부에서 인가되는 신호에 근거하여 선택 신호를 발생하며, 선택부(150)는 선택 신호에 따라 상기 제1, 제2 및 제3 변조 클럭중 어느 하나를 선택하여 출력한다.
시스템 클럭 발생부(110)의 구체적인 회로는 도 3 및 도 4에 도시된 바와 같이, 제어 클럭 발생부(111), 다수의 플립플롭들(112, 113, 114), 리세트 제어 신호 발생부(115) 및 시스템 클럭 합성부(116, 117, 118)로 구성되어 있다. 제어 클럭 발생부(111)는 외부 클럭(OSCLK)에 근거하여 제어 클럭을 발생하는 것으로 제어 클럭은 플립플롭들(112, 113, 114)의 클럭 단자(CK)로 인가되고 반전 제어 클럭은 플립플롭들(112, 113, 114)의 반전 클럭 단자(/CK)로 인가된다. 플립플롭들(112, 113, 114)은 순환 연결되어 있다. 구체적으로 말하면, 플립플롭들(112)의 출력(Q0)은 플립플롭(113)의 입력 단자(D)에 연결되어 있고, 플립플롭(113)의 출력은 플립플롭(114)의 입력 단자(D)에 연결되어 있으며, 플립플롭(114)의 반전 출력(Q2B)은 플립플롭(112)의 입력 단자에 연결되어 있다. 각 플립플롭들(112, 113, 114)의 출력 및 반전 출력들의 파형은 도 5에 도시한 바와 같이, 순차적으로 일정 기간 액티브된다. 리세트 제어 신호 발생부(115)는 리세트 제어 신호를 발생하여 플립플롭들(112, 113, 114)의 각 리세트 단자(/R)들로 인가하고 그 반전 신호를 제어 클럭 발생부(111)의 NOR게이트(111a)로 인가한다. 리세트 제어 신호 발생부(115)는 OR 게이트(115a), NAND 게이트(115b) 및 인버터(115c)로 구성되어 있으며, 리세트 제어 신호는 플립플롭(112)의 출력(Q0), 플립플롭(113)의 반전 출력(Q1B) 및 플립플롭(114)의 반전 출력(Q2B)이 모두 로우 레벨이고 외부에서 인가되는 리세트 신호(RESETB)가 액티브인 경우에 로우 레벨로 액티브된다.
시스템 클럭 합성부는 PI2B 합성 게이트부(116), PI3B 합성 게이트부(117) 및 PI1B 합성 게이트부(118)로 이루어진다. PI2B 합성 게이트부(116)는 NAND 게이트(116a), 인버터들(116b, 116c)로 구성되며, 시스템 클럭인 PI2는 플립플롭(112) 및 플립플롭(113)의 출력이 모두 하이 레벨인 경우에 하이 레벨이 된다. PI3B 합성 게이트부(117)는 NAND 게이트(117a), 인버터들(117b, 117c)로 구성되며,PI1B 합성 게이트부(118)는 NAND 게이트(118a), 인버터들(118b, 118c)로 구성되며, 각 출력 파형은 도 5에 도시한 바와 같다. 도 5를 참조하면, 외부 클럭(OSCLK)의 6개의 펄스 중에서 PI2는 2개의 펄스 기간 동안, PI3은 1개의 펄스 기간 동안, PI1은 2개의 기간 동안 순차적으로 하이 레벨이 된다. 도 3 및 도 4에 도시되어 있는 시스템 클럭 발생부(110)에서 발생되는 시스템 클럭(SCLK)에는 PI1B, PI2B, PI3B 신호들로서 이들은 다양한 듀티를 가지는 변조 클럭들을 합성하는데 사용될 뿐만 아니라, 주파수 변조 회로가 내장되는 리모콘 등과 같은 장치에서 전체 시스템을 구성하는 각종 제어 회로들에서 시스템 클럭들로서 사용된다. 예를 들어, 리모콘에서 소정 듀티를 가지는 변조 클럭을 TV 등과 같이 조정되어야 할 장치로 전송하는 경우에, 리모콘의 변조 클럭 출력단을 제어하는 클럭으로서 사용될 수 있다.
도 6은 도 1에 도시된 1/2 듀티 클럭 발생부(120)의 구체적인 회로도로서 이를 참조하면, 1/2 듀티 클럭 발생부(120)는 플립플롭들(121, 122, 123)로 이루어져 있다. 플립플롭들(121, 122, 123)은 상호 직렬로 연결되어 있으며 각각 그 자신의 입력을 분주하여 출력하는 분주기로서 작용한다. 외부 클럭(OSCLK)이 플립플롭(121)의 반전 클럭 단자(/CK)로 인가되고, 인버터(124)에 의하여 반전된 외부 클럭이 플립플롭(121)의 클럭 단자(CK)로 인가된다. 플립플롭(121)의 출력(Q)은 플립플롭(122)의 반전 클럭 단자(/CK)로 인가되고 플립플롭(121)의 반전 출력(/Q)은 플립플롭(122)의 클럭 단자(CK)로 인가되며, 플립플롭(122)의 출력(Q)은 플립플롭(123)의 반전 클럭 단자(/CK)로 인가되고 플립플롭(122)의 반전 출력(/Q)은 플립플롭(122)의 클럭 단자(CK)로 인가된다. 플립플롭(123)의 반전 출력(/Q)은 1/2 듀티를 가지는 제1 변조 클럭(MCLK1)이 된다. 플립플롭들(121, 122, 123)의 각 리세트 단자(/R)들로는 리세트 신호(RESETB)가 인가된다. 여기서, 리세트 신호(RESETB)는 로우 레벨일 때 액티브이다. 도 7은 도 6에 도시된 1/2 듀티 클럭 발생부에서 각 신호들의 타이밍도로서, 121Q, 122Q 및 123Q는 각각 플립플롭(121), 플립플롭(122) 및 플립플롭(123)의 출력들을 나타내며, MCLK1은 1/2 듀티를 가지는 제1 변조 클럭을 나타낸다.
도 8은 도 1에 도시된 1/3 듀티 클럭 발생부(130)의 회로도로서, 1/3 듀티 클럭 발생부(130)는 인버터(132), 플립플롭(131), NAND 게이트(133) 및 인버터(134)로 구성되어 있다. 인버터는 시스템 클럭 발생부(110)에서 출력된 시스템 클럭들중 PI1B를 반전하여 출력하여 플립플롭(131)의 클럭 단자(CK)로 인가한다. 플립플롭(131)의 반전 클럭 단자(/CK)로는 PI1B가 인가되며, 입력 단자(D)로는 그 자신의 반전 출력(/Q)이 인가되며, 리세트 단자(/R)로는 리세트 신호(RESETB)가 인가된다. 따라서, 플립플롭(131)의 출력(131Q)은, 도 9에 도시한 바와 같이, PI1B 신호의 하강 엣지 마다 토글된다. NAND 게이트(133) 및 인버터(134)에 의하여 플립플롭(131)의 출력 및 PI1B 신호가 논리곱되어 듀티가 1/3인 제2 변조 클럭(MCLK2)이 발생된다. 제2 변조 클럭(MCLK2)의 파형은 도 9에 도시한 바와 같다.
1/4 듀티 클럭 발생부(140)의 구체적인 회로도는 도 10에 도시되어 있으며 이에 관련된 신호들의 파형은 도 11에 도시되어 있다. 도 10 및 도 11을 참조하면, 1/4 듀티 클럭 발생부(140)는 인버터(142), 플립플롭(141), NAND 게이트(143) 및 인버터(144)로 이루어져 있다. 인버터(142)는 시스템 클럭(PI1B)을 반전하여 이를 플립플롭(141)의 클럭 단자(CK)로 인가한다. PI1B 신호는 또한 플립플롭(141)의 반전 클럭 단자(/CK)로 인가된다. 리세트 단자(/R)에는 리세트 신호(RESETB)가 인가되고 입력 단자는 그 자신의 반전 출력이 인가된다. 그리하여 플립플롭(141)의 출력(141Q)은 도 11에 도시한 바와 같이 PI1B 신호의 하강 엣지 마다 토글된다. NAND 게이트(143) 및 인버터(144)에 의하여 PI1B, PI3B 및 플립플롭(141)의 출력이 논리곱되어 제3 변조 클럭(MCLK3)이 발생된다. 제3 변조 클럭(MCLK3)은 도 11에 도시한 바와 같이, 듀티가 1/4인 클럭이다.
도 12는 도 1에 도시된 선택부의 구체적인 회로의 일 예를 나타낸 것으로 다수의 AND 게이트들(161, 162, 163, 164), 다수의 인버터들(165, 167) 및 다수의 NOR 게이트들(166, 168)로 구성되어 있다. 이와 같은 구성을 가지는 회로는 선택 신호(S1, S2)에 따라 제1 변조 클럭(MCLK1), 제2 변조 클럭(MCLK2) 및 제3 변조 클럭(MCLK3)중 어느 하나를 선택하여 출력하며, 어느 것도 선택될 필요가 없는 경우에는 전원 신호(VDD)가 선택된다. 다음 표 1은 도 12에 도시된 선택부의 출력 특성을 나타낸 것이다.
S1 S2 MCLK
0 0 VDD
0 1 MCLK1
1 0 MCLK3
1 1 MCLK2
본 발명에 따른 주파수 변조 회로는 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따른 주파수 변조 회로는 의도하는 시스템 클럭에 맞추어 다양한 듀티 사이클을 가진 주파수를 발생할 수 있기 때문에, 이를 내장하는 리모콘 등과 같은 제품에서는 시스템클럭에 활성구간에 발생하는 듀티 사이클을 선택적으로 사용하여 다양한 기능을 수행할 수 있다. 따라서, 이와 같은 주파수 변조 회로를 내장하는 제품의 성능이 향상되는 이점이 있다.

Claims (5)

  1. 반도체 장치의 외부에서 인가되는 외부 클럭을 변조하는 회로에 있어서,
    상기 외부 클럭을 입력하여 서로 다른 기간에 활성화하고 기준 동작신호들로 작용하는 시스템 클럭들을 발생하는 시스템 클럭 발생부;
    상기 외부 클럭에 동기되며 자신의 출력들을 분주하는 분주기들에 의하여 듀티 기간이 1/2인 제1 변조 클럭을 발생하는 1/2 듀티 클럭 발생부;
    상기 시스템 클럭에 동기되고 자신의 출력을 분주하는 분주기의 출력을 활성화시키는 상기 시스템 클럭에 의하여 듀티 기간이 1/3인 제2 변조 클럭을 발생하는 1/3 듀티 클럭 발생부;
    상기 시스템 클럭에 동기되고 자신의 출력을 분주하는 분주기의 출력을 활성화시키는 상기 시스템 클럭에 의하여 듀티 기간이 1/4인 제3 변조 클럭을 발생하는 1/4 듀티 클럭 발생부;
    상기 제1, 제2 및 제3 변조 클럭중 하나의 변조 클럭을 선택하기 위하여 2개 제어신호의 조합으로 구성되는 선택부를 구비하는 것을 특징으로 하는 주파수 변조 회로.
  2. 제1항에 있어서, 상기 시스템 클럭 발생부는
    상기 외부 클럭에 근거하여 제어 클럭을 발생하는 제어 클럭 발생부;
    상기 제어 클럭에 동기하여 동작하며 순환 연결되어 있는 다수의 플립플롭들;
    상기 다수의 플립플롭들의 출력들에 근거하여 서로 다른 기간에 액티브되는 다수의 시스템 클럭들을 발생하는 시스템 클럭 합성부; 및
    상기 플립플롭들의 출력들에 근거하여 리세트 제어 신호를 발생하는 리세트 제어 신호 발생부를 구비하며,
    상기 리세트 제어 신호에 의하여 상기 플립플롭이 동시에 리세트되는 것을 특징으로 하는 주파수 변조 회로.
  3. 제1항에 있어서, 상기 1/2 듀티 클럭 발생부는
    상호 직렬로 연결되어 있으며 각각 그 자신의 입력을 분주하여 출력하는 다수의 분주기들을 구비하며, 상기 외부 클럭이 첫 번째 분주기의 입력으로 인가되고 최종단의 반전 출력을 1/2 듀티 변조 클럭으로 출력하는 것을 특징으로 하는 주파수 변조 회로.
  4. 제1항에 있어서, 상기 1/3 듀티 클럭 발생부는
    상기 시스템 클럭들 중 어느 하나에 동기하여 동작하고 그 출력이 토글되는 플립플롭; 및
    상기 플립플롭의 출력과 상기 시스템 클럭을 입력하여 1/3 듀티 변조 클럭을 발생하는 논리 게이트부를 구비하는 것을 특징으로 하는 주파수 변조 회로.
  5. 제1항에 있어서, 상기 1/4 듀티 클럭 발생부는
    상기 시스템 클럭들 중 어느 하나에 동기하여 동작하고 그 출력이 토글되는 플립플롭; 및
    상기 플립플롭을 구동하는 시스템 클럭, 상기 시스템 클럭들 중 다른 하나 및 상기 플립플롭의 출력을 입력하여 1/4 듀티 변조 클럭을 발생하는 논리 게이트부를 구비하는 것을 특징으로 하는 주파수 변조 회로.
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