JPH03179835A - エラスティック・ストア方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエラスティック・ストア方式に関し、特に伝送
機器等のタイミングの異なる信号系の間で速度変換等に
用いられるエラスティック・ストア方式に関する。

〔従来の技術〕

従来、この種のエラスティック・ストア方式として、書
き込み・読み出しが異なった速度で行え、かつ書き込み
・読み出しが同時に行える非同期のデュアルポート・メ
モリあるいはレジスタファイルを用いて構成する技術が
知られている。しかし、非同期メモリは、同期メモリに
比べて回路規模が大形化するという難点があり、これを
避けるために同期メモリを使用する方式がある。

第４図に８ビット×Ｍワードの同期メモリを用いて直列
データ信号の書き込み・読み出しを行なう構成をもつ従
来方式のブロック図を、また第５図にこの従来方式で書
き込み・読み出しタイミング信号の速度は同一で位相を
互いに独立とした場合の書き込み・読みだしのタイミン
グチャートを示す。

第１図に於て、参照番号１は書き込み側の直列のデータ
信号ａを８ビツトの並列信号に変換する直・並列変換部
、２はデータ信号ａを同期した書き込み側のタイミング
信号すを８分周する分周部を示す。書き込みアドレス発
生部４は、分周部２から出力信号、及び書き込み側のフ
レーム位相を示す書き込みフレーム信号Ｃを受け、書き
込みタイミング信号８ビット幅の、書き込みアドレス信
号を発生する。１０は読み出しタイミング信号ｄを８分
周する分周部を示し、６は読み出しアドレス発生部で、
分周部１０からの出力信号をカウンタのクロック信号と
し、読み出しフレーム信号ｅをカウンタの初期化信号と
して、読み出しタイミング信号８ビット幅の読み出しア
ドレス信号を発生している。

参照番号７はアドレスセレクタ部で、分周部１０からの
読み出し側のタイミングに同期した書き込み・読み出し
モード識別信号に応じて、書き込み及び読み出しアドレ
ス信号の一方を選択してメモリ部８へ供給している。メ
モリ部８は、８ピツ）ＸＭワードの同期メモリである。

９は、メモリ部８から読み出された並列信号を、読み出
しタイミング信号ｄに同期した直列信号ｆに変換する並
・直列変換部を示す。

第５図に於て、ｂは書き込みタイミング信号を示し、ｇ
はこれに８分周したタイミング信号を示している。また
、ｈは８ビット並列変換された書き込みデータ信号を示
し、ｋはｇに同期した書き込みアドレス信号である。ま
た、ｄは読み出し側タイミング信号、１はこれを８分周
したタイミング信号、ｍは読み出しアドレス信号である
。またｎは読み出しタイミング信号ｄを２分周した、書
き込み・読み出し識別信号であり、ここでは「Ｏ」が書
き込み、「１」が読み出しのモードを示している。ｐは
信号ｎに応じて選択されメモリ部８に供給されるアドレ
ス信号である。

ここで、メモリ部８に供給されるアドレス信号ｐに注目
すると、時刻ｔ１及びｔ２で書き込みアドレスに変化点
が生じている。

〔発明が解決しようとする課題〕

上述した従来のエラスティック・ストア方式では、非同
期メモリを用いると同期メモリに比べ非常に大きな面積
を必要とするという欠点がある。

また、同期メモリを用いた場合には、書き込み及び読み
出しの各タイミング信号が同一速度でかつ一定の位相関
係にあることが必要になり、書き込み及び読み出しのタ
イミング信号系が互いに独立であるときには正しく書き
込み・読み出しが出来ないという問題点がある。すなわ
ち同期メモリでは、書き込み及び読み出しを時分割で切
替えしており、この切り替えのタイミングが例えば読み
出し側に同期していた場合、これと非同期の書き込み側
のアドレスやデータ信号には、書き込みタイミング中に
変化点を生じることがあり（第５図参照〉、このときに
誤書き込みを生じる。

〔課題を解決するための手段〕

本発明の方式は、書き込み側及び読み出し側からおのお
の独立のタイミング信号を受信するメモリ系に、前記書
込み側から入力される直列のデータ信号をＮ（Ｎは予め
設定した正整数）ビットの並列信号に変換する直・並列
変換部と、前記書き込み側から与えられる前記タイミン
グ信号をＮ分周する分周部と、前記分周部から与えられ
る分周信号と前記書き込み側から与えられるフレームタ
イミング信号と前記読み出し側から与えられる前記タイ
ミング信号及びフレームタイミング信号とを受けて書き
込み及び読み出しの切替えと同期したタイミング信号を
発生するタイミング変換部と、前記タイミング変換部が
発生するタイミング信号を受けて書き込みアドレス信号
を発生する書き込みアドレス発生部と、前記タイミング
変換部が発生するタイミング信号を受けて読み出しアド
レス信号を発生する読み出しアドレス発生部と、前記直
・並列変換部からの受信するデータ信号を前記書き込及
び読み出しアドレス信号に応答して一時蓄えるメモリ部
と、前記メモリ部から読み出されたＮビット並列信号を
直列に変換する並列・直列変換部とを、備えている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の１実施例の構成を示すブロック図であ
る。同図において、参照番号１は書き込み側の直列のデ
ータ信号ａをＮビットの並列信号に変換する直・並列変
換部、２はデータ信号ａに同期した書き込み側のタイミ
ング信号すをＮ分周する分周部を示す、なお、この実施
例ではＮ＝８である。また、３はタイミング変換部であ
り、信号すを８分周したタイミング信号ｇ、書き込み側
のフレーム位相を示す書き込みフレーム信号Ｃ２読み出
し側のタイミング信号ｄ、及び読み出し側のフレーム位
相を示す読み出しフレーム信号ｅを受けて、マクロ的に
は書き込み側の信号に同期し、ミクロ的には読み出し側
のタイミング信号に同期したタイミング信号を作り、書
き込みアドレス発生部４に供給している。即ち、信号す
を８分周したタイミング信号ｇの立ち上がり直後の最初
の読み出しタイミング信号ｄの立ち上がり変化点を示す
信号を、書き込みアドレス発生部４のカウンタのクロッ
ク信号として、また書き込みフレーム信号ｅの立ち上が
り直後の最初の読み出しタイミング信号ｄの立ち上がり
変化点を示す信号を、書き込みアドレス発生部４のカウ
ンタの初期化信号（リセット〉として書き込みアドレス
発生部４へ供給している。また、読み出しタイミング信
号ｄを２分周した信号ｎを、書き込み及び読み出しモー
ドの識別信号としてアドレスセレクタ部７へ供給してい
る。更に、書き込みアドレス発生部４のカウンタのタロ
ツク信号と立ち上がり直後の最初の書き込みモードを示
す信号を、ライトイネーブル信号としてメモリ部８に供
給している。

参照番号４は書き込みアドレス発生部を示しタイミング
変換部３から与えられる信号に応じて、書き込みタイミ
ング信号８ビット幅の書き込みアドレス信号ｑを発生す
る。分周部５は、読み出しタイミング信号を８分周する
。また読み出しアドレス発生部６は、分周部５からの信
号ｇをカウンタのクロック信号とし、読み出しフレーム
信号ｅをカウンタの初期化信号として、読み出しタイミ
ング信号８ビット幅の読み出しアドレス信号ｒを発生し
ている。

アドレスセレクタ部７は、タイミング変換部３からの書
き込み・読み出しモード識別信号ｎに応じ、書き込み及
び読み出しアドレスを選択しメモリ部８から読み出され
た並列信号を、読み出しタイミング信号ｄに同期した直
列信号ｆに変換する並・直列変換部を示す。

本実施例を、書き込み及び読み出し速度が同一で位相は
独立のフレームアライナに適用した場合の動作のタイミ
ングを第２図に例示する。同図において、ｂは書き込み
タイミング信号を示し、ｇはこれを８分周したタイミン
グ信号、ｈは８ビット並列変換された書き込みデータ信
号、ｑはタイミング変換部３で作られた信号によりマク
ロ的には書き込み側の信号ｇに同期し、ミクロ的には読
み出しタイミング信号に同期した書き込みアドレス信号
である。また、ｄは読み出し側タイミング信号、ｇはこ
れを８分周したタイミング信号、ｒは読み出しアドレス
信号、ｎは読み出しタイミング信号ｄを２分周した書き
込み読み出し識別信号であり、ここでは「０」が書き込
み、「１」が読み出しのモードを示している。Ｓは、信
号ｎに応じて選択されメモリ部８に供給されるアドレス
信号で、読み出しタイミング信号ｄの１タイムスロツト
毎に書き込み及び読み出しのアドレスが交番している。

またＵは、前述の手順により作成されたタイトイネーブ
ル信号であり、この位置で書き込み測データ信号りはメ
モリ部８に書き込まれる。

第２図から分かるように、書き込み及び読み出しタイミ
ング信号す及びｄの位相が異なっていても、メモリ部８
への書き込み及び読み出し位置を行なえる。

次に、本実施例を書き込み及び読み出し速度の比が３：
２であるような速度変換回路に適用した場合の動作タイ
ミングを第３図に例示する。第２図と同様に、ｂは書き
込みタイミング信号を示し、ｇはこれを８分周したタイ
ミング信号を示している。また、ｈは８ビット並列変換
された書き込みデータ信号を示し、ｑはタイミング変換
部３で作られた信号によりマクロ的には書き込み側の信
号ｇに同期し、ミクロ的には読み出しタイミング信号に
同期した書き込みアドレス信号である。ｄは読み出し側
タイミング信号、１はこれを８分周したタイミング信号
、ｒは読み出しアドレス信号である。また、ｎは読み出
しタイミング信号ｄを２分周した書き込み読み出し識別
信号であり、Ｓは信号ｎに従って選択されメモリ部８に
供給されるアドレス信号で、読み出しタイミング信号の
１タイムスロツト毎に書き込み及び読み出しのアドレス
が交番している。またＵは、前述の手順により作成され
たタイトイネーブル信号であり、この位置で書き込み側
データ信号りはメモリ部８に書き込まれる。

なお、本実施例ではＮ＝８の場合について説明したが、
Ｎは下記の条件を満たす範囲で任意に設定が可能である
。

Ｎの条件：書き込みタイミングの周期〉読み出しタイミ
ングの周期×３／Ｎ （書き込みタイミング周波数〈読み 出しタイミング周波数ｘＮ／３） また、本実施例では書き込み側のタイミングを読み出し
側に合わせる場合を例示したが、読み出し側のタイミン
グを書き込み側に合わせることも、同様の方法で実現で
きる。

〔発明の効果〕

以上説明したように、本発明のエラスティック・ストア
方式によれば、マクロ的には書き込み側のタイミング信
号に、ミクロ的には読み出し側のタイミング信号に同期
したメモリ書き込みのタイミングを設定することにより
、同期式メモリを用いて非同期のデュアルポート・メモ
リ等を用いた従来方式と同様の動作をさせることができ
、集積回路上に従来よりも小さな面積でエラスティック
・ストア方式の回路を実現できる。

【図面の簡単な説明】

第１図は本発明の１実施例を示すブロック図、第２図及
び第３図は第１図の構成の動作を例示するタイミングチ
ャート、第４図及び第５図は従来のエラスティック・ス
トア方式を示すブロック図及びタイミングチャートであ
る。 １・・・直・並列変換部、２．５．１０・・・分周部、
３・・・タイミンク変換部、４・・・書き込みアドレス
発生部、６・・・読み出しアドレス発生部、７・・・ア
ドレスセレクタ部、８・・・メモリ部、９・・・並・直
列変換部。

Claims (1)

【特許請求の範囲】
1. 書き込み側及び読み出し側からおのおの独立のタイミン
   グ信号を受信するメモリ系に、前記書込み側から入力さ
   れる直列のデータ信号をＮ（Ｎは予め設定した正整数）
   ビットの並列信号に変換する直・並列変換部と、前記書
   き込み側から与えられる前記タイミング信号をＮ分周す
   る分周部と、前記分周部から与えられる分周信号と前記
   書き込み側から与えられるフレームタイミング信号と前
   記読み出し側から与えられる前記タイミング信号及びフ
   レームタイミング信号とを受けて書き込み及び読み出し
   の切替えと同期したタイミング信号を発生するタイミン
   グ変換部と、前記タイミング変換部が発生するタイミン
   グ信号を受けて書き込みアドレス信号を発生する書き込
   みアドレス発生部と、前記タイミング変換部が発生する
   タイミング信号を受けて読み出しアドレス信号を発生す
   る読み出しアドレス発生部と、前記直・並列変換部から
   の受信するデータ信号を前記書き込及び読み出しアドレ
   ス信号に応答して一時蓄えるメモリ部と、前記メモリ部
   から読み出されたＮビット並列信号を直列に変換する並
   列・直列変換部とを、備えていることを特徴とするエラ
   スティック・ストア方式。