JPS62236213A - デジタル位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力信号に位相同期した信号を得るためのデ
ジタル位相同期回路（ＤＰＬＬ）に関するものである。

〔従来の技術〕

従来、この種のデジタル位相同期回路は、入力信号と入
力信号周期に相当する周期の分周器出力とを位相比較器
に入力し、分周器出力の位相が入力信号位相に対して進
んでいる場合にはクロックを間引き遅れている場合には
クロックを挿入するクロック制御回路と、間引き又は挿
入されたクロックを分周する分周器とを有し、分周器出
力を位相比較器へ入力するというループ構成となってい
た。

〔発明が解決しようとする問題点〕

上述した従来のデジタル位相同期回路は、入力信号の位
相と出力信号の位相を比較し、両者の位相差を縮めるよ
うに分周器へ与えるクロック数を制御する。例えば、入
力信号の位相に対して出力信号の位相が進んでいる場合
は、発振器からのクロックパルスを間引いて分周器に与
えるクロック数を減少し、逆に遅れている場合は、クロ
ックパルスを挿入して分周器に与えるクロック数を増加
させるように動作する。

従って、入力信号が長周期信号である場合には、引込み
時間が長くなるという欠点を有していた。

また、従来方式で引込み速度を速めることを考えると、
クロックパルスの間引きＸは挿入といった制御量を多く
しなければならず、結果として、デジタル位相同期回路
出力であって入力信号に位相同期した信号に大きなジッ
タ量を付加することとなる。

〔問題点を解決するための手段〕

このような欠点を除去するために本発明は、入力信号に
位相同期した出力信号を得るデジタル位相同期回路にお
いて、同期引込動作開始時点に分周器の位相を強制的に
入力信号の位相に従わせるためのパルス信号を発生する
位相制御パルス発生回路と、入力信号の変化点において
分周器の各段の出力信号をラッチするレジスタ回路と、
このレジスタ回路の出力から人力信号との位相差を検出
し分周器の出力の１つを選択する選択回路へ選択制御信
号を出力する選択制御回路と、選択回路の出力信号の変
化点で選択制御回路からの入力信号位相に対する進み遅
れ情報によって発振器からのクロック信号の間引き又は
挿入の制御を行なうクロッ°り制御回路とを設けるよう
にしたものである。

〔作用〕

本発明においては、長周期の入力信号に対しても引込み
が速く、出カシツタも少なく押さえられる。

〔実施例〕

本発明に係わるデジタル位相同期回路の一実施例を第１
図に示す。第１図において、１．２は入力端子、３は出
力端子、４は位相制御パルス発生回路、５は分周器、６
はレジスタ回路、７は選択制御回路、８は選択回路、９
は発振器、１０はクロック制御回路である。

端子１に遠端からの入力信号が入力された後、端子２に
引込動作開始を示す信号が与えられ、位相制御パルス発
生回路４は、入力信号の変化点において１回だけ分周器
５に対し位相制御パルスを出力する。例えば、入力信号
の立上り時点を用いる場合には、それまで任意の位相状
態であった分周器５の最上位段を「ｌ」、他の各段を「
０」とし、入力信号の立下り時点を用いる場合には、全
段を「０」とすることにより、強制的に本ループの位相
は入力位相に従わされることとなる。ただし、これだけ
では、遠端からの入力信号の発振周波数と発振器９の発
振周波数との間の偏差によって徐々に位相差が広がるた
め、初期の強制的な位相制御後に入力信号の位相に対す
る追従動作が必要となる。

レジスタ回路６は、端子ｌからの人力信号の変化点で分
周器５の各段の状態をラッチする。従って、レジスタ回
路６の出力は、入力信号に対する分周器５の位相状態を
表現することとなる。

選択制御回路７は、読出し専用メモリ　（ＲＯＭ）を有
し、位相に応じてクロックの制御量を増減させるため、
選択回路８への選択信号とクロック制御回路ｌＯへの進
み遅れ信号が予め書き込まれ、レジスタ回路６の出力を
アドレス入力として上記選択信号と進み遅れ信号を出力
する。

選択回路８は、選択制御回路７からの選択信号によって
分周器５の各段の出力の１つを選択出力する。例えば、
位相差が大きい場合はクロックパルスの制御量を多くす
るために分周器５の各段の出力のうち下位の段の出力を
選択出力し、位相差が小さい場合は上位の段の出力を選
択出力するようにする。

クロック制御回路１０は、選択回路８からの選択出力信
号の変化点で選択制御回路７の出力である進み遅れ信号
によって発振器９からのクロックパルスの間引き・挿入
の操作を行なう。

間引き・挿入操作を受けたクロックパルスは、端子３へ
出力されると共に分周器５のクロックとして与えられる
。この一連の動作の繰り返しによって、分周器５の各段
の出力から入力信号に位相同期した信号を得ることがで
きる。

第２図は位相制御パルス発生回路４の一実施例を示す回
路図である。この回路４の動作を第２図、第３図を用い
て説明する。

第３図（ａ）に示す端子１からの人力信号は、必要なパ
ルス幅に相当する遅延時間を持つ遅延回路４１とインバ
ータ４２とアンドゲート４３によって、第３図（Ｃ１に
示すように立下り時点でパルス信号が作られ、第３図（
ｂｌに示す端子２からの引込動作開始信号によって、例
えばｒｌＪで引込動作を行なうとすれば、引込動作開始
信号が立上った後から、第３図（ｄｌに示すように、ア
ンドゲート４３出力のパルスがアンドゲート４４の出力
に表われる。またフリップフロップ（以下ｒＦＦＪとい
う）４６は、引込動作以前はセントされている。引込動
作１　　　　　カ、開始、□ヨ、ア２．ゲー１４４ｏ出
カすｌ初のパルスをインバータ４５を介してＦＦ４６に
入力することによって、ＦＦ４６の出力はｒＯＪとなる
。従ってアンドゲート４７は、第３図ｔｅｌに示すよう
に、引込動作開始後の最初の入力信号の立下り時点で作
られたパルスだけを出力するように動作する。

第４図はクロック制御回路１０の一実施例を示す回路図
である。この回路１０の動作を第４図。

第５図を用いて説明する。

第１図の選択回路８の出力信号（第５図（ｂ））が変化
した時に第５図＋ｄｌに示すＥＸ−ＯＲゲート１０２の
出力はｒｌＪとなり、この出力はＦＦｌＯ４に与えられ
、ＥＸ−ＯＲゲート１０３の出力する第５１図（ｆｌに
示すクロックの立上りによってＦＦ１０４の出力はｒｌ
Ｊとなる。また、この立上りによって、第５図（ｃ）に
示すＦＦｌ０１の出力が反転され、この反転によってＥ
Ｘ−ＯＲゲートｌＯ３で第５図（ａ）に示すクロックの
挿入が行なわれる。

この時ＥＸ−ＯＲゲート１０２の出力は「０」となり、
第５図（ｅ）に示すＦＦ１０４の出力は挿入されたクロ
ックの立上りでｒＯＪとなる。このＦＦ１０４の出力は
ナントゲートｌＯ５の入力となり、第１図の選択制御回
路７からの進み遅れ信号（第５図（ｇ））によって、ナ
ントゲート１０７への出力を制御される。なお１０６は
インバータである。

第４図の回路における進み遅れ信号は、ｒｌＪで進み情
報、「０」で遅れ情報を表わす構成としているので、ナ
ントゲート１０７の出力としては、進み遅れ信号が「０
」の時は挿入されたクロックを出力し、「１」の時はク
ロックを間引いて出力するように動作することとなる（
第５図（ｈ））。

〔発明の効果〕

以上説明したように本発明は、同期引込動作開始時点に
分周器の位相を強制的に入力信号の位相に従わせるため
のパルス信号を発生し、入力信号の変化点において分周
器の各段の出力信号をラッチし、ラッチした信号と入力
信号との位相差を検出し、この位相差に応じた選択制御
信号を選択回路へ入力し、この選択回路の出力信号の変
化点で選択制御回路からの入力信号位相に対する進み遅
れ情報によって発振器からのクロンク信号の間引き又は
挿入の制御を行ない、間引き又は挿入の操作後のクロッ
クを分周器へ入力することにより、長周期の入力信号に
対しても速い引込みを実現することができ、また入力信
号と出力信号との位相差に応じたクロックパルスの増減
の制御を可変とすることができ、１周期内に均等に分散
した間引き・挿入動作によって出カシツタを少なく押さ
ええて人力信号に位相同期した出力信号を得ることがで
きる効果がある。

【図面の簡単な説明】

第１図は本発明に係わるデジタル位相同梱回路の一実施
例を示す系統図、第２図は第１図の回路を構成する位相
制御パルス発生回路の一実施例を示す回路図、第３図は
第２図の回路の動作を説明するためのタイムチャート、
第４図は第１図の回路を構成するクロック制御回路の一
実施例を示す回路図、第５図は第４図の回路の動作を説
明するためのタイムチャートである。 １．２・・・・入力端子、３・・・・出力端子、４・・
・・位相制御パルス発生回路、５・・・・分周器、６・
・・・レジスタ回路、７・・・・選択制御回路、８・・
・・選択回路、９・・・・発振器、１０・・・・クロッ
ク制御回路。

Claims (1)

【特許請求の範囲】
1. 入力信号と出力信号との位相比較を行ない、この比較結
   果によりクロックを制御し、分周器の出力位相を入力位
   相に従わせて入力信号に位相同期した出力信号を得るデ
   ジタル位相同期回路において、同期引込動作開始時点に
   前記分周器の位相を強制的に前記入力信号の位相に従わ
   せるためのパルス信号を発生する位相制御パルス発生回
   路と、前記入力信号の変化点において前記分周器の各段
   の出力信号をラッチするレジスタ回路と、このレジスタ
   回路の出力から前記入力信号との位相差を検出し前記分
   周器の出力の１つを選択する選択回路へ選択制御信号を
   出力する選択制御回路と、前記選択回路の出力信号の変
   化点で前記選択制御回路からの入力信号位相に対する進
   み遅れ情報によって発振器からのクロック信号の間引き
   又は挿入の制御を行なうクロック制御回路とを備え、こ
   のクロック制御回路の出力である間引き又は挿入の操作
   後のクロックを前記分周器へ入力することを特徴とする
   デジタル位相同期回路。