JPS6276323A - デジタル位相同期回路 - Google Patents
デジタル位相同期回路Info
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- JPS6276323A JPS6276323A JP20659185A JP20659185A JPS6276323A JP S6276323 A JPS6276323 A JP S6276323A JP 20659185 A JP20659185 A JP 20659185A JP 20659185 A JP20659185 A JP 20659185A JP S6276323 A JPS6276323 A JP S6276323A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、伝送路を介して送られてくる繰返し信号の
位相と、これを受ける側で発生する繰返し信号の位相を
同期式せるディジタル位相同期回路に関するものである
。
位相と、これを受ける側で発生する繰返し信号の位相を
同期式せるディジタル位相同期回路に関するものである
。
〔従来の技術〕
一般に、伝送路を介してディジタル信号が送られる場合
、伝送路の特性によって受信側に達するディジタル信号
は伝送路の特性によって歪を受けることか多い。このた
め、受信側では受信した信号をそのまま用いず、受信側
で発生した信号を受信信号に同期をせることによって、
歪の無い信号を得ている。
、伝送路の特性によって受信側に達するディジタル信号
は伝送路の特性によって歪を受けることか多い。このた
め、受信側では受信した信号をそのまま用いず、受信側
で発生した信号を受信信号に同期をせることによって、
歪の無い信号を得ている。
第３図はこのような用途に用いられる回路である。同図
において端子ａは周波数ｆＣＬを有するクロック信号Ｃ
Ｌの入力端子、端子すは出力繰返し信号ＯＲの出力端子
、端子Ｃは周波数ｆ。を有する入力繰返し信号ＩＲの入
力端子、１はパルス除去回路、２はパルス挿入回路、３
は分周数Ｎが固定のカウンタ、４は位相比較回路、５は
デユーティ比５０％の出力信号を発生するモノバルチバ
イプレータ（以下Ｍ、Ｍと称する）でろる。
において端子ａは周波数ｆＣＬを有するクロック信号Ｃ
Ｌの入力端子、端子すは出力繰返し信号ＯＲの出力端子
、端子Ｃは周波数ｆ。を有する入力繰返し信号ＩＲの入
力端子、１はパルス除去回路、２はパルス挿入回路、３
は分周数Ｎが固定のカウンタ、４は位相比較回路、５は
デユーティ比５０％の出力信号を発生するモノバルチバ
イプレータ（以下Ｍ、Ｍと称する）でろる。
位相比較回路４は出力繰返し信号ｏＲの位相が入力繰返
し信号ＩＲの位相より遅れている場合、遅れ判定出力Ｓ
ノを出力し、出力繰返し信号ＯＲの位相が入力繰返し信
号ＩＲの位相より進んでいる時、進み判定出力Ｓｆ を
出力するようになっている。また、入力繰返し信号工８
と出力繰返し信号ＯＲの位相が等しい時は、遅れ判定出
力８４および進み判定出力のいずれも送出しないように
なっている。パルス除去回路１は進み判定出力Ｓｆが１
個発生する度に、第４図（ａ）に示すクロック信号ＣＬ
から１個だけ、パルスを除去し、第４図［有］）に示す
パルス列を送出するが、進み判定出力ｓｆが供給されて
いない場合にはクロック信号ＣＬをそのまま送出するよ
うになっている。パルス挿入回路２は遅れ判定出力Ｓ、
が１個発生する度に、パルス除去回路１から供給でれる
第５図（、）に示すパ／ｌ／ ス列の１個のパルスを２
個のパルスに分離し第５図〜）に示すパルス列を出力す
るが、遅れ判定出力８４が発生していない時には、パル
ス除去回路１から供給でれた信号をそのまま出力するよ
うになっている。
し信号ＩＲの位相より遅れている場合、遅れ判定出力Ｓ
ノを出力し、出力繰返し信号ＯＲの位相が入力繰返し信
号ＩＲの位相より進んでいる時、進み判定出力Ｓｆ を
出力するようになっている。また、入力繰返し信号工８
と出力繰返し信号ＯＲの位相が等しい時は、遅れ判定出
力８４および進み判定出力のいずれも送出しないように
なっている。パルス除去回路１は進み判定出力Ｓｆが１
個発生する度に、第４図（ａ）に示すクロック信号ＣＬ
から１個だけ、パルスを除去し、第４図［有］）に示す
パルス列を送出するが、進み判定出力ｓｆが供給されて
いない場合にはクロック信号ＣＬをそのまま送出するよ
うになっている。パルス挿入回路２は遅れ判定出力Ｓ、
が１個発生する度に、パルス除去回路１から供給でれる
第５図（、）に示すパ／ｌ／ ス列の１個のパルスを２
個のパルスに分離し第５図〜）に示すパルス列を出力す
るが、遅れ判定出力８４が発生していない時には、パル
ス除去回路１から供給でれた信号をそのまま出力するよ
うになっている。
このように構成てれた回路は繰返し入力信号ＩＲと、繰
返し出力信号ＯＲの位相差に応じてパルス除去回路１ま
たは、パルス挿入回路２で処理された信号がカウンタ３
で分周きれ、Ｍ−Ｍ３によってデユーティ比５０％の信
号として出力される。この場合、入力繰返し信号工、と
出力繰返し信号ＯＲの周波数は等しい必要がおるので、
クロック信号ＣＬの周波数ｆｃは、入力繰返し信号Ｉ、
の周波数ｆｏ とカウンタ３の分周数Ｎの積に選ばれて
いる。
返し出力信号ＯＲの位相差に応じてパルス除去回路１ま
たは、パルス挿入回路２で処理された信号がカウンタ３
で分周きれ、Ｍ−Ｍ３によってデユーティ比５０％の信
号として出力される。この場合、入力繰返し信号工、と
出力繰返し信号ＯＲの周波数は等しい必要がおるので、
クロック信号ＣＬの周波数ｆｃは、入力繰返し信号Ｉ、
の周波数ｆｏ とカウンタ３の分周数Ｎの積に選ばれて
いる。
そして、入力繰返し信号ＩＲの位相が出力繰返し信号Ｏ
Ｒの位相よシも進んでいると、入力繰返し信号Ｉ、の１
周期に１回、クロック信号ＣＬからパルスが１個除去で
れ、この信号がカウンタ３によってＮ分周されるので、
出力繰返し信号ＯＲの位相が遅れる。このため入力繰返
し信号工Ｒの位相と出力繰返し信号ＯＲの位相がやがて
は一致するようになり、この時点で入力繰返し信号１Ｒ
と出力繰返し信号０３の同期がとれる。また入出力繰返
し信号ＩＲＩＯＨの位相が前述と逆の場合は、出力繰返
し信号ＯＲの位相が進むように制御され、同期がとれる
。
Ｒの位相よシも進んでいると、入力繰返し信号Ｉ、の１
周期に１回、クロック信号ＣＬからパルスが１個除去で
れ、この信号がカウンタ３によってＮ分周されるので、
出力繰返し信号ＯＲの位相が遅れる。このため入力繰返
し信号工Ｒの位相と出力繰返し信号ＯＲの位相がやがて
は一致するようになり、この時点で入力繰返し信号１Ｒ
と出力繰返し信号０３の同期がとれる。また入出力繰返
し信号ＩＲＩＯＨの位相が前述と逆の場合は、出力繰返
し信号ＯＲの位相が進むように制御され、同期がとれる
。
しかしながら前述した装置は、入力繰返し信号と出力繰
返し信号の周波数の差がクロック信号の周期よジも大き
いと、位相同期が不可能になるという欠点がある。この
欠点を除去するにはカウンタをプログラムカウンタとし
、その分周数Ｎを進み判定出力または遅れ判定出力によ
って制御することが考えられるが、入力繰返し信号が通
信路を介して伝送されてくる時はパルスにジッタまたは
雑音が含まれているので、これらの妨害によって分周数
が変動することから、同期状態に収束するまでの時間が
長くなってしまうという欠点がある。
返し信号の周波数の差がクロック信号の周期よジも大き
いと、位相同期が不可能になるという欠点がある。この
欠点を除去するにはカウンタをプログラムカウンタとし
、その分周数Ｎを進み判定出力または遅れ判定出力によ
って制御することが考えられるが、入力繰返し信号が通
信路を介して伝送されてくる時はパルスにジッタまたは
雑音が含まれているので、これらの妨害によって分周数
が変動することから、同期状態に収束するまでの時間が
長くなってしまうという欠点がある。
このような欠点を解決するためにこの発明は、所定期間
に発生する進み判定出力と遅れ判定出力の発生数を比較
し、発生回数の多い方の出力によって分周数を設定する
ようにしたものである。
に発生する進み判定出力と遅れ判定出力の発生数を比較
し、発生回数の多い方の出力によって分周数を設定する
ようにしたものである。
入力繰返し信号の急激な変化が吸収でれる。
第１図はこの発明の一実施例を示すブロック図でるり、
第３図と同一部分は同記号を用いている。
第３図と同一部分は同記号を用いている。
図において、６はプログラマブルカウンタ、７はアンプ
ダウンカウンタ、９，１０はアンド回路、１１は多数決
回路である。アップダウンカウンタ７は端子Ｕに「１」
レベルの信号が供給でれた時はアンプカウントを行ない
、端子りに「１」レベルの信号が供給された時はダウン
カウントを行なうようになっている。デコーダ８はアッ
プダウンカウンタ７から供給てれる信号が決められた上
限値以上の値を表わす時は、端子８ａから「０」レベル
の信号を出力し、入力信号が決められた下限値以下の値
を表わす時は、端子８ｂからｌ−０Ｊレベルの信号を送
出するようになっている。多数決回路１１は端子１１＆
に供給される信号の３周期毎にその期間中の信号Ｓｊと
Ｓｆのパルス数をそれぞれカウントし、信号Ｓｊのパル
ス数の方が多い場合はダウン信号ＳＤを出力し、信号Ｓ
ｆのパルス数の方が多い時はアップ信号ｓＵを出力する
ようになっている。アンプダウンカウンタ７からプログ
ラマブルカウンタ６に供給でれる信号は、プログラマブ
ルカウンタ６のプログラム端子のうち下位ピント端子に
供給てれ、上位ビット端子は固定となっている。
ダウンカウンタ、９，１０はアンド回路、１１は多数決
回路である。アップダウンカウンタ７は端子Ｕに「１」
レベルの信号が供給でれた時はアンプカウントを行ない
、端子りに「１」レベルの信号が供給された時はダウン
カウントを行なうようになっている。デコーダ８はアッ
プダウンカウンタ７から供給てれる信号が決められた上
限値以上の値を表わす時は、端子８ａから「０」レベル
の信号を出力し、入力信号が決められた下限値以下の値
を表わす時は、端子８ｂからｌ−０Ｊレベルの信号を送
出するようになっている。多数決回路１１は端子１１＆
に供給される信号の３周期毎にその期間中の信号Ｓｊと
Ｓｆのパルス数をそれぞれカウントし、信号Ｓｊのパル
ス数の方が多い場合はダウン信号ＳＤを出力し、信号Ｓ
ｆのパルス数の方が多い時はアップ信号ｓＵを出力する
ようになっている。アンプダウンカウンタ７からプログ
ラマブルカウンタ６に供給でれる信号は、プログラマブ
ルカウンタ６のプログラム端子のうち下位ピント端子に
供給てれ、上位ビット端子は固定となっている。
なお、プログラマブルカウンタ６、アンプダウカラン
ン７で、アンド回路９および１０．多数決回路は分周器
を構成しており、アップダウンカウンタ７の出力信号は
端子ｄから出力部に取出せるようになっている。
を構成しており、アップダウンカウンタ７の出力信号は
端子ｄから出力部に取出せるようになっている。
このように構成でれた装置の動作は次のとおりである。
出力繰返し信号ＯＲの位相が入力繰返し信号ＩＲの位相
より遅れている場合、位相比較回路４は遅れ判定出力を
発生するので、パルス挿入回路２によってクロック信号
ＣＬにパルスが挿入式れ、出力繰返し信号ＯＲの位相が
進むように制御でれる。そして、多数決回路１１はダウ
ン信号ＳＤを送出するので、アンプダウンカウンタ７は
ダウンカウントを行ない分周数Ｎを小嘔くする。
より遅れている場合、位相比較回路４は遅れ判定出力を
発生するので、パルス挿入回路２によってクロック信号
ＣＬにパルスが挿入式れ、出力繰返し信号ＯＲの位相が
進むように制御でれる。そして、多数決回路１１はダウ
ン信号ＳＤを送出するので、アンプダウンカウンタ７は
ダウンカウントを行ない分周数Ｎを小嘔くする。
出力繰返し信号ＯＲの位相が入力繰返し信号の位相より
進んでいる場合は前述と逆の制御が行なわれる。この制
御によって、入力繰返し信号工８と出力繰返し信号ＯＲ
の位相差がクロック信号ＣＬの周期より大きくなっても
、分周数Ｎが変化するので、同期追従が行なえる。
進んでいる場合は前述と逆の制御が行なわれる。この制
御によって、入力繰返し信号工８と出力繰返し信号ＯＲ
の位相差がクロック信号ＣＬの周期より大きくなっても
、分周数Ｎが変化するので、同期追従が行なえる。
多数決回路１１は前述したように、端子１１ａに供給で
れる出力繰返し信号ＯＲの３周期毎に、その期間中の遅
れ判定信号８７ と進み判定信号Ｓｆの数によって、ア
ップ信号ＳＵ″！ｌたけダウン信号ＳＤを発生するよう
になっているので、ジッタなどによって入力繰返し信号
ＩＲの位相が変動しても、アンプ信号ＳＵｔたはダウン
信号ＳＤは急激には変化しない。このため、入力繰返し
信号に急激な位相変化が生じても分周数Ｎの変化はゆる
やかになり、過大補正により振動状態になることが防止
づれ、平衡状態に達するまでの時間が長くなることを防
止している。
れる出力繰返し信号ＯＲの３周期毎に、その期間中の遅
れ判定信号８７ と進み判定信号Ｓｆの数によって、ア
ップ信号ＳＵ″！ｌたけダウン信号ＳＤを発生するよう
になっているので、ジッタなどによって入力繰返し信号
ＩＲの位相が変動しても、アンプ信号ＳＵｔたはダウン
信号ＳＤは急激には変化しない。このため、入力繰返し
信号に急激な位相変化が生じても分周数Ｎの変化はゆる
やかになり、過大補正により振動状態になることが防止
づれ、平衡状態に達するまでの時間が長くなることを防
止している。
また、アップダウンカウンタ７から出力でれる信号が表
わす数がろらかしめ決められた所定の範囲を外れると、
デコーダ８は端子８ａまたは８ｂから「０」レベルの信
号を出力するので、アンド回路９または１０が閉塞でれ
、アップダウンカウンタ７はその時点の状態以上には変
化せず、やは夛過大補正が防止でれる。アップダウンカ
ウンタ７の出力信号は端子ｄに引出きれているので、こ
の値によって外部から入力繰返し信号Ｃの周波数ｆ。
わす数がろらかしめ決められた所定の範囲を外れると、
デコーダ８は端子８ａまたは８ｂから「０」レベルの信
号を出力するので、アンド回路９または１０が閉塞でれ
、アップダウンカウンタ７はその時点の状態以上には変
化せず、やは夛過大補正が防止でれる。アップダウンカ
ウンタ７の出力信号は端子ｄに引出きれているので、こ
の値によって外部から入力繰返し信号Ｃの周波数ｆ。
を知ることができる。
第２図は他の実施例を示すブロック図であり、第１図と
同一部分は同記号を用いている。図において、１２はパ
ルス判定回路であシ、端子１２ａに供給される出力繰返
し信号の３周期毎にその期間中の遅れ判定信号Ｓｌと、
進み判定信号Ｓｆ をそれぞれカウントし、その差が所
定の値よシ大きければ、カウント数の多かった方の信号
に対応して次のような信号を送出するようになっている
。すなわち、遅れ判定出力Ｓ！と進み判定出力の差が所
定値よジ大きく、しかも遅れ判定出力Ｓノのカウント数
の方が大きければ、ダウン信号ＳＤを送出し、進み判定
信号Ｓｆのカウント数の方が大きければ、アンプ信号Ｓ
Ｕを送出するようになっている。
同一部分は同記号を用いている。図において、１２はパ
ルス判定回路であシ、端子１２ａに供給される出力繰返
し信号の３周期毎にその期間中の遅れ判定信号Ｓｌと、
進み判定信号Ｓｆ をそれぞれカウントし、その差が所
定の値よシ大きければ、カウント数の多かった方の信号
に対応して次のような信号を送出するようになっている
。すなわち、遅れ判定出力Ｓ！と進み判定出力の差が所
定値よジ大きく、しかも遅れ判定出力Ｓノのカウント数
の方が大きければ、ダウン信号ＳＤを送出し、進み判定
信号Ｓｆのカウント数の方が大きければ、アンプ信号Ｓ
Ｕを送出するようになっている。
このため、位相比較回路４の出力信号の変動が激しく変
化しても、プログラムカウンタ６の分周数は急激に変ら
ないので、第１図に示す回路よりも安定な動作が行なわ
れる。また、第２図に示す回路は端子ｅを設け、外部か
らアンプダウンカウンタ７の出力変化を禁止できるよう
にしているので、例えば、入力繰返し信号ＩＲが断とな
った時または、ノイズだけになった時等に、アンプダウ
ンカウンタ７の出方が急激に限界値に達することがなく
、このため限界値から収束状態に戻るのに長時間を要す
るような状態を防止できる。
化しても、プログラムカウンタ６の分周数は急激に変ら
ないので、第１図に示す回路よりも安定な動作が行なわ
れる。また、第２図に示す回路は端子ｅを設け、外部か
らアンプダウンカウンタ７の出力変化を禁止できるよう
にしているので、例えば、入力繰返し信号ＩＲが断とな
った時または、ノイズだけになった時等に、アンプダウ
ンカウンタ７の出方が急激に限界値に達することがなく
、このため限界値から収束状態に戻るのに長時間を要す
るような状態を防止できる。
以上説明したようにこの発明は、所定期間に発生する進
み判定出力と遅れ判定出力の発生数を比較し、発生回数
の多い方の出力によって分周数を決めるようにしたので
、入力繰返し信号の周期が急激に変動しても動作が安定
であるという効果を有する。
み判定出力と遅れ判定出力の発生数を比較し、発生回数
の多い方の出力によって分周数を決めるようにしたので
、入力繰返し信号の周期が急激に変動しても動作が安定
であるという効果を有する。
第１図はこの発明の一実施例を示すブロック図、第２図
は他の実施例を示すブロック図、第３図は従来の一例を
示すブロック図、第４図はノくルス除去回路の動作を示
す図、第５図はノくルス挿入回路の動作を示す図である
。 １・・・・パルス除去回路、２・・・・ノくルス挿入回
路、４・・・・位相比較回路、６・・・・プログラマブ
ルカウンタ、７・・・・アンプダウンカウンタ、８・・
・・デコーダ、１１・・・・多数決回路、１２・・・・
パルス判定回路。 特許出願人 日立電子株式会社 代理人 山川政樹（Ｉ七１２名） 第１図 第２図 第３図 第４図 （ａ）（ＣＬ） （ｂ） 第５図 （１）明細書８頁１０行、１０頁１行、１１頁５行１、
事件の表示 昭和６０年 特 許 願第２０６５９１号２、発明の名
称 デジタル位相同期回路 ３、補正をする者 事件との関係 特 許 出願人名称（氏名
） （５４２） Ｅ３立電子株式会社５、補正の対象 方式（偽 毎」と補正する。 （２）同書１２頁１２行の「安定である」を「安定であ
りかつ目的の入力信号に同期する寸での所要時間が短い
」と補正する。 以 上
は他の実施例を示すブロック図、第３図は従来の一例を
示すブロック図、第４図はノくルス除去回路の動作を示
す図、第５図はノくルス挿入回路の動作を示す図である
。 １・・・・パルス除去回路、２・・・・ノくルス挿入回
路、４・・・・位相比較回路、６・・・・プログラマブ
ルカウンタ、７・・・・アンプダウンカウンタ、８・・
・・デコーダ、１１・・・・多数決回路、１２・・・・
パルス判定回路。 特許出願人 日立電子株式会社 代理人 山川政樹（Ｉ七１２名） 第１図 第２図 第３図 第４図 （ａ）（ＣＬ） （ｂ） 第５図 （１）明細書８頁１０行、１０頁１行、１１頁５行１、
事件の表示 昭和６０年 特 許 願第２０６５９１号２、発明の名
称 デジタル位相同期回路 ３、補正をする者 事件との関係 特 許 出願人名称（氏名
） （５４２） Ｅ３立電子株式会社５、補正の対象 方式（偽 毎」と補正する。 （２）同書１２頁１２行の「安定である」を「安定であ
りかつ目的の入力信号に同期する寸での所要時間が短い
」と補正する。 以 上
Claims (4)
- （１）入力繰返し信号の位相と、クロック信号を分周器
で分周して得られる出力繰返し信号の位相とを比較し、
入力繰返し信号の位相が出力繰返し信号の位相よりも進
んでいるときは進み判定出力を送出し、入力繰返し信号
の位相が出力繰返し信号の位相よりも遅れているときは
遅れ判定出力を送出し、進み判定出力が送出されたとき
はクロック信号のパルス数を減少させ、遅れ判定出力が
送出されたときはクロック信号のパルス数を増加させる
処理を行なうことによつて、入力繰返し信号と出力繰返
し信号との位相同期を行なうデジタル位相同期回路にお
いて、所定期間内における進み判定出力の発生回数と遅
れ判定出力の発生回数とを比較して、進み判定出力の発
生回数の方が多いときは分周数を増加させ、所定期間内
における遅れ判定出力の発生回数の方が多いときは分周
数を減少させる分周器を備えたことを特徴とするデジタ
ル位相同期回路。 - （２）分周器は、進み判定出力の発生回数と遅れ判定出
力の発生回数の差が所定数を越えたときだけ分周数を変
化させることを特徴とする特許請求の範囲第１項記載の
デジタル位相同期回路。 - （３）入力繰返し信号の位相と、クロック信号を分周器
で分周して得られる出力繰返し信号の位相とを比較し、
入力繰返し信号の位相が出力繰返し信号の位相よりも進
んでいるときは進み判定出力を送出し、入力繰返し信号
の位相が出力繰返し信号の位相よりも遅れているときは
遅れ判定出力を送出し、進み判定出力が送出されたとき
はクロック信号のパルス数を減少させ、遅れ判定出力が
送出されたときはクロック信号のパルス数を増加させる
処理を行なうことによつて、入力繰返し信号と出力繰返
し信号との位相同期を行なうデジタル位相同期回路にお
いて、所定期間内における進み判定出力の発生回数と遅
れ判定出力の発生回数とを比較して進み判定出力の発生
回数の方が多いときは分周数を増加させ、所定期間内に
おける遅れ判定出力の発生回数の方が多いときは分周数
を減少させる分周器と、分周数を監視して分周数があら
かじめ決められた上限値および下限値を越えないように
制御する制御回路とを備えたことを特徴とするデジタル
位相同期回路。 - （４）分周器は、進み判定出力の発生回数と遅れ判定出
力の発生回数の差が所定数を越えたときだけ分周数を変
化させることを特徴とする特許請求の範囲第３項記載の
デジタル位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20659185A JPS6276323A (ja) | 1985-09-20 | 1985-09-20 | デジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20659185A JPS6276323A (ja) | 1985-09-20 | 1985-09-20 | デジタル位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276323A true JPS6276323A (ja) | 1987-04-08 |
Family
ID=16525938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20659185A Pending JPS6276323A (ja) | 1985-09-20 | 1985-09-20 | デジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2615677A1 (fr) * | 1987-05-20 | 1988-11-25 | Sony Corp | Circuit de boucle de verrouillage de phase numerique |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54150060A (en) * | 1978-05-18 | 1979-11-24 | Fuji Xerox Co Ltd | Phase locked loop circuit |
-
1985
- 1985-09-20 JP JP20659185A patent/JPS6276323A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54150060A (en) * | 1978-05-18 | 1979-11-24 | Fuji Xerox Co Ltd | Phase locked loop circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2615677A1 (fr) * | 1987-05-20 | 1988-11-25 | Sony Corp | Circuit de boucle de verrouillage de phase numerique |
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