JPH03236648A - 位相制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、位相制御回路に関し、特にデータ通信の受信
前記に用いられるビット同期用の位相制御回路に関する
。

〔従来の技術〕

従来のデータ通信の受信前記に用いられるビット同期用
の位相制御回路の構成の一例を第８図に示す。

データ通信においては、信号処理前記にて、受信前記よ
り入力されるジッタや、ノイズを伴なった受信信号より
誤りなく情報を取り出さなくてはならない、一般的な直
列データ伝送では、周知のように、データがビット単位
で直列に送られる。

したがって、受信信号から、データを抽出するには、ビ
ットの区切りを見出すこと、すなわち、ビット同期が必
要である。

このビット同期の技術は、データ通信にとって極めて重
要であり、同期性能を向上することは、通信品質を向上
させる大きな力となる。

周知のように、位相制御回路、すなわちＰＬＬは、この
ビット同期の最有力な同期性能向上手段である０位相制
御回路のこの種の応用は、従来はアナログ技術によるも
のが主流であったが、最近は、ディジタル技術と、これ
を支える半導体集積回路技術の進歩により、ディジタル
技術によるものが増加しつつある。

したがって、以下に説明する位相制御回路は、従来の例
を含めて、ディジタル方式のものを対象とする。

第８図を参照すると、従来のこの種の位相制御回路は、
位相比較器１と、フィルタ３と、分周器５から構成され
ていた。

位相比較器１は、端子Ｔ＋から入力され、パルス列から
構成される入力信号Ｓ＋と、位相同期後の端子Ｔｏから
出力される出力信号Ｓｏのパルス列を入力し、両者の位
相を比較してその位相差の有無およびその極性の情報を
論理値「１」または「０」の形で出力するものである。

このような機能の回路としては、周知のように、排他的
論理和回路やフリップフロップ等を組合せせたものがあ
る。

フィルタ３は、アップダウンカウンタと、その計数値を
所定の上限値または下限値と比較する比較回路と、関連
する論理回路から構成されている。その機能は、まず、
位相比較器１からの出力である位相差情報、すなわち、
論理値「１」または「０」を受け、「１」の場合は＋１
カウント、ｒＱＪの場合は一１カウントというようにア
ップダウンカウントし、その計数値が所定の上限値また
は下限値と比較する０次に、この比較結果、計数値がそ
れぞれの限界内であれば、そのまま何の処置もしないが
、上限値以上の場合は分周比を増加、下限値以下の場合
は分周比を減少するようそれぞれ指定する信号を、分周
器５に出力する。

分周器５は、周知のカウンタを用いた可変分周器である
。端子Ｔｓより入力される基準信号ＳＲを所定の分周比
で分周することにより、出力信号Ｓｏのパルス列を得る
。ここで、基準信号ＳＲは、水晶発振器等を用いた安定
な周波数源からの信号である０分周比はフィルタからの
分周比指定信号により制御される。

次に、従来の位相制御回路の動作について説明する。

第９図（ａ）、（ｂ）は、第８図で示す従来の位相制御
回路の動作タイムチャートである。

端子ＴＩより、入力信号Ｓ＋のパルス列が入力されると
、位相比較器１にて出力信号Ｓｏと位相比較される。こ
こで、第９図（ａ）に示すように、入力信号Ｓ＋のパル
スの前縁に対し出力信号Ｓｏのパルスの前縁が時間的に
進んでいる場合は論理値「Ｏ」を、第９図（ｂ）に示す
ように、反対の場合は「１」をそれぞれ出力する。

フィルタ３は、位相比較器ｌからの出力である論理値ｒ
１」または「Ｏ」を受け、「１」の場合は＋１カウント
、ｒ□、の場合は一１カウントというようにアップダウ
ンカウントし、その計数値が所定の上限値たとえば＋３
、または下限値たとえば−３と比較する。次に、この比
較結果、計数値がそれぞれの限界内であれば、そのまま
何の処置もしないが、上限値以上の場合は分周比を１だ
け増加、下限値以下の場合は分周比を１だけ減少するよ
うそれぞれ指定する信号を、分周器５に出力する。これ
は、位相ずれが、同方向に累積何回発生したかを、アッ
プダウンカウンタにて計数し、計数値が所定の値、本例
では３、に達したとき、分周比の増減を指定することに
相当するものであった。

分周器５は、フィルタ３からの分周比指定信号により、
分周比が設定されており、端子Ｔｓから入力される高安
定度の基準信号ＳＲを分周して、位相制御回路の出力信
号Ｓｏパルス列を発生する。

一例として、基準信号Ｓ１の周波数を２．５０８，８０
０Ｈｚ　、入出力信号周波数を９，８００Ｈｚとすると
、基準分周比は２５６となる。

これに対して、たとえば、入力信号Ｓ１の位相が出力信
号Ｓｏの位相より進んでいる場合、前述のように、位相
比較器１は、「１」を出力する。

この状態が、３パルス分連続すると、フィルタ３は、分
周比をｌだけ減少、すなわち２５５にするよう指定する
。その結果、出力信号Ｓｏの周波数が増大し、したがっ
て、パルス間隔が減少するので、パルスの前縁が入力パ
ルスの前縁にだんだん近すき、遂には一致する。さらに
この状態を保持すると、こんどは、出力信号Ｓｏのパル
スの前縁の方が、入力信号ＳＬのパルスの前縁より進む
ようになる。すると、位相比較器１は、「０」を出力す
るようになるが、２パルス分までは、何の処置もされな
いのでそのままである。これが、３パル目になると、こ
んどは、フィルタ３は、分周比を１増加、すなわち２５
６とするよう指定する。

これにより、出力信号Ｓｏの周波数は、再び低下し、パ
ルス間隔が増大する。

さらに、この状態、すなわち、出力信号Ｓｏのパルスの
前縁が、入力信号Ｓｌのパルスの前縁より進んでいる状
態が継続する場合は、３パルス目に、再び、分周比１の
増加が指定され、２５７分周となり、さらに周波数が低
下し、パルス間隔が増大することにより、出力位相が遅
れる。

以上の動作が繰返されることにより、入出力信号間の位
相同期がとれてくるものであった。

〔発明が解決しようとする課題〕

上述した従来の位相制御回路では、入力信号と出力信号
の位相比較を行なうとき、両者間の位相差の量が検出で
きない、そのため、位相差の存在を検出したときは、そ
の量に無関係に、マスタクロック信号分周器の分周比は
、ある一定の値、すなわち、１だけの増加あるいは減少
が行なわれる。したがって、従来の位相制御回路では、
初期引込み時間、あるいは、位相が突発的に大きくずれ
たときの同期外れ状態からの同期引込み時間が長くなる
という欠点があった。

さらに、分周比の変化量は、＋１、Ｏおよび−１の３段
階しかないため、追従範囲が狭いという欠点があった。

また、入出力間の位相差の存在の検出回数をカウントす
る操作を繰返し、フィルタやカウンタにおける値が所定
の値に達したとき、はじめて、分周比の指定を行なうの
で、追従に時間がかかり、応答が遅いという欠点があっ
た。

追従特性を改善するため、たとえば、分周比の変化量を
２．３・・・と増大すれば、引込み時間を短縮でき、追
従範囲も拡大できるが、その代償として、デコードされ
た信号のジッタ量が大きくなるという欠点があった。

以上説明したように、従来の位相制御回路では、追従範
囲の拡大および引込み時間の短縮と、デコードされた信
号のジッタの抑圧とは、相反する性能であるので、両方
を同時に満足させることは不可能であるという欠点があ
った。

〔課題を解決するための手段〕

本発明の位相制御回路は、パルス列から構成される入力
信号に位相同期したパルス列出力信号を出力する位相制
御回路において、 入力信号と出力信号の位相を比較し位相差量を両信号の
時間差として出力する位相比較手段と、前記時間差を予
め定められた基準の時間に対して位相差計測用クロック
パルスをアップまたはダ。

ランカウントしてディジタル数の位相差量を出力するア
ップダウンカウンタと、 前記位相差計測用クロックパルスを供給する手段と、 引続く前記ディジタル数の位相差量相互間の平均化を行
ない平均化ディジタル位相差量を出力する手段からなる
平均化フィルタと、 前記平均化ディジタル位相差量を復号しこれより可変分
周器の分周比を指定する分周比制御信号を出力する手段
からなるデコーダと、 前記パルス列出力信号の原周波数信号源である出力パル
ス周波数源信号供給手段と、 前記出力パルス周波数源信号を前記分周比制御信号によ
り可変分周して前記出力パルス列を発生する可変分周器
を備えるものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の第一の実施例を示す回路図である。

対象とする位相比較器は、−例として、従来例であげた
基準信号ＳＲの周波数を２，５０８，８００Ｈｚ、入出
力信号周波数を９，８００１１ｚ　、したがって、基準
分周比は２５６となるものを想定する。。

第１図において、本実施例の位相制御回路は、位相比較
器１と、アップダウンカウンタ２と、フィルタ３と、デ
コーダ４と、分周器５がら構成される。

位相比較器１は、端子ＴＩから入力され、パルス列から
構成される入力信号Ｓｔと、位相同期後の端子Ｔｏから
出力される出力信号Ｓｏのパルス列を入力し両者の位相
を比較して、その位相差の量が両信号の時間差に相当す
るパルス幅であり、また、入出力信号のいずれが進んで
いるかにより、アップ信号Ｕまたはダウン信号りの２つ
の信号として出力するものである。

このような機能の回路としては、周知のように、排他的
論理和回路やフリップフロップ等を組合せせたものがあ
る。

第２図（ａ＞は、位相比較器１の構成例を示す回路図で
ある。

第２図を参照すると、位相比較器１は、２個のＮＯＲゲ
ートＱ１１．Ｑ１２と、２個のインバタＱ１３．Ｑ１４
とから構成されている。一方のＮＯＲゲートＱ１１には
、入力信号Ｓ、と、インバータＱ１４により反転された
出力信号Ｓｏが印加され、ダウン信号りを出力する。ま
た、他方のＮＯＲゲートＱ１２には、出力信号Ｓｏと、
インバータＱ１３により反転された入力信号Ｓ！が印加
され、アップ信号Ｕを出力する。この回路は、周知の排
他的論理和回路の変形である。

第２図（ｂ）は、第２図（ａ）に示した位相比較器１の
真理値を示す。

本図より明かなように、入力信号Ｓｌが出力信号Ｓｏよ
り遅れている場合は、ダウン信号りは「Ｏ」、アップ信
号Ｕはｒｌ、、逆の場合はそれぞれの信号の論理値も反
対になる。また位相差がない場合は、アップ、ダウンの
両信号とも「０」となる。

アップダウンカウンタ２は、位相比較器ｌからの位相差
信号Ｕ、Ａを受け、それぞれの信号のパルス幅を、クロ
ックパルスＣＰにより、アップ、またはダウンカウント
する、周知のアップカウント入力とダウンカウント入力
とを有するアップダウンカウンタである０本例では、ア
ップ、ダウンともカウント幅を４とする。アップダウン
カウン夕２の計数結果は、位相比較器１からのアップ信
号Ｕ、ダウン信号りの位相差情報を、デジタル数値の位
相差量に変換することになる０本例では、正負の区別用
に１ビツト、数値に３ビツトの計４ビットのデータなる
。

クロックパルスＣＰは、アップダウンカウンタの動作用
に高安定度のものであり、また、ジッタ低減のため、充
分周波数が高いものである６本例では、前述の基準信号
をそのまま、すなわち、２゜５０８．８００Ｈｚを用い
る。

アップダウンカウンタ２の出力Ａは、フィルタ３に入力
される。

フィルタ３は、アップダウンカウンタ２がらの信号Ａの
デジタル数を入力し、引続くディジタル数の位相差量相
互間の平均化を行なって平均化ディジタル位相差量を出
力する機能を有する平均化フィルタである。

フィルタ３の構成例を第３図に示す。

第３図を参照すると、フィルタ３は、２つのレジスタ３
１．３２と、平均化回路３３から構成される。

レジスタ３１は、アップダウンカウンタ２からのディジ
タル数の位相差量である信号Ａを読込み、−時記憶する
周知の、本例では４ビツトのフリップフロップからなる
レジスタである。

レジスタ３２は、レジスタ３１の出力Ａ１として示され
る記憶内容を、位相比較器出力信号Ｓ。

のパルスの後縁のタイミングごとに読込む、レジスタ３
２と同様のレジスタである。レジスタ３１はその記憶内
容Ａ１を、レジスタ３２が読込むごとにクリアされ、そ
の直後に、アップダウンカウンタ２からの信号Ａを新た
に読込む。すなわち、レジスタ３１は、出力信号Ｓｏの
任意のパルスＰ１の位相差量を記憶し、レジスタ３２は
、その直前のパルスＰＯの位相差量を記憶することにな
る。レジスタ３２は、平均化回路３３からのリセット信
号Ｒにより、リセットされる。

平均化回路３３は、−例として、周知の加算器および関
連する論理回路からなり、レジスタ３１の記憶内容Ａ１
と、レジスタ３２の記憶内容Ａ２を次式により平均化演
算し、フィルタ３の出力である位相差量の平均値Ｂを求
めるものである。

Ｂ＝ＩＮＴ　（（Ａ１＋Ａ２）／２） なお、ＩＮＴＥＡ）は、Ａを越えない整数という意味で
、実際の計算では、演算結果の小数点以下の端数は、切
捨て処理を行なう。

さらに、平均化回路３３は、平均値Ｂが、予め定めた設
定値、たとえば１≦ＩＢ＋≦３のとき、リセット信号Ｒ
を出力し、レジスタ３２をクリアする。

デコーダ４は、フィルタ３の出力信号である、位相差量
平均値Ｂを復号し、これより、分周器５の分周比を指定
する分周比指定信号Ｃを出力するものである。

本実施例では、基準分周比２５６に対し、Ｂの値に応じ
て±６、すなわち、２５０〜２６２の範囲で分周比を指
定する。第４図に、Ｂの値に対する分周比の指定の一例
を示す。

このような機能の回路としては、たとえば、周知の読出
し専用メモリと関連する論理回路等で構成できる。

分周器５は、デコーダ４の出力である分周比指定信号Ｃ
により、分周比が指定される可変分周器である。基準信
号ＳＲを分周し、出力信号Ｓｏのパルス列を発生する。

本実施例では、前述のように、分周比は２５６±６の範
囲で可変することが必要であるので、−例として、周知
の、９ビツトのプログラマブルカウンタと関連する周辺
回路からなる構成を用いる。

次に、本実施例の動作について説明する。

第５図は、第１図〜第４図に示す本実施例の回路のタイ
ムチャートである。

第５図において、任意の時刻りのとき、出力信号Ｓｏが
、入力信号Ｓ１より、クロックパルスの７クロツク分進
んでいる場合を示す、ここで、クロックパルスの周波数
は、本実施例の想定により、２，５０８，８００Ｈｚで
あるから、１クロツク分の間隔は、約０．４μｓとなる
。したがって、この場合、位相比較器１より、７力ウン
ト分に相当する幅、すなわち、約２．８μｓの幅のｐ信
号が出力される。さらに、分周器５は、このとき基準分
周比２５６分周にプログラムされているものとする。

このＤ信号は、アップダウンカウンタ２にて、カウント
されるが、そのカウント長は、前述の通り、４であるの
で、カウント結果は、−４となる。したがって、アップ
ダウンカウンタ２の出力である位相差量は、−４であり
、これがディジタル数たとえばＡ＝０１００としてフィ
ルタ３に出力される。ここで、第１桁目のＯは−を示す
ものとする。

フィルタ３は、この位相差量Ａを、レジスタ３１に読込
むとともに、これまでレジスタ３１に記憶されていた数
値、すなわち、出力信号Ｓｏの１パルス分前の位相差量
を、レジスタ３２にシフトする。ここで、この値も−４
とする。したがって、両レジスタ３１．３２のそれぞれ
の記憶数値Ａｔ、Ａ２は両方とも−４、すなわち、ディ
ジタル数の例では、０１００となる。

平均化回路３３で、Ｂ＝ＩＮＴ　Ｃ（Ａ１＋Ａ２）／２
）を計算し、位相差平均化出力信号Ｂとして、次のデコ
ーダ４に出力する０本例では、この値は−４、すなわち
、０１００である。

デコーダ４は、第４図に示す−４に対する分周比の対応
値（ｎ−６）、本例ではｎ＝２５６なのでこの値は２５
０、を指定し、分周比指定信号Ｃとして出力され、分周
器５に印加される。

分周器５は、デコーダ４からの分周比指定信号Ｂ、すな
わち、２５０にしたがい、基準信号ＳＲを２５０分周す
るようにプログラムを変更する。

その結果、出力信号Ｓｏは周波数が上昇し、出力パルス
間隔が減少するので、パルスの前縁、すなわち位相が進
む。

この状態で、時刻Ｍに達すると、出力信号ＳＯに対し、
入力信号Ｓ１が３クロック分すなわち約１．２μｓ進み
の状態に近ずく、この場合、アップダウンカウンタ２の
位相差量出力Ａは、前述の説明と同様の過程で、−３と
なる。この値は、フィルタ３のレジスタ３１に入力され
、同時に、これまで記憶されていた数値−４は、レジス
タ３２にシフトされる。平均化回路３３で、両レジスタ
３１．３２の記憶数値Ａ１＝−３，Ａ２＝−４の平均値
Ｂを求めると、この値は−３となる。

同時に、１≦ＩＢ＋≦３という条件から、平均化回路３
３はリセット信号を発し、レジスタ３２をリセットして
、その記憶値を０にする。

フィルタの平均値出力Ｂ＝−３は、デコーダ４に印加さ
れ、これに対応する分周比指定信号Ｃ＝２５３を、分周
器５に入力する０分周器５は、ここで、２５３分周にプ
ログラムを変更され、したがって、出力信号Ｓｏの周波
数は低下し、パルス間隔が拡がる０以上のような、過程
で、だんだん入力信号Ｓ＋と出力信号Ｓｏとの位相が近
すき、時刻Ｎでは、はぼ、両信号の位相が一致した状態
となる。

時刻Ｎ以降は、入出力両信号間の位相のずれが生じない
限り、アップダウンカウンタ２の出力する位相差量Ａは
Ｏであり、したがって、フィルタ２の両レジスタ３１．
３２の記憶数値も０となるので、前述の過程と同様に、
分周器５は基準分周比の２５６を保持する。その結果、
出力信号Ｓ。

は、安定な９，８００Ｈｚのパルス列を維持する。

次に、前述の場合と逆に、出力信号Ｓｏが、入力信号Ｓ
＋よりクロックパルスＣＰの７クロツク分遅れている場
合について説明する。この場合、位相比較器１の出力は
、Ｕ信号となり、アップダウンカウンタ２の出力は、＋
４となるので、前述と同様の過程で、分周比は２６２か
ら始まり、最終的には、２５６分周となって、同期が成
立することになる。

次に、入力信号Ｓ＋が、小振幅の位相変動、たとえば、
位相比較器１の出力で、±１クロック分程度のもの、す
なわち、「ゆらぎ」を持つ場合について説明する。この
場合、アップダウンカウンタ２の出力は、＋１とＯ５あ
るいは、−１とＯを交互に出力する。したがって、前述
の説明から明らかなように、フィルタ３の平均化回路３
３の出力Ｂは、常にＯであり、デコーダ４の出力Ｃは、
分周器５の分周比を基準の２５６に保持すよう、指定し
続けるので、入力信号Ｓ＋の「ゆらぎ」に無関係に、同
期のとれた安定な出力信号Ｓｏを出力する。

以上の説明より明かなように、本実施例によれば、入力
信号Ｓ１と出力信号Ｓｏどの位相差量を、位相比較器１
と、アップダウンカウンタ２により、定量的に求め、こ
れにより、最適の分周比を指定することができる。

以上、本実施例では、特定の応用例、たとえば、入出力
信号の周波数が９，８００Ｈｚの場合を例として取上げ
たが、他の応用例、たとえば、ＩＯＭ）ｌｚの場合等も
、本発明の主旨を逸脱しない限り適用できることは勿論
である。

また、位相比較器等、構成要素についても、ＮＯＲゲー
トや、アップダウンカウンタ等の個別的な回路の代りに
、マイクロコンピュータ等を用いるもの等、様々な変形
が考えられるが、本発明の主旨を逸脱しない限り適用で
きることは勿論である。

次に、本発明の第二の実施例について説明する。

本発明の第二の実施例は、第一の実施例における位相比
較器１の構成を、第６図（ａ）に示す回路にした場合で
ある。

第一の位相比較器１との相異点は、次の通りである。

第６図を参照すると、位相比較器１は、入力信号端子側
に、遅延素子ＤＬＩ　１、フリップフロップＦＦＩＩが
、また、出力信号端子側に、同様な遅延素子ＤＬＬ２、
フリップフロップＦＦ１２がそれぞれ付加されているこ
とである。その他は、第１図と全く同様で、２個のＮＯ
Ｒゲ−トＱ１１、Ｑ１２と、２個のインバータＱ１３．
Ｑ１４とから構成されている。

遅延素子ＤＬＩＩ、ＤＬＬ２は、同一の遅延量、たとえ
ば、０．３μｓのものである。

フリップフロラ１ＦＦＩＩ、ＦＦ１２は、たとえば、周
知のセット優先ＲＳフリップフロップである。

以上の遅延素子ＤＬｉｌおよびフリップフロップＦＦ１
１で構成する回路は、周知のパルス幅検出回路の一種で
ある。本例では、０．３μｓ以上のパルス幅の信号のみ
通過させ、それ以下のものは、阻止される。

出力信号側の遅延素子ＤＬ１２とフリップフロラ１ＦＦ
１２とで構成する回路は、出力信号Ｓ。

を入力信号Ｓ＋と同じだけ遅延させ、両信号間の相対位
相差を、これらのパルス幅検出回路がない場合と同じに
するためのものである。

次に、本実施例の動作について説明する。

第７図は、第６図で示す本実施例の回路のタイムチャー
トである。

本実施例も、第一の実施例と同様の諸元、すなわち、入
力信号Ｓ＋および出力信号Ｓｏの周波数は、９，８００
Ｈｚ　、クロックパルス周波数は、２，５０８゜８００
Ｈｚとする。

この場合、入力信号に、たとえば、０゜３μｓ以下のパ
ルス状の雑音が重畳している場合、第７図、および、前
述の説明より明かなように、除去され、位相比較器１の
動作には、何ら影響しない。

その他については、全く、第一の実施例と同様なので、
重複を省くため、説明を省略する。

〔発明の効果〕

以上説明したように本発明によれば、入出力両信号間の
位相比較を行なうときに、位相比較器と、アップダウン
カウンタを用いて両信号間の位相差の量を検出し、その
検出された位相差量に応じて、マスタクロック分周器の
分周比の最適値を選択することができるので、引込み時
間が短縮されるとともに、引込み範囲が拡大されるとい
う効果がある。

また、フィルタには、平均化回路を設け、予め定めた時
間内の複数の受信データを平均化することにより、受信
信号の位相の「ゆらぎ」を低減するため、追従応答時間
を犠牲にすることなしに、「ゆらぎ」のない安定な位相
の出力信号を得ることができるという効果がある。

さらに１、幅の狭いパルス状のノイズを除去するという
効果がある。

同期式データ通信方式においては、本発明の位相制御回
路を用いることにより、引込み時間の短縮、追従範囲の
拡大、耐ノイズ性の向上、および位相「ゆらぎ」に影響
されない安定な位相のクロック信号を出力することがで
き、大幅な性能向上を達成できるので、その効果は大き
い。

アップダウンカウンタ、３・・・フィルタ、４・・・デ
コーダ、５・・・分周器、３１．３２・・・レジスタ、
３３・・・平均化回路。

Claims (1)

1. 【特許請求の範囲】 １、パルス列から構成される入力信号に位相同期したパ
   ルス列出力信号を出力する位相制御回路において、 入力信号と出力信号の位相を比較し位相差量を両信号の
   時間差として出力する位相比較手段と、前記時間差を予
   め定められた基準の時間に対して位相差計測用クロック
   パルスをアップまたはダウンカウントしてディジタル数
   の位相差量を出力するアップダウンカウンタと、 前記位相差計測用クロックパルスを供給する手段と、 引続く前記ディジタル数の位相差量相互間の平均化を行
   ない平均化ディジタル位相差量を出力する手段からなる
   平均化フィルタと、 前記平均化ディジタル位相差量を復号しこれより可変分
   周器の分周比を指定する分周比制御信号を出力する手段
   からなるデコーダと、 前記パルス列出力信号の原周波数信号源である出力パル
   ス周波数源信号供給手段と、 前記出力パルス周波数源信号を前記分周比制御信号によ
   り可変分周して前記出力パルス列を発生する可変分周器
   を備えることを特徴とする位相制御回路。 ２、前記位相比較器は、前記入力信号と前記出力信号の
   反転出力を入力とし、前記アップダウンカウンタに対す
   るアップ信号を出力する第一の否定論理和ゲートと、前
   記出力と前記入力の反転出力を入力とし前記アップダウ
   ンカウンタに対するダウン信号を出力する第二の否定論
   理和ゲートを含むことを特徴とする請求項１記載の位相
   制御回路。 ３、前記平均化フィルタは、前記出力信号のパルス列に
   同期した主クロックパルスの各刻時ごとに前記アップダ
   ウンカウンタから出力される前記平均化ディジタル位相
   差量を記憶する第一のシフトレジスタと、前記第一のシ
   フトレジスタの記憶数値が前記各刻時の次のクロックパ
   ルスにてシフトされる第二のシフトレジスタと、前記第
   一および第二の両シフトレジスタの記憶数値の平均値を
   計算する平均値計算手段を備えていることを特徴とする
   請求項１または２記載の位相制御回路。 ４、前記位相比較器の前記入力信号に対する予め定めら
   れたパルス幅以上の信号のみ通過させるパルス幅検出手
   段を有することを特徴とする請求項１または２または３
   記載の位相制御回路。 ５、前記パルス幅検出手段は遅延素子とフリップフロッ
   プを含むことを特徴とする請求項４記載の位相制御回路
   。