JPH03227123A - ディジタル位相制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル位相制御回路に関し、特にフロッ
ピィディスク駆動装置に使用されるディジタル位相制御
回路に関する。

〔従来の技術〕

７゜ッピイ、ディスクにはＦ　Ｍ　（Ｆｒｅｑｎｅｎｃ
ｙＭｏｄｕｒａｔｉｏｎ）方式、またはＭ　Ｆ　Ｍ　（
Ｍｏｄｉｆｉｅｄ　ＦｒｅｑｕｅｎｃｙＭｏｄｕｒａｔ
ｉｏｎ）方式で記録されているので、フロッピィ・ディ
スク駆動装置から出力される再生データには、クロック
・ビットと、データ・ビットとが含まれる。従って、フ
ロッピィ・ディスクからのデータの読み出しの際には、
クロック・ビットとデータ・ビットとに分離するために
、再生データに同期したクロックが必要となる。このク
ロックを発生する従来のディジタル位相制御回路の一構
成例を第３図に示す。

第３図において、従来のディジタル位相制御回路は、フ
ロッピィ・ディスク駆動装置が出力する再生データ３１
を基準クロックによって基準化する基準回路３２と、リ
セット機能を有する二進カウンタ３３と、Ｄタイプ・フ
リップフロップ３４とで構成した二分周回路とを有する
。ここで、ＭＳＢは、最上位ビットを示す。ここでは説
明を簡単にするために、再生データ３１はＭＦＭ方式で
、転送速度は５００Ｋｂｐｓとし、二進カウンタ３３は
４４ビツト構成とする。この時、第３図の構成により、
出力クロックを５００ＫＨｚとするためには、基準クロ
ックは１６ＭＨｚとすればよい。また基準化されたデー
タが、出力クロックの中央に位置する時を理想的な位相
関係とする。第４図（ａ）に、再生データ３１が入力さ
れないときの出力クロックと二進カウンタ３３の出力値
との関係を示す。第４図（ａ）より、前記の理想的な位
相関係とは、基準化された再生データが二進カウンタ３
３の出力値が零の時に位置することである。

従って、第３図に示すように、基準化された再生データ
によって二進カウンタ３３をリセットするように構成す
れは、理想的な位相関係を保つことができるようになる
。第４図（ｂ）の再生データは、〔ｌ　Ｏ１０１・・・
・・・〕というパターンで連続する２つの再生データの
ビット間隔は、基準クロ、りの３２クロック分である２
μ叢とし、ジッタ等の再生データのゆらぎは、非常に小
さいものとしている。

〔発明が解決しようとする課題〕

前述した従来のディジタル位相制御回路は、再生データ
３１が入力されると、直ちに位相補正を行うため、その
直後の再生データに対して、位相補正が直接影響してし
まうことになる。従って、フロッピィ・ディスク駆動装
置が出力する再生データの特徴の一つであるピークシフ
トを持ったデータのように、ある再生データのビットと
、その直後のビットとの出力クロックの中心からの位相
のずれの方向が互いに逆になっているような場合には、
ある再生データに対して行なわれた位相補正の方向が、
その直後のビットに対して必要な位相補正の方向とは、
逆になってしまい、同期がはずれやすくなるという欠点
を有している。第５図に前述の同期がはずれてしまう場
合の例を示す。

第５図において、実線がピークシフトを持っている再生
データか入力された場合の例で、前後に基準クロックで
４クロック分位相がずれている。また、点線は、ピーク
シフトを持たなかった場合を示す。

本発明の目的は、前記欠点が解決され、必要な位相補正
のみが行われ、同期がはずれることのないようにしたデ
ィジタル制御回路を提供することにある。

〔課題を解決するための手段〕

本発明の構成は、入力データと所定の位相関係を持つ信
号を、出力信号として出力するディジタル位相制御回路
において、前記入力データと前記出力信号との位相差を
検出する第１の検出手段と、前記位相差の総和が所定の
範囲の値を越えたことを検出する第２の検出手段と、前
記第２の検出手段の出力を計測した値に応じて適当な分
周比を設定する分周比設定手段と、前記分周比に応じて
基準クロックを分周する分周比可変手段とを備え、前記
分周比可変手段の出力を前記出力信号となすことを特徴
とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（ａ）は本発明の第１の実施例のディジタル位相
制御回路のブロック図である。第１図において、本実施
例のディジタル位相制御回路は、基進化回路１１と、位
相差検出回路１２と周波数差検出回路１３と、分周比設
定手段１４と、分周回路１５とを含み、構成される。

ここで、基準化回路１１は、フロッピィ・ディスク駆動
装置からの再生データ１０１と基準クロック１０２とを
入力し、この再生データにクロック・ビットまたはデー
タ・ビットが存在するときに、基準クロック１０２に同
期し、パルス幅が基準クロック１０２の一周期分である
信号１０３を生成する回路である。位相差検出回路１２
は、前記基準化された信号１０３が入力された時、出力
クロック１０４との理想的な位相関係の位置から、基準
クロック１０２で何周期分ずれているかを検出する回路
であり、位相差検出回路１２の出力する値１０５の符号
（最上位ビット）によって時間的に早い方向にずれてい
るのか、または遅い方向にずれているのかを区別する。

周波数差検出回路１３は、位相差検出回路１２の出力の
連続相を計算し、所定の範囲の値を越えたときに、信号
を出力する回路であり、本実施例のディジタル位相制御
回路の出力クロック１０４と再生データ１０１との周波
数差を検出するものである。分周比設定回路１４は、周
波数差検出回路１３の出力に応じて、次段の分周回路１
５０分周比を増減するものである。分周回路１５は、分
周比設定回路１４の出力する分周比で、基準クロックを
分周する分周比が可変の分周回路である。ここで、従来
例との比較のために、再生データ１０１はＭＦＭ方式で
転送速度は５００Ｋｂｐｓとし、基準クロック１０２の
周波数は１６ＭＨｚとする。位相ずれの方向は、負の値
が位相進みの方向で、正の値が位相遅れの方向とする。

周波数差検出回路１３は、零を中心に絶対値が同一であ
る正負の値を所定の範囲の値とし、負の方向に所定範囲
を越えたら、ダウン信号を正の方向に所定範囲を越えた
ら、アップ信号を出力するようにする。分周比設定回路
１４は、タウン信号を入力したら、現在出力している分
周比を減少し、アップ信号を入力したら、分周比を増加
するようにする。また、分周比設定回路１４の初期値は
、１６ＭＨｚを分周して５００ＫＨｚにすればよいので
、３２分周となる。

全体的な動作として１は、例えば位相差検出回路１２の
出力値１０５が負の値に片寄っている場合、つまり再生
データ１０１の周波数が出力クロック〕０４の周波数よ
りも高い場合、周波数差検出回路１３は負の方向に所定
範囲を越えたことを検出し、ダウン信号を出力する。分
周比設定回路１４は、前記ダウン信号により分周比を３
２から３１にするので、分周回路１５の出力クロック１
０４０周波数は、約５１６ＫＨｚとなり、再生データ１
０１の周波数に近づいていくことになる。

以上より出力クロック１０４は、ピークシフトを持った
再生データのように、ビット毎の位相ずれには影響され
ず、周波数差に対してだけ追従するのでピーク・シフト
を持った再生データが入力されても同期をはずれること
がなくなる。第１図（ｂ）に従来例で用いた第５図の再
生データの２ビツトが入力された場合の本実施例の出力
クロック１０４と基準化データ１０３との関係を示す。

尚、第１図（ｂ）図中の数値は、基準クロック１０２の
クロック数を示しており、また、左側のデータが入力さ
れたとき、負の方向に所定範囲を越えたと仮定している
。第１図（ｂ）から明らかなように、従来例では同期か
らはすれてしまうようなデータが入力されても、本実施
例では同期からはずれていない。

第１図（ｃ）に、本実施例との比較のために、分周比設
定回路１４の回路例を示す。第１図（ｃ）において、初
期状態では、アップ・ダウン・カウンタ１６の出力値は
零で、固定値は３２であるので、全加算器１７は、３２
＋００演算を行い、分周比設定回路１４は分周比３２を
出力する。次に前述の例のように周波数差検出回路１３
がダウン信号を出力すると、アップ・ダウン・カウンタ
１６は、タウン・カウント動作を行い、−１を出力し、
全加算器１７は、−１＋３２の演算を行い、分周比設定
回路１４は分周比３１を出力することになる。

第２図は本発明の第２の実施例のディジタル位相制御回
路のうち分周比設定回路を示すブロック図である。第２
図において、第２の実施例の構成は、前記第１の実施例
と分周比設定回路の部分だけ異なるので、その他、のブ
ロックについては第１図（ａ）を参照して説明すること
にする。

第１図（ａ）、第２図において、アップ・ダウン・カウ
ンタ２１は、初期状態では零を出力し、周波数差検出回
路１３からのアップ信号、ダウン信号により、カウント
動作を行うものである。分周比変更位置決定回路２２は
、分周回路１５の出力クロック１０４を設定値までカウ
ントし、アップ・ダウン・カウンタ２１の出力値の絶対
値数の場所で、絶対値が７で符号がアップ・ダウン・カ
ウンタ２１の出力値と同一である値を出力し、それ以外
の場所では零を出力する回路である。下表に設定値を９
とし、アップ・ダウン・カウンタの出力値が−３の時の
、分周比変更位置決定回路２２における出力クロック１
０４のカウント値と出力値との関係を示す。

全加算器２３は、固定値３２と、分周比変更位置決定回
路２２の出力値との和をとり、分周回路１５０分周比と
して出力するものである。以上より、アップ・ダウン・
カウンタ２１の出力値が二３の時の出力クロック１０４
の平均周波数は、−周期の基準クロック数が（３２Ｘ　
１０−３）／ｌ　０＝３１．７となるので、１０’／３
１．７　Ｘ　６２．５＝５０４．７３ＫＨｚとなり、前
記第１の実施例では、５５１．７ＫＨｚになるのに対し
て、より細かい周波数調整が可能となる。

〔発明の効果〕

以上説明したように、本発明は、出力クロックと入力デ
ータとの位相差の連続した総和が所定の範囲の値の越え
たことを検出することにより、周波数差を検出し、出力
クロックの周波数を補正することにより、従来のディジ
タル位相制御回路では、フロッピィ・ディスク駆動装置
が出力する再生データの欠点のひとつであるピーク・シ
フトを持ったデータ列に対して同期がはずれやすいとい
う欠点が解消し、所定の範囲の値を変えることによって
、アナログＰ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　
Ｌｏｏｐ）の時定数にあたるものが変衷でき、データ列
の特徴により整合のとれたディジタル位相制御回路が構
成できるという効果がある。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例のディジタル位相
制御回路を示すブロック図、第１図（ｂ）は第１図（ａ
）の動作を説明するためのタイミング図、第１図（ｃ）
は第１図（ａ）の分周比設定回路をより詳細に示したブ
ロック図、第２図は本発明の第２の実施例のうち分周比
設定回路を示すプロ、ツタ図、第３図は従来のディジタ
ル位相制御回路を示すブロック図、第４図（ａ）、第４
図（ｂ）、第５図はいずれも第３図の動作を説明するた
めのタイミング図である。 １１・・・・・・基準化回路、１２・・・・・・位相差
検圧回路、１３・・・・・・周波数差検出回路、１４・
・・・分周比設定回路、１５・・・・・・分周回路、１
６．２１・・・・・・アップ・ダウン・カウンタ、１７
，２３・・・・・・全加算器、２２・・・・・・分周比
変更場所決定回路、３１・・・・・・フロッピィディス
ク駆動装置からの再生データ、３２・・・・・・基準化
回路、３３・・・・・・リセット機能付二進カウンタ、
３４・・・・・・Ｄタイプ・フリラフ・フロラ７，１０
１・・・・・・フロッピィ・ディスク駆動装置からの再
生データ、１０２・・・・・・基準クロック、１０３・
・・・・・基準化された信号、１０４・・・・・・出力
クロック。

Claims (1)

【特許請求の範囲】
1. 入力データと所定の位相関係を持つ信号を、出力信号と
   して出力するディジタル位相制御回路において、前記入
   力データと前記出力信号との位相差を検出する第１の検
   出手段と、前記位相差の総和が所定の範囲の値を越えた
   ことを検出する第２の検出手段と、前記第２の検出手段
   の出力を計測した値に応じて適当な分周比を設定する分
   周比設定手段と、前記分周比に応じて基準クロックを分
   周する分周比可変手段とを備え、前記分周比可変手段の
   出力を前記出力信号となすことを特徴とするディジタル
   位相制御回路。