JPS6062762A - 通信処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔発明の利用分野〕 本発明は、多重データ伝送システムに使用する通信処理
回路に係り、特に自動車内集約配線システムに使用する
通信処理回路に関する。 〔発明の背景〕 例えば自動車には各種のランプやモータなどの電装品、
それに自動車制御用の各種のセンサやアクチュエータな
どの電気装置が多数配置され、その数は自動車のエレク
トロニクス化に伴なって増加の一途をたどっている。 このため、従来のように、これら多数の電気装置に対し
てそれぞれ独立に配線を行なっていたのでは、配線が極
めて複緒で、かつ大規模なものとなってしまい、コスト
アップや重量、スペースの増加、或いは相互干渉の発生
など大きな問題を生じる。 そこで、このような問題点を解決する方法の一つとして
、少ない配線で多数の信号の伝送が可能な多重伝送方式
による配線の簡略化が提案されており、その−例として
本出願人による特願昭５７−１７５３５号の出願がある
。 第１図にこのような多重伝送方式による自動車内集約配
線システムの一例を示す。 この第１図のシステムは信号伝送路として光フアイバケ
ーブルＯＦを用い、中央制御装置ＣＣＵ（以下、単にＣ
ＣＵという。なお、これはＣｅｎｔｒａｌＣｏｎｔｒｏ
ｌ　Ｕｎｉｔ　ｒＤ略）と複数の端末処理装置ＬＣＵ（
以下、単にＬＣＵという。なお、これはＬｏｃａｌＣｏ
ｎｔｒｏｌ　Ｕｎ目　の略）との間を光信号チャンネル
で共通に結合したもので、光フアイバケーブルＯＦの分
岐点には光分岐コネクタＯＣが設けである。 ＣＣＵは自動車のダツシュボードの近傍など適当な場所
に設置され、システム全体の制御な行なうようになって
いる。 ＬＣＵは各種の操作スイッチＳＷ、メータＭなどの表示
器、ランプＬ、センサ８など自動車内に多数設置しであ
る電気装置の近傍に、所定の数だけ分散して配置されて
いる。 ＣＣＵ及び各ＬＣＵが光フアイバケーブルＯＦと結合す
る部分には光信号と電気信号を双方向に変換する光電変
換モジュールＯ／Ｂが設けられている。 ＣＣＵはマイクロコンピュータ

【備え、シリアルデータ
によるデータ通信機能を持ち、これに対応して各ＬＣＵ
には通信処理回路ＣＩＭ（以下、単ＣＣＩＭ、！：いう
。なお、これはＣｏｍｍｕｎｉｃａｔｉｏｎＩｎｌｅｒ
ｆａｃｅ　Ａｄａｐｔｏｒ　（７１）略）が設けられ、
ＣＣＵはＬＣＵの一つを順次選択し、そのＬＣＵとの間
でのデータの授受を行ない、これを繰り返えすことによ
り１チヤンネルの光フアイバケーブルＯＦを介しての多
重伝送が可能になり、複維で大規模な自動車内配線を簡
略化することができる。 第２図はこのような伝送システムの一例について更に詳
しく説明するためのブロック構成図で、１０は中央処理
装置（第１図のＣＣＵに相当）、２０は信号伝送路（第
１図の光フアイバケーブルＯＦに相当）、３０〜３２は
端末処理装置（第１図のＬＣＵに相当）、４０はＡ／Ｄ
、５１〜５８は外部負荷である。なお、この例では、信
号伝送路２０として電気信号伝送路を用いた場合につい
て示してあり、従って、中央処理装置１ｏ及び端末処理
装置３０〜３２には光電変換モジールが不要で、このた
め、端末処理装置３０〜３２の内容は実質的にＣＩＭだ
けとなっている。 コンピュータ（マイクロコンピュータ）　ｔ−含ム中央
処理装置１０は、伝送路２０で各端末処理装置３０〜３
２と結合され、各種のセンサやランプ、アクチュエータ
、モータなどの電気装置からなる外部負荷５１〜５８に
対するデータの送出と、これらからのデータの取込みを
多重伝送方式によって行なう。このとき、アナログデー
タを出力するセンサなどの外部負荷５７．５８はＡ／Ｄ
　４０を介して端末処理装置３２に結合され、ディジタ
ルデータによる伝送動作が行えるようになっている。 信号伝送路２０は双方向性のものなら何でもよく、電気
信号伝送路に限らず光ファイバによる光信号伝送系など
任意のものが用いられ、これによる通信方式はいわゆる
半二重方式（Ｈａｌｆ　Ｄｕｐｌｅｘ　）で、中央処理
装置１０から複数の端末処理装置３０〜３２のうちの一
つに対する呼び掛けに応じ、該端末処理装置の一つと中
央処理装置１０との間でのデータの授受が伝送路２０を
介して交互に行なわれるようになっている。 このような半二重方式による多重伝送のため、中央処理
装置１０から送出されるデータには、その行先１表わす
アドレスが付され、伝送路２０から受け取ったデータに
付されているアドレスが自らのアドレスであると認識し
た。各端末処理装置のうちの一つだけが応答するように
なっている。 このように、中央処理装置１０からアドレスが付されて
送出されたデータに応じて、そのアドレスを理解し、そ
れが自らのものであると判断した端末処理装置の一つだ
けがそれに応答して自らのデータを中央処理装置１０に
送出することにより、上記した半二重方式によるデータ
の伝送動作が得られることになる。 また、このシステムでは、中央処理装置１０をマイクロ
コンピュータと、シリアルデータによるデータ通信機能
を有するＣＩＭ３３とで構成し、このＣＩＭ３３ｔ−介
して上記した半二重方式によるデータ伝送動作を行なう
ようにし、これによりマイクロコンピュータとしてデー
タ伝送機能をもたない汎用のものものが使用できるよう
になっている。 ところで、以上の説明から明らかなように、このような
伝送システムのためには、各種の機能を異にしたＣＩＭ
を必要とする。即ち、中央処理装置ｌＯに使用するＣＩ
Ｍ３３と各端末処理装置３０〜３２に使用するＣＩＭと
は当然機能を異にしており、さらに同じく端末処理装置
に対するものでも、ＬＣＵ３０．３１のＣＩＭとＬＣＵ
　３２のＣＩＭとでは、Ａ／Ｄ４０ｋｍ対するインター
フェース機能を有するものとそうでないものというよう
に機能を異にしており、このため、それぞれごとに機能
？異にしたＣＩＭが必要になるのである。 従って、従来の伝送システムでは、ＣＩＭの種類の多い
ことに起因して、これらＣＩＭの専用化、ＬＳＩ化（大
規模集積回路化）に対するコストアップが著しく、シス
テムのローコスト化が困難であるという欠点があった。 〔発明の目的〕 本発明の目的は、上記した従来技術の欠点を除き、ただ
一種類のＣＩＭで上記したような伝送システムの構成が
可能で、ＣＩＭの専用化、ＬＳＩ化が充分に行なえ、伝
送システムのローコスト化に役立つＣＩＭを提供するに
ある。 〔発明の概要〕 この目的な達成するため、本発明は、複数の異なった機
能を備え、外部からの入力により必要な機能だけの選択
が行なえるようにＣＩＭを構成した点を特徴とする。 〔発明の実施例〕 以下、本発明による通信処理回路を、図示の実施例によ
って詳細に説明する。 第３図は本発明の一実施例における基本的構成１示す概
略機能ブロック図で、シーケンシャルに全体の動作制御
を行なうための制御回路１０１、伝送路２０から入力さ
れる受信信号ＲＸＤにより調歩同期方式によりクロック
の同期を取る同期回路１０２、外部から４ビツトのデー
タとして予じめ与えられるアドレスデータＡＤＤＲ０〜
、により動作モードの選択と、入力データのアドレス比
較とを行なうアドレス比較回路１０３、入力データの取
込みと送出をシリアルに行なうためのシフトレジスタ１
０４、データの入出力をパラレルに行なうためのＩ１０
バッフ了１０５．外付けのＡ／Ｄ４０を制御しアナログ
データの伝送を可能にするためのＡ／Ｄ制御回路１０６
、それに、全体の動作に必要なりロックを発生するため
のクロック発生器１０７などから構成され、Ｔ、ＳＩ化
されている状態な示す。 アドレス比較回路１０３に対するアドレスデータ入力は
上述のように４ビツトで、この４ビツトで４えるべきデ
ータＡＤＤＲ［−選択することによりＤＩＯモードと、
ＡＤモード、それに：ＭＰＵモートの３種の動作モード
のうちの一つの動作モードで動作するように、内部機能
の切換えが行なわれる。 まず、ＤＩＯモードとは、このＣＩＭが第２図で説明し
た端末処理装置３０〜３１として使用されたときに必要
とする機能な与える動作モードであり、このためには、
アドレスデータＡＤＤ　Ｒ５１−＠１１＋１１ないし”
Ｄ”のいずれかのアドレスに設定してやればよい。 次に、ＡＤモードとは、第２図における端末処理装置３
２のＣＩＭとして使用されたときに必要とする機能を与
えることができる動作モードで、このためにはアドレス
データＡＤＤＲを′Ｅ”又は”Ｆ”のいずれかに設定し
てやればよい。 そして、ＭＰＵモードとは、第２図におけるＣＩＭ３３
として使用さねたときに必要とする機能を与えるための
動作モードで、このときにはアトｖ　ｘ　チー　タＡ　
Ｄ　Ｄ　Ａ　ｋ　”　０″に設定するようレニしである
。 以上のアドレス設定と動作モードの関係を図で表わせば
第４図のとおりになる。 従って、この実施例によれば、第２図に示すような伝送
システムを、ただ一種類のＣＩＭによって構成すること
ができ、ＣＩＭの汎用化が可能になるため、その専用晶
化、ＬＳＩ化による利点【充分に得ることができること
になる。 次に、こわら動作モードのそれぞれにおける本発明の一
実施例の動作について順次説明する。 第３図に示す本発明の一実施例によるＣＩＭがアドレス
”１″ないし”Ｄ”の中のいずれかＧこ設定されると、
その機能ブロックは第５図に示す状態になり、伝送路２
０から入力された受信信号ＲＸＤは同期回路１０２に供
給され、クロック発生器１０７からのクロックの同期を
取り、制御回路１０１に受信信号ＲＸＤのクロック成分
に調歩同期したクロックが与えられ、これにより、制御
回路１０１が制御信号を発生し、シフトレジスタ１０４
に受信信号のデータ部分をシリアルに読込む。 一方、アドレス比較回路１０３には、アドレス″１”力
）ら′Ｄ”までのうちから予めその端末処理装置に割り
当てられたアドレスが与えられており、このアドレスと
シフトレジスタ１０４の所定のビット位置に読込まれた
データとがアドレス比較回路１０３によって比較され、
両者が一致したときだけシフトレジスタ１０４内のデー
タがＩ１０バッファ１０５に転送され、外部機器に与え
られる。 また、制御回路１０１はクロックで歩進するカウンタを
含み、シーケンシャルな制御信号を発生し、受信信号Ｒ
ＸＤによるデータをＩ１０バッファ１０５に与えたあと
、それにひき続いて今度は工１０バッファ１０５からシ
フトレジスタ１０４にデータをパラレルに取り込み、外
部機器から中央処理装置１０に伝送すべきデータＰシフ
トレジスタ１０４の中にシリアルデータとして用意する
。 そして、このデータをシフトレジスタ１０４からシリア
ルに読み出し、送信信号ＴＸＤとして伝送路２０に送出
する。このときには、受信信号ＲＸＤに付されていたア
ドレスがそのまま送信信号ＴＸＤに付されて送出される
から、中央処理装置１０は自らが送出したアドレスと一
致していることによりこの送信信号ＴＸＤの取り込みを
行ない、これにより半二重方式にょる１サイクル分のデ
ータの授受が完了する。 こうして中央処理装置１０を１次の端末処理装置に対す
るデータの送出登行ない、これを繰り洛すことにより複
数の各端末処理装置３０〜３２との間でのデータの授受
が周期的に行なわれ、多重伝送が可能になる。 次に第６図は第５図に示したＤＩＯモードにあるＣＩＭ
の一実施例なざらに詳細に示すブロック図で、第５図と
同一もしくは同等の部分には同じ符号を付してあり、こ
の第６図において、３０１は受信信号ＲＸＤＫ−調歩同
期したクロックを発生させるための同期回路、３０２は
２相のクロックφ８とφＭ１発生するカウンタ、３０３
はシーケンシャル制御用のカウンタ、３０４はカウンタ
３０３の出力から種々の制御信号を作り出すシーケンス
デコーダ、３０５は異常検出器、３０６はＩ１０バッフ
ァ１０５の入出力切換選択用のアドレスデコーダ、３０
７はアドレス比較用の４ビツトのフンパレータ、３０８
はエラー検出回路、３１０は２個のアンドゲートと１個
のノアゲートからなる複合ゲート、３１１はエラー検出
用のエクスクル−シブオアゲート、３１２はデータ送出
用のアンドゲート、３１３，３１４はトライステートバ
ッファである。なお、シフトレジスタ１０４は２５ビツ
ト（２４ビツト＋１ビツト）で、Ｉ１０バッファ１０５
は１４ボート（１４ビツト）のものである。 まず、ＤＩＯモードに選択された場合＆：は、Ａ／Ｄ制
御回路１０６は動作せず、このときのシフトレジスタ１
０４のデータ内容は第７図に示すようになり、／１６０
から／Ｉ６５までの６ビツト分は使用せず、／１６６か
ら４１９までの１４ビツトがＩ１０バッファ１０５のデ
ータＤＩＯに割当てられる。 そして４２０から４２３までの４ビツトがアドレスデー
タＡＤＤＲに割当てられ、魔２４はスタートビットに割
当てられている。なお％ＤＩＯデータにＩ！ｌｆｉてら
れているビット数が１４となっているのは、Ｉ１０バッ
ファ１０５が１４ビツトのものとなっているからである
。また、このため、この実施例によるＣＩＭでは、Ｉ１
０バッファ１０５に接続可能な外部負荷の最大数が１４
となっている。 この実施例によるデータ伝送の方式は、調歩同期、双方
向、反転二連過方式と呼ばれるもので。 ディジタルデータｋ　Ｎ　ＲＺ　（ｎｏｎｒｅｔｕｒｎ
　ｔｏ　ｚｅｒｏ　）法により伝送するようになってお
り、その伝送波形は第８図に示すようになっている。す
なわち、ＣＣＵ側のＣＩＭからＬＣＵ側のＣＩＭにデー
タを伝送するフレームｅ受信フレーム、反対にＬＣＵｌ
ｌｌからＣＣＵ側に伝送するフレームを送信フレームと
すれば、受信フレームと送信フレームが共に７４ビツト
で、従って１フレームが１４８ビツトとなっている。そ
して、受信フレームと送信フレームとは共に同じフレー
ム構成となっており、最初に２５ビツトのｌＩθ″があ
り、そのあとに調歩同期のための１ビツトのＩ″ｌ″か
らなるスタートビットが設けられ、それに続いて２４ビ
ツトの受信データＲＸＤ又は送信データＴＸＤがＮＲＺ
信号形式で伝送さね、ざらにこれらのデータ９反を伝送
しているのは、伝送エラーチェックのためである。 既に説明したように、この実施例では、半二重方式によ
り多重伝送が行なわれるから、受信フレームのデータＲ
ＸＤの先頭の４ビツトには、ＣＣＵがそのとき呼び掛け
を行なう相手となるＬＣＵのアドレスデータＡＤＤＲが
第７図に示すように付され、これに応答してそのＬＣＵ
から送出される送信フレームのデータＴＸＤの先頭４ビ
ツトには同じアドレスデータＡＤＤＲが付されて伝送さ
れる。なお、ＬＣＵ側から送信フレームが伝送されるの
は、ＣＣＵ側で呼び掛けたＬＣＵｃ限られるから、送信
データＴＸＤにアドレスが付加されていなくてもＣＣＵ
側ではそのデータがいずれのＬＣＵからのものであるか
は直ちに判断できる。 従って、送信フレームのデータＴＸＤｋ１．は必ずしも
アドレスを付す必要はなく、データＴＸＤの先頭４ビツ
トを（ｏｏｏｏ）などＬＣＵのいずれのアドレスとも一
致しないデータとしてもよい。 ここで第６図に戻り、ＣＩＭのアドレスについて説明す
る。 既に説明したように、この実施例では、ＬＣＵ側のＣＩ
Ｍにはそれぞれ異なった４ビツトのアドレスが割当てて
あり、このアドレスをもとにして半二重方式によるデー
タの多重伝送が行なわれるようになっている。 そして、このアドレスシそれぞれのＣＩＭに割当てる働
きｅする入力がコンパレータ３０７に接続されている４
本の入力２°〜２３であり、これらの入力に与えるべき
データＡＤＤＲ０〜ＡＤＤＲ１により当該ＣＩＭのアド
レスが指定される。 例えば、そのＣＩＭのアドレスを”　ｉ　ｏ　”　ｃ指
定するためには、アドレスデータＡＤＤＲｏ３０、ＡＤ
ＤＲ，１＝１、ＡＤＤＲ，＝Ｏ１ＡＤＤＲ，＝１とし、
入力２０〜２３に（１０１０）が入力されるようにすれ
ばよい。なお、この実施例では、データ″θ″は接地電
位、データ″′１″は電源電圧Ｖ、。によって表わされ
ているから、アドレス６１０”に対しては入力２°、２
”Ｅ接地し、入力２１．２１を電源に接続することにな
る。 ところで、この実施例では、アドレス入力２０〜２３が
アドレスデコーダ３０６にも入力され、その出力によ！
１１１０バッファ１０５の方向性力制御されるようにな
っている。この結果、アドレス【指定すると、Ｉ１０バ
ッファ１０５の１４本の端子のうちのいずれがデータ出
力ボートとなるのかが決定される。そして、この実施例
では、アドレスがそのまま出力ボート数に対応するよう
になっている。従って、いま、アドレスを”１０″と定
めれば、Ｉ１０バッファの１４本の端子のうち１０本が
出力ボートとなり、残りの４本が入力ボートとなるよう
に制御される。 また、第６図では省略しであるが、このアドレスデコー
ダ３０６の出力は制御回路１０１のシーケンスデコーダ
３０４ｋｍも与えられ、これにより第４図で既に説明し
たように、このＣＩＭの動作モードが切換えられるよう
になっている。すなわち、この実施例では、アドレスを
′Ｏ”に設定したＣＩＭはＭＰＵモードで、アドレスを
＋１”から”Ｄ″までの間に設定したＣＩＭはＤＩＯモ
ードで、そしてアドレスを”Ｅ”、１′Ｆ”のいずれか
に設定したＣＩＭはＡＤモードでそれぞれ動作するよう
にされる。 次に、制御回路１０１と同期回路１０２の機能しこつい
て説明する。 この実施例では、第８図に関連して既に説明したように
、調歩同期方式が採用されており、このため、受信フレ
ーム、送信フレーム共にデータ伝送に際して、その開始
前に必ず２５ビツトの１１１０１″が挿入され、その後
で１ビツトのスタートビットとして１１”データが挿入
されている（第８図）。 そこで同期回路３０１は受信フレームの最初に存在する
２５ビツトのＩＩＯ”に続くスタートビットの立上りｅ
検出し、内部クロックのビット同期を取る。従って、次
の受信フレームが現われるまでは、このときのタイミン
グにビット同期した内部クロックにより動作が遂行され
てゆくことになる。 カウンタ３０２は同期回路３０２で同期が取られた内部
クロックから２相のクロックφ８と４Ｍを作り出す。こ
わ２によりクロックφ８とφＶはその後入力されてくる
受信データＲＸＤに位相同期したものとなる。 シーケンスカウンタ３０３は同期回路３０２からスター
トビットの立上り検出タイミングを表わす信号を受け、
特定のカウント値、例えばカウント０の状態にセットさ
れ、その後、クロックφ８又はφつによってカウントさ
れる。従って、そのカウント出力によりＣＩＭ全体の制
御手順を定めることができ、カウント値をみることによ
り、任意のタイミングにおけるＣＩＭの動作がどのステ
ップにあるのかを知ることができる。 そこで、このカウンタ３０３のカウント出力をシーケン
スデコーダ３０４に供給し、このＣＩＭの動作に必要な
制御信号、例えばＲＸＭＯＤＯ。 ＴＸＭＯＤＨ，ＲＥＡＤ、５ＨＩＦＴなど内部で必要と
する全ての制御信号をシーケンスデコーダ３０４で発生
させるようにしている。つまり、この実施例は、クロッ
クφ６．φ、にょるシーケンス制御方式となっているも
のであり、従って、カウンタ３０３の出力をデコードし
てやれば、必要な制御が全て行なえることになるのであ
る。 次に、伝送されて来るデータＲＸＤがそのＣＩＭ向けの
データであるか否か、つまりＣＣＵからの受信フレーム
の伝送による呼び掛けが自らに対するものであるか否か
の判定動作について説明する。 既に説明したように、コンパレータ３０７（７）一方の
入力には、入力２°〜２１からのアドレスデータが４え
られており、他方の入力にはシフトレジスタ】０４のＱ
２゜ビットからＱ、３　ビットまでのデータが与えられ
るようになっている。そして、このコンパレータ３０７
は１両方の入力データが一致したときだけ、一致信号Ｍ
ＹＡＤＤＲを出力する。そこで、シフトレジスタ１０４
に受信データＲＸＤが入力され、そのＱ、。ビットから
Ｑ２１　ビットまでの部分にデータＲＸＤの先頭に付さ
れているアドレスデータ（第７図参照）が格納されたタ
イミングでコンパレータ３０７の出力信号ＭＹＡＤＤＲ
１調べ、そのときにこの信号ＭＹＡＤＤＲが′１”にな
っていたらそのデータＲＸＤは自分宛のもので、ＣＣＵ
からの呼び掛けは自分に対するものであることが判る。 このため、エラー検出回路３０８に制御信号ＣＯＭＰＭ
ＯＤＰ！を供給し、上記した所定のタイミングで信号Ｍ
ＹＡＤＤＲｉ取込み、それがｌＩＯ”になっていたとき
には出力Ｉ　Ｎ　Ｉ　Ｔ　Ｉ　Ａ　Ｔ、を発生させ、こ
れによりシーケンスカウンタ３０３をカウント０にセッ
トし、ＣＩＭ全体の動作を元に戻しテ次のデータ伝送が
入力されるのに備える。一方、信号ＭＹＡＤＤＲが１”
になっていたときには、エラー検出回路３０８によるＩ
ＮＩＴＩＡＬの発生がないから、そのままＣＩＭの動作
はシーケンスカウンタ３０３のそのときのカウント値に
したがってそのまま続行される。 次ニ、伝送エラー検出動作について説明する。 この実施例では、既に第８図で説明したように反転二連
過方式によるデータ伝送が採用されており、これにより
伝送エラーの検出が行なえるようになっている。そして
、このため、シフトレジスタ１０４の最初のＱｏビット
と最後のＱ２４　ビットからエクスクル−シブオアゲー
ト３１１ｋｍデータが与えられ、このゲート３１１の出
力が信号ＥＲＲＯＲとしてエラー検出回路３０８に与え
られるようになっている。 シーケンスデコーダ３０４はスタートビットに２３ 続く受信信号ＲＸＤとＲＸＤ（第８図）の伝送期間中、
制御信号ＲＸＭＯＤＦＩを出力して複合ゲー）３１０の
下側のゲートを開き、これにより伝送路２０からのデー
タをシリアル信号８Ｉとしてシフトレジスタ１１０４ｋ
入力する。このとき複合ゲ−１３１０にはノアゲートが
含まれているため、伝送路２０から供給されてくるデー
タは反転されてシフトレジスタ１０４に入力される。 そこで、受信フレーム（第８図）のスタートビットに続
＜２４ビツト分のデータがシフトレジスタ１０４に入力
された時点では、このシフトレジスタ１０４のＱ、ビッ
トからＱ２．ビットまでの部分には受信信号ＲＸＤの反
転データＲＸＤが書込まれることになる。次に、第８図
から明らかなように、２４ビツトの受信信号ＲＸＤが伝
送されたあと、それにひき続いて２４ビツトの反転信号
ＲＸＤが伝送されてくると、それが複合ゲート３１０で
反転されてデータＲＸＤとなり、シリアル信号８Ｉとし
てシフトレジスタ１０４に入力され始める。この結果、
シフトレジスタ１０４の特開昭ＧＯ−６２７６２（７） Ｑｏに反転信号ＲＸＤの先頭ビットが反転されて入力さ
ねたタイミングでは、その前に書込まれていた受信信号
ＲＸＤの先頭ビットの反転データがシフトレジスタ１０
４のＱ２４　ビットに移され反転信号ＲＸＤの２番目の
ビットのデータがＱｏに書込まれたタイミングでは受信
信号ＲＸＤの２番目のビットのデータがＱ２４　のビッ
トに移されることになり、結局、反転信号ＲＸＤがシフ
トレジスタ１０４に１ビツトづつシリアルに書込まれて
いるときの各ピットタイ之ングでは、シフトレジスタ１
０４のＱ２４　ビットとＱ。ビットには受信信号ＲＸＤ
と反転信号ＲＸＤの同じビットのデータが常に対応して
書込まれることになる。 ところで、上記したようにエクスクル−シブオア’１−
）３１１の２つの入力にはシフトレジスタ１０４のＱ。 ビットとＱ２４　ビットのデータが入力されている。従
って、受信信号ＲＸＤと反転信号ＲＸＤの伝送中にエラ
ーが発生しなかったとすれば、反転信号ＲＸＤの伝送期
間中、エクスクル−シブオアゲート３１１の出力は常に
′１″になる筈である。何故ならば、受信信号ＲＸＤと
その反転信号ＲＸＤの対応する各ビットでは必ず１１″
と０″が反転している筈であり、この結果、ゲ−）３１
１の入力は必ず不一致を示し、そうならないのは伝送に
エラーがあったときだけとなるからである。 そこで、エラー検出回路３０Ｂは反転信号ＲＸＤが伝送
されている２４ビツトの期間中、信号ＥＲＲＯＲを監視
し、それが１０”レベルになった時点で信号ＩＮＩＴＩ
ＡＬを発生するようにすれば、エラー検出動作が得られ
る。なお、このようなデータ伝送システムにおける伝送
エラーの処理方式としては、伝送エラーを検出したらそ
れを修復して正しいデータ管得るようにするものも知ら
れているが、この実施例では、伝送エラーが検出された
らその時点でそのフレームのデータ受信動作【キャンセ
ルし、次のフレームのデータ受信に備える方式となって
おり、これにより構成の簡略化を図っている。 次に、このｌ＠６図の実施例のＤＩＯモードにおけるデ
ータ伝送の全体的な動作を第９図のタイミングチャート
によって説明する。 φ１．φ８はカウンタ３０２から出力される二相のクロ
ックで、同期回路３０１内に含まれているクロック発振
器による内部クロックにもとづいて発生されている。 一方、ＲＥＳＥＴは外部からこのＣＩＭに供給される信
号で、マイクロコンピュータなどのリセット信号と同じ
であり、第２図におけるシステム内の全てのＣＩＭごと
に供給されるようになっており、電源投入時など必要な
ときに外部のリセット回路から供給され、伝送システム
全体のイニシャライズを行なう。 イニシャライズが終るとシーケンスカウンタ３０３はカ
ウント値が０に設定され、そこからクロックφＭにより
歩進してゆく。そしてカウント値が２５になるまでは何
の動作も行なわず、カウント値が２５になるとＩＤＬＥ
信号とＲＸ）ｉ！ＮＡ信号が発生し、ＣＩＭはアイドル
状態になってシーケンスカウンタ３０３のカウント値に
よるシ−ケンシャルな制御は停止され、トライステート
バッファ３１３が開いて信号受信可能状態となる。 なお、このとき、イニシャライズ後、シーケンスカウン
タ３０３のカウント値が２５になるまでは信号受信可能
状態にしないようにしているのは、同期回路３０１に−
よる調歩同期のためであり、受信信号ＲＸＤが２４ビツ
トなので最少限２５ビットの＠０”期間を与える必要が
あるためである。 こうしてアイドル状態に入るとシーケンスカウンタ３０
２はクロックφ８．φつのカウントにより歩進シ続ける
が、シーケンスデコーダ３０４は制御信号ＩＤＬＥとＩ
ＮＩ’ｒＩＡＬを発生したままにとどまり、受信信号が
入力されるのをただ待っている状態となる。なお、この
ために第８図に示すように各受信フレームと送信フレー
ムの先頭には２５ビツトの０”が付加しであるのである
。 こうしてアイドル状態に入り、その中でいま、時刻ｔ０
で受信信号ＲＸＤが入力されたとする。 そうすると、この信号ＲＸＤの先頭には１ビツトのスタ
ートビットが付されている。そこで、この：Ｘター）ｋ
’ノット同期回路３０１が検出し、内部クロックのビッ
ト同期を取る。従って、これ以後、１フレ一ム分の伝送
動作が完了するまでのデータＲＸＤ、ＲＸＤとクロック
φ、とφ８との同期は内部クロックの安定度によって保
たね、調歩同期機能が得られることになる。 スタートビットが検出されるとシーケンスカウンタ３０
３はカウント出力０（以下、このカウンタ３０３の出力
データは８？Ｅ−付し、例えば、この場合にはＳＯで表
わす）に設定され、これによりシーケンスデコーダ３０
４は制御信号ＩＤＬＥを止め、制御信号ＲＸＭＯＤＥを
発生する。また、これと並行してシフトレジスタ１０４
にはシフトパルス８ＨＩＦＴがクロックφＭに同期して
供給される。 この結果、スタートビットに続く４８ビツトの受信信号
ＲＸＤと反転信号ＲＸＤ（第８図）が伝送路２０から複
合ゲート３１０を通ってシリアルデータとしてシフトレ
ジスタ１０４に順次１ビツトづつシフトしながら書込ま
れてゆく。このとき、最初の２４ビツトの受信信号ＲＸ
Ｄは複合ゲート３１０によって反転されたデータＲＸＤ
としてシフトレジスタ１０４に順次シリアル蚤こ書込ま
れるので、スタートビットに続く２４ビツトの期間、つ
まりシーケンスカウンタ３０３が８１から８２４に達し
た時点では、シフトレジスタ１０５のＱ。 ビットからＱ２′、までのビットに受信信号ＲＸＤが反
転されたデータＲＸＤが書込まれることになる。ここで
次の８２５のクロックφＭの立上りで制御信号ＣＯＭＰ
ＭＯＤＦｆが出力され、エラー検出回路３０８が機能す
る。そしてこの状態で続いて反転信号ＲＸＤが入力され
始め、この結果、今度は反転信号ＲＸＤが反転されたデ
ータＲＸＤがシフトレジスタ１０５のＱｏビットからシ
リアルに書込まれてゆく。これにより８１から８２４で
シフトレジスタ１０４に書込まれたデータＲＸＤはその
先頭のビットからシフトレジスタ１０４のＱ２４　ビッ
ト位置を通り、シーケンスカウンタ３０３が８２５から
８４８になるまでの間に順次。 １ビツトづつオーバーフローされてゆく。一方、これと
並行してシフトレジスタ１０４のＱｏ　ビット位置を通
って反転信号ＲＸＤｃよるデータＲＸＤがその先頭ビッ
トから順次、シリアルに書込まれてゆき、この間にエク
スクル−シブオアゲート３１１とエラー検出回路３０８
による伝送エラーの検出が、既に説明したようにして行
なわれてゆく。 従って、シーケンスカウンタ３０３が８４８になった時
点では、シフトレジスタ１０４のＱ。ビットからＱ２３
　ビットまでには、受信信号ＲＸＤと同じデータＲＸＤ
がそのまま書込まれた状態になる。そこで、この８４８
のタイミングでコンパレータ３０７の出力信号ＭＹＡＤ
ＤＲを調べることにより前述したアドレスの確認が行な
われ、いま受信したデータＲＸＤが自分宛のものである
か否か、つまり、このときのＣＣＵからの呼ヒ掛ｉｔが
自分宛のものであるか否かの判断が行なわれる。 なお、シーケンスカウンタ３０３が８２５から８４８の
間にある期間中に伝送エラーが検出され、或いはアドレ
スの不一致が検出されるとエラー検出回路３０８は８４
Ｂになった時点で制御信号ＩＮＩＴＩＡＬを発生し、こ
の時点でシーケンスカウンタ３０３は８０に設定され、
アイドル前２５ビツトの状態に戻り、この受信フレーム
に対する受信動作は全てキャンセルされ、次の信号の入
力に備える。 さて、シーケンスカウンタ３０３が８２５から８４８に
ある間に伝送エラーが検出されず、かつアドレスの不一
致も検出されなかったとき、つまり８４８になった時点
でエラー検出回路３０８がＩＮＩＴＩＡＬ信号を発生し
なかったときには、この８４８に：なった時点でシーケ
ンスデコーダ３０４が制御信号ＷＲＩＴＥ８ＴＢを発生
する。 なお、この結果、８４Ｂの時点ではＩＮＩＴＩＡＬ信号
とＷＲＩＴＥ８ＴＢ信号のいずれか一方が発生され、伝
送エラー及びアドレス不一致のいずれも生じなかったと
きには前者が、そして伝送エラー及びアドレス不一致の
いずれか一方でも発生したときＣは稜者がそねぞれ出力
されることになる。 さて、８４８の時点で制御信号ＷＩ’ＬＩＴＢ８ＴＢが
出力されると、そのときのシフトレジスタ１０４のデー
タがパラレルにＸ１０バツフア１０５に書込まれ、この
結果、受信したデータＲＸＤによってＣＣＵからもたら
されたデータがＸ１０バツフア１０５の出力ボートから
外部負荷５１〜５６のいずれかに供給される。なお、こ
のときには、ＤＩＯモードで動作しているのであるから
、第７図で説明したようｃＱ、ビットからＱｌｓ　ビッ
トまでの最大１４ビツトがデータＲＸＩ）として伝送可
能であり、かつ、そのうちの何ビットがＸ１０バツフア
１０５の出力ボートとなっているかはアドレスによって
決められていることは既に説明したとおりである。 こうして８４８に達すると受信フレームの処理は全て終
り、次の８４９？ら送信フレームの処理に入る（第８図
）。 まず、８４９から８７２までは何の処理も行なわない。 これはＣＣＵ側にあるＣＩＭの調歩同期のためで、上２
した受信フレームの処理におけるＩＤＬＥの前に設定し
た期間での動作と同じ目的のためのものである。 ８７３に入るとシーケンスデコーダ３０４から制御信号
ＰＳが出力され、これによりシフトレジスタ１０４はパ
ラレルデータの読込み動作となり、Ｘ１０バツフア１０
５の入力ボートに外部負荷５１〜５６のいずれかから与
えられているデータを並列に入力する。このとき読込ま
れるデータのピット数は、１４ビツトのＩ１０バッフ了
１（１５のボートのうち、受信フレームの処理で出力ボ
ートとして使われたビットを引いた残りのビット数とな
る。例えば、前述のように、このＣＩＭのアドレス？１
０に設定したときには、出力ボートの数は１０となるか
ら、このときには入力ボートは４ビツトとなる。 シフトレジスタ１０４に対するパラレルデータの書込み
には、信号ＰＳと共にシフトクロック８ＨＩ　ＦＴｒｔ
１ビット分必要とす、ｂため、８７３のクロックφ６に
より信号ＳＰを立上げたあと、８７４のりｐツクφＢに
同期したシフトパルス５ＨＩＦＴを制御信号ＴＸＭＯＤ
Ｉ！ｌの立上り前に供給する。 また、このとき、第８図から明らかなように、送信デー
タＴＸＤの前にスタートビットを付加し、さらにデータ
ＴＸＤの先頭４ビツトにはアドレスな付加しなければな
らない。このため、第６図では省略しであるが、信号Ｐ
Ｓが発生している期間中だけシフトレジスタ１０４のＱ
２４　ビットにはデータ″′１″を表わす信号が、そし
てＱ２０　ビットからＱ２３　ビットの部分には入力２
°〜２３からアドレスデータがそれぞれ供給されるよう
になっている。 こうして８４９力）ら８７３までのＤＵＭＭＹ状態にま
り調歩同期に必要な２５ビツト分のデータ１０”送出期
間が設定されたあと、８７４に入ると制御信号ＴＸＭＯ
ＤＥが立上り、これによりＴＸ（送信）状態になる。こ
の信号ＴＸＭＯＤＥの発生【こより複合ゲート３１０の
上側のアンドゲートが能動化され、さらにアンドゲート
３１２が能動化される。これによりシフトレジスタ１０
４のＱ２４　ビットのデータ、つまりスタートビットと
なるデータ″１”がアンドゲート３１２【通って伝送路
２０に送り出される。そして、それに続くＳ７５以降の
クロックφＭに同期して発生するシフトクロック５ＨＩ
ＦＴによりシフトレジスタ１０４の内容は１ビツトづつ
後段にシフトされ、Ｑ　２４　ビットからアンドゲート
３１２を通って伝送路２０に送り出され、これにより送
信フレーム（第８図）のスタートビット【含む送信信号
ＴＸＤの伝送が行なわれる。 一方、このようなシフトレジスタ１０４からのデータ読
出しと並行して、そのＱ　２１　ビットのセルから読出
されたデータは複合ゲート３１０Ｗｉ：通って反転され
、シフトレジスタ１０４のシリアル入力に供給さねてい
る。この結果、８７５以降、シフトレジスタ１０４のＱ
、ビットからＱ８．ビットまでに書込まねていた送信デ
ータＴＸＤは、シフトクロック５ＨＩＦＴによって１ビ
ツトづつ伝送路２０に送り出されると共に、反転されて
シリアルデータ８Ｉとしてシフトレジスタ１０４のＱｏ
ビットから順次書込まれてゆくことになる。 従って、制御信号Ｐ８が発生している期間中にシフトレ
ジスタ１０４のＱｏビットからＱ２３　ビットのセルに
書込まれた送信データＴＸＤが全て読出し完了した時点
では、このＱ０ビットからＱ２３　ビットまでのセルに
はそれまでの送信データＴＸＤに代って、反転データＴ
ＸＤが格納されていることになる。 そこで、この送信データＴＸＤの読出しが完了した時点
以降は、そわにひき続いて今度はシフトレジスタ１０４
から反転データＴＸＤの読出しが開始し、＠６図のよう
に反転データＴＸＤが送信データＴＸＤに続いて伝送路
２ｏに送出されることになる。 こうして５１２２に到ると、シフトレジスタ１０４のＱ
２Ｂ　ビットからＱ。ビットまでの反転データは全部読
出し完了するので制御信号ＴＸＭＯＤＦｉは立下り、シ
フトクロックＳＨＩ　ＦＴの供給も停止されて送信状態
分路る。そして、８１２２に続く次のクロックφＭ＆：
より制御信号ＩＮＩＴＩＡＬが発生し、シーケンスカウ
ンタ３０３はＳＯに設定され、ＣＩＭはアイドル（ＩＤ
ＬＥ）以前の信号受信準備状態に戻る。 従って、この実施例によれば、調歩同期、双方向１反転
二連送力式による半二重方式の多重通信をＣＣＵ、！＝
ＬＣＵとの間で確実に行なうために、ＬＣＵ側で必要と
するＤＩＯモードでの動作機能を有するＣＩＭｔ−得る
ことができる。 次に、この実施例によるＣＩＭのＡＤモードにおける動
作について説明する。 前述したように、ＣＩＭを介してＣＣＵとデータの授受
１行なうべき電気装置としては各種のセンサなどアナロ
グ信号を出力する外部負荷５７゜５８（＠２図）があり
、そのため、本発明の実施例においては、λ／Ｄ制御回
路１０６を含み、外付けのＡ／Ｄ　４０を制御する機能
Ｐも有するものとなっている。そして、このときのＣＩ
Ｍの動作モードがＡＤモードである。 そして、これも既に説明したように、この実施例では入
力２°〜２３に与えるべきアドレスデータによって動作
モードの設定が行なわれるようになっており、ＡＤモー
ドに対応するアドレスデータは、第４図に示すように”
）ｉｔ″と”Ｆ”となっている。 さて、この実施例によるＣＩＭがアドレス″′Ｅ″又は
′Ｆ”に設定されると、その機能ブロック状態は＠１０
図に示すようになる。そして、このように設定された場
合のシフトレジスタ１０４に格納されるデータの内容は
第７図に示すようになり、／Ｉ６０から／Ｉ６７までの
８ビツトがＡ／Ｄ　４０を介して外部負荷５７．５８な
どから取込んだＡＤデータ格納用で、４８．４９の２ビ
ツトがＡＤチャンネルデータ格納用であり、これにより
ＤＩＯデータ用としては４１０から慮１９の１０ビツト
となっている。なお、その他はＤＩＯモードのときと同
じである。また、このときのＡＤチャンネルデータとは
、マルチチャンネルのＡ／Ｄを使用した場合のチャンネ
ル指定用のデータであり、この実施例ではＡ／Ｄ　４０
として４チヤンネルのもの【用いているので、２ビツト
を割当てているのである。 次に、第１１図は第１０図の実施例をさらに詳細に示し
たブロック図で、この第１１図において、３２０はシフ
トレジスタ、３２１はレジスタ、３２２はゲート、３２
３はＡ／Ｄ制御用のカウンタ、３２４はＡ、　／　Ｄ制
御用信号発生回路、３２５はＡ／Ｄのチャンネル選択用
のカウンタである。 なお、その他は第６図の場合で説明したところと同じで
ある。 シフトレジスタ３２０は８ビツトのもので、外付けのＡ
／Ｄ　４０からシリアルで取込んだディジタルデータ（
外部負荷５７．５８などから与えられたアナログデータ
Ｅ　Ａ　／　Ｄ変換したもの）【格納してパラレル読出
しを可能にすると共に、Ａ／Ｄ４０のチャンネルを指定
するためのカウンタ３２５から与えられる２ビツトのチ
ャンネル選択データをパラレルに受入れ、それをシリア
ルに読出してＡ／Ｄ４０に供給する働きをする。 レジスタ３２１は３２ビツトのもので、人／Ｄ４０が８
ビツトで４チヤンネルのものなので、それに合わせて８
ピツト４チヤンネルのレジスタとして用いられ、Ａ／Ｄ
４０から８ビツトで取込まれたデータを各チャンネルご
とに収容する。 ゲート３２２もレジスタ３２１に対応して３２ピツト（
８ビツト４チヤンネル）となっており、データ伝送用の
シフトレジスタ１０４のＱａビットとＱ９ビットのセル
力）ら読出したＡＤチャンネルデータ（第７図）によっ
て制御され、レジスタ３２１のチャンネルの１つを選択
し、その８ビツトのデータをシフトレジスタＱ。ビット
からＱ。 ビットのセルにＡＤデータ（第７図）として書込む働き
をする。 カウンタ３２３はクロックφ輩のカウントにより歩進し
、Ａ／Ｄ制御回路１０６全体の動作Ｐシーケンシャルに
、しかもサイクリックに制御する働きをする。 Ａ／Ｄ制御用信号発生回路３２４はカウンタ３２３の出
力をデコードするデコーダと論理回路を含み、Ａ／Ｄ制
御回路１０６全体の動作に必要な各種の制御信号を発生
する働き？する。 次に、このＡ／Ｄ制御回路１０６全体の動作について説
明する。 この実施例では、カウンタ３２３のカウント出力のそれ
ぞれに対応してシーケンシャルに制御が進み、そのステ
ップ数は２７で、カウント出力０（これをＳＯという）
からカウント出力２６（これ［８２６という）までで１
サイクルの制御が完了し、Ａ／Ｄ４０の１チヤンネル分
のデータがレジスタ３２１に取込まれる。 まず、１サイクルの制御が開始すると信号ＩＮＣにより
チャンネル選択用のカウンタ３２５がインクリメントさ
れ、これによりカウンタ３２５の出力データは、１サイ
クルごとに順次、（０，０）→（０，１）→（１，０）
→（１，１）→（０゜０）と変化する。 このカウンタ３２５の出力データはシフトレジスタ３２
０の先頭２ピット位置にパラレルに書込まれ、ついでシ
リアルデータＡＤ８Ｉとして読出されてＡ／Ｄ　４０に
供給される。 また、これと並行して、カウンタ３２５の出力データは
デコーダ（図示してない）￥を介してレジスタ３２１に
も供給され、レジスタ３２１の対応するチャンネルの８
ビツトを選択する。 続いて、Ａ／Ｄ４０はシリアルデータＡＤ８　Ｉとして
入力したチャンネル選択データに応じてそれに対応した
アナログ入力チャンネルを選択し、そのアナログデータ
をディジタルデータに変換してから８ビツトの・シリア
ルデータＡＤ８０としてシフトレジスタ３２０のシリア
ル入力に供給し、このシフトレジスタ３２０に格納する
。 その後、このシフトレジスタ３２０ｃ格納された８ビツ
トのディジタル変換されたデータＡＤは、所定のタイミ
ングでパラレルに読出され、カウンタ３２５の出力デー
タによって予め選択されているレジスタ３２１の所定の
チャンネルの８ビツトに移され、１サイクルの制御動作
を終了する。 こうして、例えばカウンタ３２５の出力データが（０，
０）となっていたとすれば、Ａ／Ｄ４０（Ｄｆキャンル
０のアナログデータがディジタル化され、レジスタ３２
１のチャンネル０の８ビツトに格納されたあと、カウン
タ３２３はＳｏにリセットされ、次のサイクルの動作に
進み、カウンタ３２５はインクリメントされてその出力
データは（０，１）となり、今度はチャンネル１のアナ
ログデータがディジタル化されてレジスタ３２１のチャ
ンネル１の８ビツトに収容さレル。 従って、この実施例によれば、Ａ／Ｄ制御回路１０６に
よるＡ／Ｄ４０からのデータ取込動作が、シーケンスカ
ウンタ３０３とシーケンスデコーダ３０４によるデータ
伝送処理とタイぐング的に独立して行なわれ、レジスタ
３２１の各チャンネルのデータは４サイクルのＡ　Ｄ　
ｉ制御動作に１回の割合でリフレッシュされ、レジスタ
３２１にはＡ／Ｄ４０の４つのチャンネルに入力されて
いるアナログデータが、それぞれのチャンネルごとに８
ビツトのディジタルデータとして常に用意されているこ
とになる。 そこで、いま、伝送路から受信信号ＲＸＤが入力され、
それに付されているアドレスデータがこのＣＩＭに対す
るものであったとする。なお、このときのアドレスデー
タは、既に説明したように、′Ｅ″又は′Ｆ”である。 そうすると、受信フレームの入力が終った時点（第９図
の８４８）でシフトレジスタ１０４に書込まれるデータ
のフォーマットは第７図のＡＤモードとなっているため
、このシフトレジスタ１０４のＱｓビットとＱ９　ビッ
トには２ビツトからなるＡＤチャンネルデータが格納さ
れている。そこで、このＡＤチャンネルデータは８４８
で信号ＷＲＩＴＥ８ＴＢが発生した時点で読出され、こ
れによりゲート３２２の４つのチャンネルのうちの一つ
が選択される。 この結果、８７３（第９図）で信号ｐｓと５ＨＩＦＴが
発生した時点で、レジスタ３２１の４つのチャンネルの
うち、シフトレジスタ１０４のＱｓ＝Ｑｅの２つのビッ
トで選ばれたチャンネルのＡＤデータだけが読出ざね７
、それがシフトレジスタ１０４のＱ。ビットからＱ、ビ
ットまでの８ビツト部分に書込まれる。 そして、これが８７４以降の送信状態で送信信号ＴＸＤ
に含まれ、ＣＣ’Ｕに伝送されることになる。 ところで、この実施例では、上記したように受信信号Ｒ
ＸＤの受信処理とそれに続く送信信号ＴＸＤの送信処理
とは無関係に、常にレジスタ３２１の中にはＡＤデータ
が用意されている。 従って、この実施例では、どのようなタイ電ングで自分
宛の受信信号ＲＸＤが現われても、直ちに：ＡＤデータ
による送信信号’Ｉ’ＸＤの伝送【行なうことができ、
Ａ／Ｄ４０の動作により伝送処理が影響を受けることが
な（、Ａ／Ｄ変換動作に必要な時間のために伝送速度が
低下するなどの虞れがない。 なお、この実施例では、ＣＩＭをＬＳＩ化するに際して
Ａ／Ｄ４０１外付けとし、ＣＩＭの汎用化に際してのコ
ストダウンな図るようになっている。つまり、第２図で
説明したように、この実施例ではモードの設定により一
種類のＣＩＭをＬＣＵ３０〜３１のＣＩＭとしても、Ｌ
ＣＵ３２のＣＩＭとしても、或いはＣＣＵＩＯのＣＩＭ
３３としても使用できるようにしている。しかして、こ
のとき、λ／Ｄを内蔵させてしまうとＣＩＭ３０゜３１
．３３として使用したときに無駄なものとなり、しかも
、一般に自動車の集約配線システムに適用した場合には
、ＣＩＭ３２として使用される個数の方が他のＣＩＭ３
０，３１．３３として使用される個数より少ないため、
ＣＩＭの全部にＡ／Ｄを内蔵させることによるメリット
があまりない。そのため、Ａ／Ｄを外付けとしているの
である。 しかして、このＡ／Ｄの外付けのため、第１１図から明
らかなように、外付けのＡ／Ｄ４０に対して４本の接続
端子が必要になり、ＬＳＩ化した際に端子ピン数の増加
をもたらす虞れがある。 そこで、本発明の一実施例では、ＣＩＭがＡＤモードに
設定されたときには、Ｉ１０バッファ１０５１７）１４
１７’）ボートのうちの４本がＡ／Ｄ　４０に対する接
続端子として切換えらねるようレニしである。すなわち
、本発明の実施例では、Ｉ１０バッファ１０５が１４ボ
ートとなっており、これらは第７図から明ら力）なよう
に、ＣＩＭがＤＩＯモ−ドに設定されたときには全部が
入出力ボートとシテ使用される可能性があるが、ＡＤモ
ードのときには最大でも１０ボートしか使用されず、第
１１図に示す／ｆ６１１〜／ｌ６１４の４ボートはＤＩ
Ｏデ・−夕の入出力には使用されないで余っている。 そこで、この余った４ボートをλＤモードで切換え、Ａ
／Ｄ４０に対する端子ビンとして使用すれば、Ａ／Ｄｌ
ｉ−外付けにしても端子ビン数の増加はなく、ＬＳＩ化
に際して汎用性が増し、コストダウンが可能になる。 次に、この実施例によるＣＩＭのＭＰＵモードにおける
動作について説明する。 第４図から明らかなように、この実施例にょるＣＩＭｆ
−ＭＰＵモードに切換設定するためには、アドレスＡＤ
ＤＲｏ−ＡＤＤＲ，にょるアドレス設定を′Ｏ”、つま
り入力２０〜２”ｔ−全て接地電位に保ち、（ｏｏｏｏ
）としてやればよい。 このＭＰＵモードとは第２図に示したＣＩＭ３３として
使用されたときに必要な機能を与えるためのモードで、
ＤＩＯそ一ド、及びＡＤモードで使用された場合と異な
り、ＣＣＵＩＯのマイコンからデータが与えられると、
それを所定のＬＣＵのＣＩＭ３０〜３１のいずれかに対
して送信し、それに応答して返送されてくるデータを受
信したら、そのデータをマイコンに転送させるという伝
送インターフェース動作を行なうものである。 ところで、これまでの説明では第８図に関連して説明し
たように、ＬＣＵ側のＣＩＭからみた説明【主としてい
たため、ＣＯＯ側のＣＩＭからＬＣＵ側のＣ’ＩＭにデ
ータを伝送するフレームを受信フレーム、反対にＬ　Ｃ
Ｕ側からＣＯＯ側に伝送するフレーム【送信フレームと
してきたが、以後はそれぞれのＣＩＭからみてデータを
送出するフレームを送信フレーム、自らがデータを受け
入れるときのフレームを受信フレームとして説明する。 従って、以後は、成るＣＩＭ、例えばＣＩＭ３３での送
信フレームは他のＣＩＭ、例えばＣＩＭ３０では受信フ
レームとなり、他方、ＣＩＭ３０でｆ７）送信フレーム
はＣＩＭ３３では受信フレームとなる。 さて、第１２図は本発明の実施例にょるＣＩＭにアドレ
スｌＩＯ″が設定され、ＣＰＵモードで動作するように
制御されたときの大まかな機能ブロック図で、第２図に
おけるＣＩＭ３３の状態を表わしている。なお、既に説
明したとおり、この実施例ではアドレスの設定により同
一構成のＣＩＭが３種のモード、つまりＣＰＵモード、
ＤＩＯモード、ＡＤモードのいずれの状態での機能をも
はたすことができるものであり、従って、この第１２図
の状態はＣＰＵモードでの機能ブロックを表わすもので
、この実施例にょるＣＩＭの構成が第３図の場合と異な
ったものとなることを表わすものではない。 この第１２図から明らかなように、Ｃ’ＰＵモードでは
Ｉ１０バッファ１０５（第３図）、Ａ／Ｄ４０は機能を
止めらね、マイコンとの間は１４ビツトのデータバスで
結ばれる。なお、このときの端子ビンはＩ１０バッファ
１０５の入出力ボートと共通に用いられ、端子ビンの増
減は全く生じないようになっているのはいうまでもない
。 そして、この１４ビツト（１４本）の入出力のうち８ビ
ツトがデータ用であり、残？１６ピツトが制御信号用と
なっている。 さて、このＣＰＵモードにおいては、シフトレジスタ１
０４のデータ内容が第７図に示すように、ＱｏｔｐらＱ
２８　までの２４ビツトが全てＭＰＵデータとなってお
り、マイコンは８ピツトのデータバスによってこのシフ
トレジスタ１０４にアクセスするようになっている。 一方、制御回路１０１はマイコンからの制御信号を受け
、シフトレジスタ１０４のＱ。−Ｑ２゜の全てのビット
にマイコンからのデータが格納されると同時に送信動作
に入り、このデータが格納され終った時刻ｔ！から第１
３図に示すように送信フレームの伝送を開始する。 こうして送信フレームがＣＩＭ３３から伝送されると、
それに応じてＬＣＵ側のＣＩＭ３０〜３２の一つが応答
し、ひき続いてそのＣＩＭが送信を行なうから、時刻ｔ
ｘから１フレーム（１４８ビツト）の伝送時間が経過し
た時刻鴨ニなると、シフトレジスタ１０４の中にはＣＩ
Ｍ３３から呼掛けを行なったＣＩＭ（ＣＩＭ３０〜３２
のうちの一つ）から伝送されたデータが格納され終るこ
とＣなる。 そこで、ＣＩＭ３３の制御回路１０１は、この時点１．
において割込要求ＩＲＱを発生し、これに応シてマイコ
ンがシフトレジスタ１０４のデータな読取り、１サイク
ル分のデータ伝送を終了する。なお、このときのＣＩＭ
相互間でのデータの授受動作はＩ！５図に関連して説明
したＤＩＯモードにおける場合と同じであるのはいうま
でもない。 次に９１４図はＣ’ＩＭ８３、つまりＭＰＵモードに設
定されたときのＣＩＭの一実施例【示す機能ブロック図
で、ＭＰＵモードにおいて必要とする機能に対応したブ
ロックだけを示したものであり１図において４００，４
０２は８ビツトのスイッチ、４０４は８ビツトのデータ
ラッチであり、その他は第６図の実施例と同じである。 このＭＰＵモードではシフトレジスタ１０４のＱｏ　ビ
ットからＱ２３　ビットまでが８ビツトの入出力ピンな
介してマイコンのデータバスに接続ざし、相互にデータ
の授受を行なうようになっており、このため、シフトレ
ジスタ１０４のＱ、〜Ｑｓｓ　のビットを３つのグルー
プ％　Ｑｏ〜Ｑｙ（Ｒａｇ３　）、　Ｑｓ　〜Ｑｚｓ　
（Ｒａｇ２　）ｅ　Ｑ１６〜Ｑ２３　（Ｒａｇ　ｌ　）
に分割したものとして扱い、時分割で順次にアクセスす
るようにしている。 そこで、このため、８ビツトのスイッチ４００と４０２
を用い、マイコンから与えられるレジスタセレクト信号
Ｒ８Ｏ，Ｒ８１の組合わせによりスイッチ４００の制御
信号ＲＦｔＡＤ１〜３と、スィッチ４０２０制御信号８
ＴＢ　１〜３を作り、入出力端子ピン７〜１４をＲｅｇ
ｌｃｐらＲａｇ２、そしてＲａｇ３と順次接続するよう
にし％　８ビツトづつ３回のアクセスによりマイコンと
シフトレジスタ１０４との間でのデータの授受を行なう
ようになっている。そして、この場合、マイコンからシ
フトレジスタ１０４に対するデータの書込み時では、マ
イコンからのデータの読出し時間と、シフトレジスタ１
０４に対するデータの書込時間との違いを補償するため
、ラッチ４０４が設けられ、マイコンからのデータを一
旦、ラッチしてから書込むようになっている。 また、このＭＰＵモードでは、データ受信時での２４ビ
ツトのデータの先頭に付されているアドレスの照合は、
このＣＩＭ３：ｌの中では行なわない。従って、入力２
°〜２１に与えられたアドレス（ｏｏｏｏ）はアドレス
デコーダ３０６によってＭＰＵモードにこのＣＩＭを設
定するためにだケ使用され、第６図におけるコンパレー
タ３０７は動作しないようになっている。 次に、このＭＰＵモードでは、ＣＩＭ３Ｂの入出力端子
ピン１〜６がマイコンに対する制御信号の伝送路となっ
ており、これによりマイコンからはＣＩＭの制御回路１
０１に対してクロックＢ。 チップセレクト信号Ｃ８，リードライト信号ＲＷ。 それに上述のレジスタセレクト信号Ｒ８０，Ｒ８１が与
えられ、一方、このＣＩＭからは割込要求信号ＩＲＱが
マイコンに出力されるようになっている。 第１５図、第１６図はこれらの信号の処理回路の一実施
例で、第１４図では省略しであるが、制御回路１０１の
一部に含まれており、まず、クロックＥが第１５図の回
路に供給され、内部クロックＣＬＯＣＫと共に処理され
て２相のクロックＥＨ，ＦｉＬが発生される。そして、
これらのクロックＥＨ，ＢＬとマイコンからの信号：ａ
ｗ、ｃｓ。 Ｒ８０，Ｒ８１が第１６図の回路で処理され、信号８Ｔ
ＢＯ〜３．ＲＥＡＤＯ〜１が発生される。 なお、信号ＭＰＵはＣＩＭがＭＰＵモードに設定される
と１″になる信号である。さらに、この第１６図の回路
による信号処理タイミングを示したのが第１７図、第１
８図で、これらの図のうち、第１７図は信号ＲＥＡＤＯ
〜３の発生タイミングを、それに第１８図は信号８ＴＢ
Ｏ〜３の発生タインングをそれぞれ示したものである。 なお、これらの図において、信号ＲＥＡＤＯ〜３のうち
のいずれが発生するか、及び信号８ＴＢＯ〜３のうちの
いずれが発生するかは、信号Ｒ８０とＲ８１の組合わせ
で決まるようになっており、これにより上述したシフト
レジスタ１０４のグループＲｅｇ１．Ｒｅｇ２．Ｒｅｇ
３の選択が行なわれる。 ところで、これらの信号ＲＥＡＤＯ〜３．８ＴＢｏ〜３
のうちの信号ＲＥＡＤＯと８ＴＢｏとは、上記したシフ
トレジスタ１０４のグループ選択には使用されず、後述
する割込要求信号ＩＲＱの発生に使用される。 従って、信号ＲｈｏとＲ８１による選択状態を示すと第
１９図のようになる。 次に、第２０図は割込要求信号ＩＲＱの発生回路の一実
施例で、同じく第１４図の制御回路１０１の中に含まれ
、このＣＩＭ３３がデータ受信完了してシフトレジスタ
１０４の中に受信データの格納を終ったときに発生する
信号ＷＲＩＴＥ　８ＴＢ（第９図）と信号ＲＥＡＤＯと
によって信号ＩＲＱを発生する回路と、入出力端子ピン
７〜１４によって−ｒ４コンのデータバスに接続されて
いるデータ線ＤＯ〜Ｄ７のいずれか一つ、例えばデータ
線Ｄｏからの信号ＤＡＴＡと信号８ＴＢＯから信号ＭＡ
　８　Ｋ　１を作る回路とで構成されており、その動作
は第２１図、第２２図のタイミングチャートに示されて
いる。そして、これらの図のうち、第１８図は信号ＤＡ
ＴＡが８ＴＢｏの発生タイぐングで１０″となっていた
ときの動作？、また第１９図は信号ＤＡＴ人が′１”に
なっていたときの動作をそれぞれ示したものである。な
お、第２０図の回路で、信号ＤＡＴＡと８ＴＢＱが供給
さねているフリップフロップをＲｅｇＯという。従って
、この第２０図の回路では、　ＲｅｇＯに”１″が書込
まれていると割込要求信号ＩＲＱにマスクが掛けられる
ことになる。 次に、第１４図の実施例、つまり本発明にょるＣＩＭの
一実施例がＭＰＵモードに設定された状態におけるデー
タ伝送の全体的な動作な第２０図のタイミングチャート
（よって説明する。 本発明の実施例においては、ｅＩＭ３０〜３３のいずれ
も、その動作がシーケンスカウンタ３０３のカウント出
力により制御され、従って、このシーケンスカウンタ３
０３のカウント出力を所定値に設定してやれば、任意の
動作状態に転位させることができることは、既に第６図
０ｍ９図などに関連して説明したとおりであり、このこ
とはＣＩＭがどのようなモードに設定されていても変り
はない。 ところで、第１４図に示すようにＭＰＵモードに設定さ
れたＣＩＭ３３がデータ伝送すべく組合わされるＣＩＭ
は、第２図から明らかなように、ＤＩＯモード又はＡＤ
モードに設定されているＣＩＭ３０〜３２となっている
。そして、このＤＩＭはＤＩＯモード及びＡＤモードに
設定されていたときには、第９図で説明したように、他
のＣＩＭからのデータを受信したとき、それにひき続い
て自らのデータの送信を行ない、１フレ一ム分のデータ
授受動作を行なうもので、いわばパッシブな動作しか行
なわない。 これもこ対して、ＣＩＭ３ＢのようにＭＰＵ＝ｅ−ドに
設定されているものでは、マイコンからのデータがシフ
トレジスタ１０４に書込まれたら自らデータ送信な開始
する、いわば７゛クチプな動作【必要とする。 そこで、この実施例では、このアクチブなデータ送信開
始のため、シフトレジスタ１０４のグループ選択のため
の信号８Ｔ８１〜３のうちの信号８ＴＢ３を使用するよ
うにしている。これは、シフトレジスタ１０４に対する
マイコンによる送信データ（ＩＪ書込みがＲｅｇｌ、Ｒ
ｅｇ２．Ｒｅｇ３の順に行なわれ、このため、信号８’
ｌ’Ｂ　３が発生した時点でマイコンからシフトレジス
タ１０４に対するデータの書込みが丁度終了し、シフト
レジスタ１０４には今回伝送すべきデータが全て格納し
終るからである。 そこで、第２３図に戻り、いま、成る時点でＣＣＵ　１
０　（第２図）のマイコンにＬＣＵのいずれかに対して
伝送すべきデータが用意されたとする。 そうすると、このマイコンは入出力端子ビン１〜６を介
して信号０８．ＲＷ、Ｒ８０，Ｒ８１をＣＩＭ３３の中
の制御回路１０１に供給し、第１５図ないし第１９図で
説明したように信号５ＴＢＯ〜３を発生させ（第２３図
の左端上部）、データバスから順次、８ビツトづつのデ
ータをシフトレジｘり１０４のＲｅｇｌ、Ｒｅｇ２．Ｒ
ｅｇ３　Ｃ書込ませる。 一方、制御回路１０１は、この信号８ＴＢ３の発生をと
らえ、シーケンスカウンタ３０３に４９″をロードする
。この信号８ＴＢ３によるシーケンスカウンタ３０３の
出力データを＠４９”にするための回路の一実施例を第
２４図に、この回路の動作を示すタイ建ングチャートを
第２５図に示す。 こうしてシーケンスカウンタ３０３が８４９にされると
、この時点１ｘ（第１３図）で送信フレームの処理が開
始する。この８４９から８１２２までの送信フレームの
処理は第８図で説明したＤＩＯモードの場合とほぼ同じ
であるが、このＭＰＵモードではシフトレジスタ１０４
には既に伝送すべきデータが書込まれているから、Ｓ４
９から８７３までの間では何もせず、ただシフトレジス
タ１０４のＱ、４にスタートビット用の６１”【書き込
むだけである点がＤＩＯモードのときと異なるだけであ
る。 こうして５１２２に達すると信号ｌＮｌＴｌ人りが発生
し、その後、ＳＯから８２４までの最少時間な含むアイ
ドル状態に入る。つまり、ＭＰＵモードでは、ＤＩＯモ
ードのときと異なり、他のＣＩＭからデータが受信され
るのを待つのではなく、マイコンからシフトレジスタ１
０４にデータの書込みが終了したらシーケンスカウンタ
３０３にデータ４９を強制的にロードし、これにより自
動的ニ送信フレームの処理に入るようにしているのであ
る。 さて、こうしてＣＣＵＩＯのＣＩＭ３３から送信フレー
ムの伝送が開始すれば、既に第９図で説明したように、
この送信データＴＸＤがＬＣＵ側のＣＩＭ３０〜３２に
よって受信データＲＸＤとして受信処理され、そのうち
のアドレスの一致したＣＩＭによって折り返しデータが
伝送されてくるから、今度はそれが受信データＲＸＤと
してＣＩＭ３３に受信されるようになる。 このときの受信フレームの処理も、第９図におけるＤＩ
Ｏモードの場合とほぼ同じで、ただＭＰＵモードではア
ドレスの一致状態をみない点が異なるだけである。そし
て、ＳＯから８４８になり、シフトレジスタ１０４の中
に受信データが格納し終り、かつエラーが検出されなか
った場合には。 ８４８のクロックφ８ｃより信号ＷＲＩＴＥ　８’ｒＢ
が立上ると、これにより第２０図〜第２２図で説明した
ように割込要求信号ＩＲＱが発生し、その後のクロック
φＭにより信号ＩＮＩＴＩＡＬが発生してこのＣＩＭ３
３はアイドル状態に入り、次に信号８ＴＢ　３が発生す
るまでアイドル状態を保つＯ こうして割込要求信号ＩＲＱが発生されると、ＣＣＵＩ
　Ｏ内のマイコンはこの信号ＩＲＱにより割込処理ルー
チンにジャンプし、シフトレジスタ１０４から受信デー
タの取込みを行なう。このときのシフトレジスタ１０４
からのデータの取込みは、スイッチ４００を用い、これ
に＠１５図及び第１６図で説明した回路から信号ＲＩ！
！ＡＤ　１〜３ヲ順次供給し、８ビツトのデータバスＤ
ｏ−Ｄ７を介してシフトレジｘｐ　１０４のＲｅｇｌ、
Ｒｅｇ２゜Ｒｅｇ３　の順に行なわれるものであること
は、既に説明したとおりである。 ところで、この実施例では、既ｃ第２Ｑ図で説明したよ
うに、この信号ＩＲＱはマスク可能に構成されており、
ＣＣＵＩＯのマイコンはＲｅｇＯ（第２０図）＆：Ｉ１
１”を書き込んでおくことにより信号ＩＲＱをマスクす
ることができる。 従って、第２３図のように、信号８ＴＢ３の発生時点ｔ
ｘの前の信号８ＴＢＯの発生時点（Ｍ２Ｓ図の左下）Ｃ
合わせてデータバスＤＯを”１″にしておけば、信号Ｍ
Ａ８Ｋが１”になり、その後、信号ＷＲＩＴＥ　８ＴＢ
が発生した時点でも割込要求信号ＩＲＱはマイコンに供
給されず、これによりマイコンは必要に応じて所定の期
ｆｌｊｌ中、他の処理を優先して行なうことができる。 なお、このマスクの解除は第２０図から明らかなとおり
、信号８ＴＢＯの発生時点でデータバスＤｏを０″にし
、ＲｅｇＯに１′０”を書き込めばよい。 一方、ＣＣＵＩＯのマイコンは、こうしてＩＲＱのマス
クを行なっていたときには、第２０図の信号ＩＲＱＥｌ
ｉべ、それがｌ”になっていたらデ−夕受信が完了して
いたことになるのでシフトレジスタ１０４からデータの
取込みを行ない、それカ１′０″になっていたらデータ
の受信完了を待つ。 なお、信号ＩＲＱはデータの取込み１行なうときに発生
する信号ＲＥＡＤＯｃより解除されることは第２０図か
ら明らかである。 従って、この実施例によれば、ＣＣＵのマイコンはデー
タｔ−ＣＩＭ３３に転送したあと、そのまま他の処理動
作に入ることができるから、無駄な待ち時間が不要にな
ってその処理能力を充分に活かしたシステムとすること
ができ、かつ、このとき、ＣＩＭ３３のデータ受信が完
了しても、それより優先順位の高い他の処理動作に対し
てはマスクを働かせることができ、これにより優先順位
の高い処理動作が中断される虞れも生じないようにでき
る。 ここで、第２図のように、ＭＰＵモードにあるＣＩＭ３
３と、ＤＩＯモード（又はＡＤモード）に設定されたＣ
ＩＭ３０〜３２との組合わせによるデータ伝送動作發状
態遷移図で示すと第２６図のようになる。 〔発明の効果〕 以上説明したように、本発明によれば、自動車内ノ集約
配線システムなどのデータ伝送システム【、ただ一種類
の通信処理回路で構成することができ、通信処理回路の
汎用性を高め、その機能の高度の専用化と構成のＬＳＩ
化が可能になるため、従来技術の欠点を除き、伝送シス
テムのローコスト化憂充分にはたすことができる通信処
理回路を容易に提供することができる。

【図面の簡単な説明】

ｗｌ、１図Ｇま自動車内集約配線システムの一例を示す
説明図、第２図はデータ伝送方式の一例【示すブロック
構成図、第３図は本発明による通信処理回路の一実施例
１基本的な機能構成として示した概略ブロック図、第４
図はアドレスによる動作モード切換の説明図、第５図は
ＤＩＯモードにおける本発明の一実施例を示す機能ブロ
ック図、第６図はＤＩＯモードにおける本発明の一実施
例にさらに詳細に示したブロック図、＠７図はデータ内
容の一実施例１示す説明図、第８図は伝送波形の一実施
例を示す説明図、第９図はＤＩＯモードにおける本発明
の一実施例の動作を説明するためのタイミングチャート
、第１０図はＡＤモードにおける本発明の一実施例を示
す機能ブロック図、第１１図はＡＤモードにおける本発
明の一実施例をざらに詳細に示したブロック図、第１２
図はＭＰＵモードにおける本発明の一実施例を示す機能
ブロック図、第１３図はＭＰＵモードにおける伝送波形
の一実施例〉示す説明図、８１！１４図はＭＰＵモード
における本発明の一実施例をざらに詳細に示したブロッ
ク図、！１５図及び第１６図は信号処理回路の一実施例
を示すブロック図、第１７図及び第１８図はその動作説
明用のタイぐングチャート、第１９図はレジスタセレク
ト信号による選択動作【示す説明図、第２０図は割込要
求信号発生回路の一実施例を示すブロック図、第２１図
及び第２２図はその動作説明用のタイミングチャート、
第２３図はＭＰＵモードでの動作を説明するためのタイ
ミングチャート、第２４図はカウンタｅセットするため
の回路の一実施例Ｐ示すブロック図、第２５図はその動
作説明用のタイミングチャート、第２６図はＣＰＵモー
ドとＤＩＯモードの組合わせによるデータ伝送動作を表
わす状態遷移図である。 １０・・・・・・中央処理装置、２０・・・・・・信号
伝送路、３０〜３２・・・・・・端末処理装置、３３・
・・・・・通信制御製式、４０・・・・・・Ａ／Ｄ　（
アナログ−ディジタル変換器）、５１〜５８・・・・・
・外部負荷、１０１・・・・・・制御回路、１０２・・
・・・・同期回路、１０３・・団・アドレス、Ｌｔ［回
路、１０４・・・・・・シフトレジスタ、１０５・・・
・・・Ｉ１０バッファ、１０６・・自・・Ａ／Ｄ制御回
路、１０７・・・・・・クロック発生器、３０１・・・
・・・同期回路、３０２・・・・・・カウンタ、３０３
・・・・・・シーケンスカウンタ、３０４・・・・・・
シーケンスデコー／、３０５・・・・・・異常検出器、
３０６・・・・・・アドレスデコーダ。 ３０７・・・・・・コンパレータ、３０８・・・・・・
エラー検出回路、３１０・・・・・・複合ゲー）、３１
１・旧・・エクスクルーシプオアゲー）、３１２・旧・
・アンドゲート、３２０・・・・・・シフトレジスタ、
３２１・・・・・・レジスタ、３２２・・・・・・ゲ−
）、３２３・・・・・・カウンタ、３２４・・・・・・
Ａ／Ｄ制御用信号発生回路、３２５・・・・・・カウン
タ。 Ｅ ＤＡＴＡ□ ＲＱ

Claims (1)

【特許請求の範囲】
1. １、　シーケンシャル制御機能を有し、所定のフォーマ
   ットのデータにより半二重方式によるデータ伝送機能な
   はたすようにした通信装置において、中央局システム用
   の信号伝送処理機能と、端末局システム用の信号伝送処
   理機能及びインターフェース機能と、動作モード切換入
   力機能とｅ備え、複数の動作モードのいずれか一つを任
   意に選択して動作可能に構成したことを特徴とする通信
   処理回路。