JPH0227827A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビットインターリーブ多重データのフレーム
同期回路に関するものである。

従来の技術 第５図に従来の直列処理型のフレーム同期分解回路のブ
ロック図を示す。第５図において、２０は多重データ入
力端子、ｌは直列並列変換回路、１２はフレーム同期回
路、１３はフレーム分解回路、２１．２２．２３．２４
はデータ出力端子である。第５図の回路では、多重デー
タ入力端子２０から入力したデータをフレーム同期回路
１２に入力し、高速多重データからフレームを検出する
。

フレーム同期回路は、フレームパターン位置等のタイミ
ング情報を直列並列変換回路１と４つのフレーム分解回
路１３に出力する。フレーム分解回路１３はタイミング
情報をもとに並列変換された情報からそれぞれ必要なデ
ータを取り出してデータ出力端子２１〜２４に出力する
。

第６図と第７図に従来の並列処理型のフレーム同期分解
回路のブロック図を示す。図において、１は直列並列変
換回路、１４はフレーム同期・分解回路、１５は位相制
御回路、１６はスイッチ回路、２０は多重データ入力端
子、２１．２２．２３．２４はデータ出力端子である。

以上のように構成された従来のフレーム同期回路の動作
を以下に説明する。多重データ入力端子２０から、４つ
のデータがビットインターリーブ多重されたデータが入
力する。直列並列変換回路１は、例えばシフトレジスタ
とレジスタがら構成されていて、入力したデータを４木
の並列データに変換する。ここで速度は多重データの１
／４になる。フレーム同期書分解回路１４は各データを
入力してそれぞれ独立にフレームパターンを検出シテ、
フレーム同期をとる。その後、フレームパターン等を除
いた必要なデータだけを出力する。

このデータのなかにはチャンネルのデータの他に、各チ
ャンネルを特定するための情報等を含む。位相制御回路
１５は、各チャンネルのフレーム同期が確立してから、
各フレーム同期分解回路１４がら出力される各チャンネ
ルを特定するための情報をもとに、各データ出力端子（
２１〜２４）に正しく所定のチャンネルのデータが出力
されるように制御信号を出力する。第６図の回路では、
制御信号はスイッチ回路１６に出力される。スイッチ回
路１６は制御信号によって各データ出力端子（２１〜２
４）に所定のチャンネルのデータが正しく出力されるよ
うに、フレーム同期分解回路１４の出力を切り換える。

第７図の回路構成では、制御信号は直列並列変換回路１
に出力される。直列並列変換回路１は制御信号を入力し
て並列変換の位相をずらし、各データ出力端子（２１〜
２４）に正しくデータが出力されるようにする。第７図
の構成では、直列並列変換回路ｌの位相がずれ各チャン
ネルのフレーム同期がはずれるので、再度フレーム同期
・分離回路１４はハンティングしてフレームを引き込む
。

発明が解決しようとする課題 しかしながら上記のような構成のフレーム同期回路では
、以下のような問題点を有していた。すなわちビットイ
ンターリーブ多重された多重データをシリアルの伝送速
度でフレーム検出をする場合は高速の論理素子を多く必
要として回路は高価になるとともに高速回路をＩＣ化で
きずに回路規模が大きくなる欠点がある。一方、並列に
変換してから処理を行なう回路は、各チャンネルを特定
するための情報を伝送しなければならず、多重後のシリ
アルデータ速度が大きくなるという欠点もあった。また
、この方式では位相が違った状態で同期確立を行なって
から、チャンネルを特定する情報を識別するため、全体
の同期確立時間が長くかかるという欠点があった。

本発明はかかる点に鑑み、比較的安価な低速論理素子を
用いて実現できる並列処理方式でありながら直列データ
でフレーム同期検出を行なった場合と同等に高速な同期
引き込みを行なう回路を提供することを目的とする。

課題を解決するための手段 本発明は、ビットインターリーブ多重されたＮチャンネ
ルの信号をＮビット幅に直列並列変換する回路と、並列
変換されたＮビットの信号を並列入力し本来のフレーム
パターンとそれをビットシフトしたパターンとを検出す
るパターン検出回路と、前記パターン検出回路出力によ
って同期引き込み動作する回路と、前記ビットシフトし
たパターンがフレーム周期と一致した回数をカウントす
るカウンタ回路と、前記直列並列変換回路の動作を１ク
ロック期間停止する回路とを備えたフレーム同期回路で
ある。

作用 本発明は前記した構成により、直列並列変換回路により
多重信号が並列変換され、パターン検出回路が並列デー
タを対象にフレーム検出を行い、並列変換された結果が
ビットシフトシていても同期引き込みが可能で、ビット
シフトをなくすように直列並列変換回路に位相シフト信
号を出力する。

実施例 第１図は本発明の実施例におけるフレーム同期回路のブ
ロック図を示すものである。第１図において、１は直列
並列変換回路、２はパターン検出回路、３は論理和回路
、４は競合カウンタ回路、５は同期引き込み回路、６は
カウンタ回路、７はクロック停止回路である。２０１は
フレーム検出パルス、２０２は仮フレーム検出パルス、
２０３はフレーム未検出パルスの各出力線である。第２
図（ａ）は、パターン検出回路２の回路例である。

第２図（ａ）において、２１Ｏは比較回路、２１１は自
走カウンタである。第３図は、第１図のフレーム同期回
路を用いたフレーム分解回路のブロック図である。第３
図において、１０はフレーム同期回路（第１図の２から
７までの回路を含む）、１１はデータ分離回路、２０は
多重データ入力端子、２１から２４はデータ出力端子で
ある。

以上のように構成された本実施例のフレーム同期回路に
ついて、以下その動作を説明する。多重されたデータの
入力端子２０に、ビットインターリーブ多重されたデー
タが伝送路から入力する。

多重データは直列並列変換回路１によって、４ビット並
列信号に変換される。４ビ、！・並列信号はパターン検
出回路２に入力する。パターン検出回路２では、４ビッ
ト並列信号を対象としてフレームパターンの検出を行な
う。パターン検出回路２はフレーム周期で動作している
自走カウンタ２１１を持ち、自走カウンタ２１１の示す
フレーム位置のタイミングで入力データとフレームパタ
ーンとを比較回路２１０にて比較してフレームパターン
検出を行−なう。それゆえパターン検出回路２からはフ
レーム周期で各種の検出パルスが出力される。第４図に
フレームパターンの検出の様子を示す。フレームパター
ンは多重データ速度では”１１００”’”００１１”の
交番パターンである。

すなわち、並列変換された各データは′″１　＋１　　
”０”の交番パターンを持つ。多重データを並列変換し
てその結果が対応するチャンネルに一致していたなら第
４図（ａ）のように同一タイミングで各チャンネルのフ
レームパターンが出現する。しかしながら、直列並列変
換した後に各チャンネルの位相がずれていれば検出され
るフレームパターンは第４図（ｂ）、（ｃ）、　（ｄ）
の３種類となる。　（図では、　　１１００”をビット
シフトしたパターンを示す。）　第４図の（ａ）、　（
ｂ）、（ｃ）、　（ｄ）の各々の場合は、第２図の比較
回路２１０のａｌ　　ｂ＊　　Ｃ１ｄの各出力と対応し
ている。すなわち、例えば比較した結果が第４図の（ａ
）のパターンであれば、比較回路２１０のａ端子からパ
ルスが出力される。今ここで、　（ａ）のようにフレー
ムがそろっている場合にパターン検出回路２から出力さ
れるパルスをフレーム検出パルス、　（ｂ）から（ｄ）
の場合のパルスを仮フレーム検出パルス、　（ａ）から
（ｄ）以外の場合のパルスをフレーム未検出パルスと名
付る。

競合カウンタ回路４は、一致カウンタと不−・致カウン
タを持ち、次のように動作する。一致カウンタはＯＫ端
子から入力するパルスの個数をカウントする。一方、不
一致カウンタはＮｏ端子から入力するパルスの個数をカ
ウントする。パターン検出回路２から出力するフレーム
検出パルスと仮フレーム検出パルスは競合カウンタ回路
４のＯＫ端子に入力する。一方、フレーム未検出パルス
は競合カウンタ回路４のＮｏ端子に人力する。また、カ
ウンタ回路６は仮フレーム検出パルスによってカウント
動作をする。フレーム周期毎にパターン検出回路２は３
種類のパルスのうちのどれかを出力する。一致カウンタ
の値が設定値に達するとフレーム同期回路は同期保護状
態になる。不一致カウンタの値が設定値に迷するとフレ
ーム同期回路はハンティング状態になる。カラ／り回路
６の値が設定値に達すると位相シフトパルスを出力する
。

競合カウンタ回路４の中の一致カウンタと不一致カウン
タとカウンタ回路６の各カウンタは、どれかのカウンタ
が設定値に達したならば初期化される。

位相シフトパルスによってクロック停止回路７は、直列
並列変換回路１の動作をＩクロック分だけとめる。仮に
第４図の（Ｃ）の仮フレームで位相シフトパルスが出力
されたのならば、位相がずれて（ｄ）の位相になり、　
（ｄ）であったならば（ａ）になる。　（ａ）になれば
、フレーム検出パルスが出力されるからもうこれ以」―
位相シフトパルスが出力することはない。

以上のような回路構成によって、直列並列変換回路１が
１クロック分動作が止まって位相がシフトしても本実施
例のフレーム同期回路の同期ははずれることなく同期引
き込み動作をして、正常な引き込み位置になるまで位相
をシフトする。

以上説明したフレーム同期回路を用いたフレーム分解回
路の動作を説明する。フレーム同期回路１０は第１図と
同じで、上記のような動作をする。

フレーム同期回路１０はフレーム分解回路１１へフレー
ムパターンの位置などを知らせる。フレーム分解回路１
１は、フレームパターン等の伝送に必要な制御信号以外
を選んで、データとしてデータ出力端子２１から２４へ
それぞれ出力する。

実施例では競合カウンタ回路４中の各カウンタとカウン
タ回路６の初期化をどれかのカウンタが設定値に迷した
ときに全カウンタを対象に行なうとしたが、どれかのカ
ウンタが設定値に達したならば全てのカウンタを初期化
し、さらにフレーム未検出パルスによってカウンタ回路
６を初期化する構成としても、一致カウンタと不一致カ
ウンタのどちらかが設定値に達したら３つのカウンタを
初期化する構成とし、さらにカウンタ回路６は、設定値
に達したか、あるいはフレーム未検出パルスが発生した
場合に初期化するとしても同様の動作をするのは明かで
ある。

また、実施例ではパターン検出回路２として第２図（ａ
）を用いて説明したが、第２図（ｂ）の回路構成をもち
いても同様な動作をする。すなわち、第２図（ｂ）では
比較回路２１０．　　自走カウンタ２１１は第２図（ａ
）と同じ動作をする。記憶比較回路２１２は、フレーム
位置で比較回路２１０出力がｂ１Ｃ＋　　ｄであったな
らば、それが前フレーム位置と同じであるかどうかを判
断して信号を出力する回路である。ｂ＋　　ｃ、　　ｄ
が入力したとき、それが前フレーム位置と同じビットシ
フトしたパターンであれば記憶比較回路２１２は一致出
力を出す。ｂ＋　　ｃ、　　ｄが入力しても、それが前
フレーム位置での入力と一致していなかったら不一致出
力を出す。第２図（ｂ）のパターン検出回路をもちいる
と、第４図（ａ）のようにフレームがそろっている場合
にパターン検出回路２から出力されるパルスをフレーム
検出パルス、記憶比較回路２１２から出力される一致パ
ルスを仮フレーム検出パルス、第４図の（ａ）から（ｄ
）以外の場合のパルスと記憶比較回路２１２から出力さ
れる不一致パルスをフレーム未検出パルスとする。

発明の詳細 な説明したように、本発明によれば、並列変換したのち
に並列信号を対象にフレーム同期を行っているためにフ
レーム同期回路は共通になり、回路全体からみれば小型
化がはかれる。また高速に動作する回路素子が少なくて
済み、安価な装置を構成することができ、さらに同期引
き込み時間が早くその実用効果は大きい。

【図面の簡単な説明】

第１図は本発明における実施例のフレーム同期回路のブ
ロック図、第２図はパターン検出回路のブロック図、第
３図は実施例のフレーム同期回路を用いたフレーム分解
回路のブロック図、第４図は並列フレームパターン検出
の説明図、第５図、第６図、第７図は従来のフレーム同
期分解回路のブロック図である。 １＠６直列並列変換回路、２・ｅパターン検出回路、３
・・論理和回路、４拳・競合カウンタ回路、５・・同期
引き込み回路、６拳・カウンタ回路、７・・クロック停
止回路、ｌｏ＠−フレーム同期回路、１１−−データ分
離回路、１２・・フレーム同期回路、１３・０フレ一ム
分解回路、１４・・フレーム同期・分解回路、１５す・
位相制御回路、１６・・スイッチ回路、２０・拳多重デ
ータ人力喘子、２１．２２．２３．２４＠拳データ出力
端子、２０１・・フレーム検出パルス出力線、２０２・
・仮フレーム検出パルス出力線、２０３・・フレーム未
検出パルス出力線、２１０−・比較回路、２１１・・自
走カウンタ、２１２・・記憶比較回路。 代理人の氏名　弁理士　栗野重孝　ほか１名菓 図 図 第 図 １・−直別粟列変換回路 ２・・−パター′／ｌａ田ω酪 カ ウ ン タ［ｉ］ｙｌ＆ ！　−直列ｔＬ列ｆ倹ｒｇＪ路 １０−−−　フレーム同期回２ ／Ｉ−一一フレーム分解日２ ２０−ｓ、ｉ１＃−タス刀糟子 ２１．２２Δ、２４−テータ出７ｙｆｉ＆子ｃｈ李 ＱＸ １２°゛− ３−一 、’Ｌ２２、乙、２４−・− 直列工列を投回蕗 フレーム同期回路 フレーム９−回路 珍ｔ＋−タλ２１７１！ｌｈ子 チータ出力堝子

Claims (2)

【特許請求の範囲】
1. （１）ビットインターリーブ多重されたＮチャンネルの
   信号をＮビット幅に直列並列変換する回路と、並列入力
   したＮビットの信号がフレーム周期でフレームパターン
   と一致するかあるいはフレームパターンをビットシフト
   したどれかのパターンと一致するかあるいは前記以外の
   パターンであるかの検出をするパターン検出回路と、前
   記パターン検出回路出力によって同期引き込み動作する
   回路と、前記パターン検出回路出力のうちビットシフト
   したパターンがフレーム周期と一致した出力回数をカウ
   ントするカウンタ回路と、前記直列並列変換回路の動作
   を１クロック期間停止する回路とを備えたことを特徴と
   するフレーム同期回路。
2. （２）ビットインターリーブ多重されたＮチャンネルの
   信号をＮビット幅に直列並列変換する回路と、並列入力
   したＮビットの信号がフレーム周期でフレームパターン
   と一致するかあるいはフレームパターンをビットシフト
   したパターンのうち前フレーム位置と同じであるパター
   ンと一致するかあるいは前記以外のパターンであるかの
   検出をするパターン検出回路と、前記パターン検出回路
   出力によって同期引き込み動作する回路と、前記パター
   ン検出回路出力のうちビットシフトしたパターンが前フ
   レーム位置と同じである回数をカウントするカウンタ回
   路と、前記直列並列変換回路の動作を１クロック期間停
   止する回路とを備えたことを特徴とするフレーム同期回
   路。